F-Tile DisplayPort FPGA IP dizajn Example
Uputstvo za upotrebu

F-Tile DisplayPort FPGA IP dizajn Example

Ažurirano za Intel® Quartus® Prime Design Suite: 22.2 IP verzija: 21.0.1

DisplayPort Intel FPGA IP dizajn Example Vodič za brzi početak

DisplayPort Intel® F-tile uređaji imaju simulaciju testne ploče i hardverski dizajn koji podržava kompilaciju i testiranje hardvera FPGA IP dizajn examples za Intel Agilex™
DisplayPort Intel FPGA IP nudi sledeći dizajn npramples:

• DisplayPort SST paralelna petlja bez modula Pixel Clock Recovery (PCR)
• DisplayPort SST paralelna petlja sa AXIS video interfejsom

Kada generišete dizajn nprampda, uređivač parametara automatski kreira fileNeophodan je za simulaciju, kompajliranje i testiranje dizajna u hardveru.
Slika 1. Razvoj StagesPovezane informacije

• DisplayPort Intel FPGA IP korisnički priručnik
• Migriranje na Intel Quartus Prime Pro Edition

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO 9001:2015 Registrovan
1.1. Struktura imenika
Slika 2. Struktura direktorija

Tabela 1. Dizajn prample Components

Fascikle	Files
rtl/core	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX građevni blok)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX građevni blok)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardverski i softverski zahtjevi
Intel koristi sljedeći hardver i softver za testiranje dizajna nprample:
Hardver

• Intel Agilex I-Series razvojni komplet
• DisplayPort Source GPU
• DisplayPort sudoper (monitor)
• Bitec DisplayPort FMC kćerka kartica Revizija 8C
• DisplayPort kablovi

Softver

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Generisanje dizajna
Koristite DisplayPort Intel FPGA IP uređivač parametara u softveru Intel Quartus Prime da generišete dizajn nprample.
Slika 3. Generiranje toka dizajna

1.  Odaberite Alati ➤ IP Katalog i odaberite Intel Agilex F-tile kao ciljnu porodicu uređaja.
   Napomena: Dizajn example podržava samo Intel Agilex F-tile uređaje.
2. U IP katalogu pronađite i dvaput kliknite na DisplayPort Intel FPGA IP. Pojavljuje se prozor Nova varijacija IP adrese.
3. Odredite naziv najviše razine za vašu prilagođenu varijaciju IP-a. Editor parametara sprema postavke IP varijacije u a file imenovani .ip.
4. Izaberite Intel Agilex F-tile uređaj u polju Device ili zadržite podrazumevani izbor softverskog uređaja Intel Quartus Prime.
5. Kliknite OK. Pojavljuje se uređivač parametara.
6. Konfigurišite željene parametre za TX i RX.
7. Pod Design Exampna kartici, izaberite DisplayPort SST Parallel Loopback Without PCR.
8. Odaberite Simulation za generiranje testne ploče i odaberite Synthesis za generiranje hardverskog dizajna nprample. Morate odabrati barem jednu od ovih opcija da biste generirali dizajn nprample files. Ako odaberete oba, vrijeme generiranja postaje duže.
9. Za Target Development Kit, odaberite Intel Agilex I-Series SOC Development Kit. Ovo uzrokuje da se ciljni uređaj odabran u koraku 4 promijeni tako da odgovara uređaju u razvojnom kompletu. Za Intel Agilex I-Series SOC Development Kit, podrazumevani uređaj je AGIB027R31B1E2VR0.
10. Kliknite Generiraj prample Design.

1.4. Simulacija dizajna
DisplayPort Intel FPGA IP dizajn prample testbench simulira serijski dizajn petlje od TX instance do RX instance. Interni modul generatora video šablona pokreće DisplayPort TX instancu, a video izlaz RX instance povezuje se na CRC kontrolere u testbench-u.
Slika 4. Tok simulacije dizajna

1. Idite u fasciklu Synopsys simulatora i odaberite VCS.
2. Pokrenite skriptu za simulaciju.
   Izvor vcs_sim.sh
3. Skripta izvodi Quartus TLG, kompajlira i pokreće testbench u simulatoru.
4. Analizirajte rezultat.
   Uspješna simulacija se završava poređenjem SRC izvora i sinkronizacije.

1.5. Sastavljanje i testiranje dizajna
Slika 5. Prevođenje i simulacija dizajnaZa kompajliranje i izvođenje demonstracionog testa na hardverskom exampza dizajn, slijedite ove korake:

1. Osigurajte hardver nprampgeneracija dizajna je završena.
2. Pokrenite softver Intel Quartus Prime Pro Edition i otvorite / quartus/agi_dp_demo.qpf.
3. Kliknite Obrada ➤ Pokreni kompilaciju.
4. Nakon uspješne kompilacije, softver Intel Quartus Prime Pro Edition generiše .sof file u vašem navedenom direktoriju.
5. Povežite DisplayPort RX konektor na Bitec kćerkoj kartici na eksterni DisplayPort izvor, kao što je grafička kartica na PC-u.
6. Povežite DisplayPort TX konektor na Bitec kćerkoj kartici na DisplayPort sink uređaj, kao što je video analizator ili PC monitor.
7.  Uvjerite se da su svi prekidači na razvojnoj ploči u zadanom položaju.
8. Konfigurišite odabrani Intel Agilex F-Tile uređaj na razvojnoj ploči koristeći generirani .sof file (Alati ➤ Programator).
9. DisplayPort sink uređaj prikazuje video generiran iz video izvora.

Povezane informacije
Intel Agilex I-Series FPGA Development Kit Korisnički vodič/
1.5.1. Regenerirajući ELF File
Podrazumevano, ELF file se generiše kada generišete dinamički dizajn example.
Međutim, u nekim slučajevima morate regenerirati ELF file ako modifikujete softver file ili regenerirajte dp_core.qsys file. Regeneracija dp_core.qsys file ažurira .sopcinfo file, što zahtijeva da regenerirate ELF file.

1. Idi /softver i uredite kod ako je potrebno.
2. Idi /script i izvršite sljedeću skriptu za izgradnju: izvorni build_sw.sh
   • Na Windows-u, pretražite i otvorite Nios II komandnu školjku. U komandnoj ljusci Nios II idite na /script i izvršite izvorni build_sw.sh.
   Napomena: Da biste izvršili skriptu za izgradnju na Windows 10, vaš sistem zahtijeva Windows podsisteme za Linux (WSL). Za više informacija o koracima instalacije WSL-a, pogledajte Nios II Priručnik za programere softvera.
   • Na Linuxu, pokrenite Platform Designer i otvorite Tools ➤ Nios II Command Shell. U komandnoj ljusci Nios II idite na /script i izvršite izvorni build_sw.sh.
3. Pobrinite se za .elf file se generiše u /softver/ dp_demo.
4. Preuzmite generirani .elf file u FPGA bez ponovnog kompajliranja .sof file pokretanjem sljedeće skripte: nios2-download /software/dp_demo/*.elf
5. Pritisnite dugme za resetovanje na FPGA ploči da bi novi softver stupio na snagu.

1.6. DisplayPort Intel FPGA IP dizajn Example Parameters
Tabela 2. DisplayPort Intel FPGA IP dizajn prampQSF ograničenje za Intel Agilex Ftile uređaj

QSF ograničenje	Opis
set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1”	Od Quartusa 22.2 nadalje, ovo QSF ograničenje je potrebno da omogući DisplayPort prilagođeni SRC (Soft Reset Controller) protok

Tabela 3. DisplayPort Intel FPGA IP dizajn prample Parametri za Intel Agilex F-tile uređaj

Parametar	Vrijednost	Opis
Dostupan dizajn Example
Odaberite Dizajn	•Nijedan •DisplayPort SST Parallel Loopback bez PCR •DisplayPort SST Parallel Loopback sa AXIS video interfejsom	Odaberite dizajn nprample da se generiše. •Ništa: Bez dizajna example je dostupan za trenutni izbor parametara. •DisplayPort SST Parallel Loopback bez PCR: Ovaj dizajn nprample pokazuje paralelnu povratnu petlju od DisplayPort prijemnika do DisplayPort izvora bez modula Pixel Clock Recovery (PCR) kada uključite parametar Enable Video Input Image Port. •DisplayPort SST Parallel Loopback sa AXIS video interfejsom: Ovaj dizajn nprample pokazuje paralelnu petlju od DisplayPort sinkronizacije do DisplayPort izvora sa AXIS Video interfejsom kada je Enable Active Video Data Protocols postavljen na AXIS-VVP Full.
Design Example Files
Simulacija	On, off	Uključite ovu opciju za generiranje potrebnih files za simulacioni testni sto.
Sinteza	On, off	Uključite ovu opciju za generiranje potrebnih files za kompilaciju i hardverski dizajn Intel Quartus Prime.
Generisani HDL format
Generiraj File Format	Verilog, VHDL	Odaberite željeni HDL format za generirani dizajn nprample fileset. Napomena: Ova opcija određuje samo format za generiranu IP adresu najvišeg nivoa files. Sve ostalo files (nprample testbenches i top level files za demonstraciju hardvera) su u Verilog HDL formatu.
Target Development Kit
Odaberite Ploča	•Nema kompleta za razvoj •Intel Agilex I-serije Development Kit	Odaberite ploču za ciljani dizajn nprample.

Parametar	Vrijednost	Opis
		• Bez razvojnog kompleta: Ova opcija isključuje sve hardverske aspekte za dizajn nprample. P jezgro postavlja sve dodjele pinova na virtuelne pinove. • Intel Agilex I-Series FPGA razvojni komplet: Ova opcija automatski bira ciljni uređaj projekta koji odgovara uređaju u ovom razvojnom kompletu. Možete promijeniti ciljni uređaj koristeći parametar Promjena ciljnog uređaja ako vaša revizija ploče ima drugačiju varijantu uređaja. IP jezgro postavlja sve pinove u skladu sa razvojnim kompletom. Napomena: Idejni projekat prample nije funkcionalno provjereno na hardveru u ovom izdanju Quartusa. • Custom Development Kit: Ova opcija omogućava dizajn nprampda se testira na razvojnom kompletu treće strane sa Intel FPGA. Možda ćete morati sami da postavite dodjeljivanje iglica.
Ciljni uređaj
Promijenite ciljni uređaj	On, off	Uključite ovu opciju i odaberite željenu varijantu uređaja za razvojni komplet.

Parallel Loopback Design Examples

DisplayPort Intel FPGA IP dizajn pramplesovi demonstriraju paralelnu povratnu petlju od DisplayPort RX instance do DisplayPort TX instance bez modula Pixel Clock Recovery (PCR).
Tabela 4. DisplayPort Intel FPGA IP dizajn prample za Intel Agilex F-tile uređaj

Design Example	Oznaka	Brzina prenosa podataka	Način kanala	Loopback Type
DisplayPort SST paralelna petlja bez PCR-a	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralelno bez PCR
DisplayPort SST paralelna petlja sa AXIS video interfejsom	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralelno sa AXIS video interfejsom

2.1. Intel Agilex F-tile DisplayPort SST paralelni Loopback dizajn Karakteristike
SST paralelni loopback dizajn pramplesovi demonstriraju prijenos jednog video toka od DisplayPort prijemnika do DisplayPort izvora.
Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO 9001:2015 Registrovan
Slika 6. Intel Agilex F-tile DisplayPort SST paralelna petlja bez PCR-a

• U ovoj varijanti, parametar DisplayPort izvora, TX_SUPPORT_IM_ENABLE, je uključen i koristi se interfejs video slike.
• DisplayPort sink prima video i ili audio striming sa eksternog video izvora kao što je GPU i dekodira ga u paralelni video interfejs.
• DisplayPort video izlaz direktno pokreće DisplayPort izvorni video interfejs i kodira na glavnu vezu DisplayPort-a pre prenosa na monitor.
• IOPLL pokreće i DisplayPort prijemnik i izvorni video takt na fiksnoj frekvenciji.
• Ako je parametar DisplayPort-a i izvora MAX_LINK_RATE konfigurisan na HBR3, a PIXELS_PER_CLOCK je konfigurisan na Quad, video takt radi na 300 MHz da bi podržao brzinu od 8Kp30 piksela (1188/4 = 297 MHz).

Slika 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback sa AXIS Video Interface

• U ovoj varijanti, za DisplayPort parametar izvora i ponora, izaberite AXIS-VVP FULL u OMOGUĆI AKTIVNE PROTOKOLE VIDEO PODATAKA da omogućite Axis Video Data Interface.
• DisplayPort sink prima video i ili audio striming sa eksternog video izvora kao što je GPU i dekodira ga u paralelni video interfejs.
• DisplayPort sink konvertuje tok video podataka u video podatke osovine i pokreće interfejs video podataka ose DisplayPort izvora kroz VVP video Frame Buffer. DisplayPort Source konvertuje video podatke osovine u DisplayPort glavnu vezu pre prenosa na monitor.
• U ovoj varijanti dizajna postoje tri glavna video sata, odnosno rx/tx_axi4s_clk, rx_vid_clk i tx_vid_clk. axi4s_clk radi na 300 MHz za oba AXIS modula u Source i Sink. rx_vid_clk pokreće DP Sink Video cevovod na 300 MHz (da podržava bilo koju rezoluciju do 8Kp30 4PIPs), dok tx_vid_clk pokreće DP Source Video cevovod na stvarnoj frekvenciji Pixel Clock (podeljeno sa PIP-ovima).
• Ova varijanta dizajna automatski konfiguriše tx_vid_clk frekvenciju kroz I2C programiranje na ugrađeni SI5391B OSC kada dizajn otkrije prekidač u rezoluciji.
• Ova varijanta dizajna pokazuje samo fiksni broj rezolucija kao što je unaprijed definirano u softveru DisplayPort, naime:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Clocking Scheme
Šema takta ilustruje domene takta u DisplayPort Intel FPGA IP dizajnu nprample.
Slika 8. Šema takta primopredajnika Intel Agilex F-tile DisplayPortTabela 5. Signali šeme takta

Sat na dijagramu	Opis
SysPLL refclk	F-tile sistemski PLL referentni takt koji može biti bilo koja frekvencija takta koja je djeljiva sa PLL sistema za tu izlaznu frekvenciju. U ovom dizajnu nprample, system_pll_clk_link i rx/tx refclk_link dijele isti 150 MHz SysPLL refclk.

Sat na dijagramu	Opis
	To mora biti slobodni sat koji je povezan sa namjenskog referentnog takta primopredajnika na port ulaznog sata referentnog i sistemskog PLL takta IP, prije povezivanja odgovarajućeg izlaznog porta na DisplayPort Phy Top. Napomena: Za ovaj dizajn nprampda, konfigurišite GUI kontrolera sata Si5391A OUT6 na 150 MHz.
sistem pll clk link	Minimalna izlazna frekvencija sistemskog PLL-a koja podržava sve DisplayPort brzine je 320 MHz. Ovaj dizajn example koristi izlaznu frekvenciju od 900 MHz (najvišu) tako da se SysPLL refclk može dijeliti sa rx/tx refclk_linkom koji iznosi 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR i Tx PLL Link refclk koji je fiksiran na 150 MHz za podršku svih DisplayPort brzina podataka.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Brzina Sat do takta DisplayPort IP jezgra. Frekvencija je ekvivalentna brzini prenosa podataka podeljenoj sa širinom paralelnih podataka. Example: Frekvencija = brzina podataka / širina podataka = 8.1G (HBR3) / 40 bita = 202.5 ​​MHz

2.3. Simulation Testbench
Simulacijski testni stol simulira DisplayPort TX serijski loopback na RX.
Slika 9. DisplayPort Intel FPGA IP Simplex Mode Simplex Mode Testbench Block DiagramTabela 6. Komponente testnog stola

Komponenta	Opis
Video Pattern Generator	Ovaj generator proizvodi uzorke trake u boji koje možete konfigurirati. Možete parametrirati vremensko podešavanje video formata.
Testbench Control	Ovaj blok kontroliše test sekvencu simulacije i generiše potrebne stimulativne signale za TX jezgro. Kontrolni blok testbench-a također čita vrijednost CRC-a i iz izvora i iz prijemnika kako bi se napravila poređenja.
Provjera frekvencije sata brzine RX veze	Ovaj provjeravač provjerava da li povratna frekvencija takta RX primopredajnika odgovara željenoj brzini podataka.
Provjera frekvencije sata brzine TX veze	Ovaj provjeravač provjerava da li povratna frekvencija takta TX primopredajnika odgovara željenoj brzini podataka.

Simulacijski testni stol vrši sljedeće provjere:
Tabela 7. Testbench Verifications

Test Criteria	Verifikacija
• Obuka veza pri brzini prenosa podataka HBR3 • Pročitajte DPCD registre da provjerite da li DP status postavlja i mjeri frekvenciju brzine veze i TX i RX.	Integrira provjeru frekvencije za mjerenje brzine veze frekvencijski izlaz sata sa TX i RX primopredajnika.
• Pokreni video uzorak od TX do RX. • Provjerite CRC za izvor i ponor da provjerite da li se podudaraju	• Povezuje generator video šablona na DisplayPort izvor za generisanje video šablona. • Kontrola Testbench-a zatim očitava i Source i Sink CRC iz DPTX i DPRX registara i upoređuje kako bi osigurala da su obje vrijednosti CRC-a identične. Napomena: Da biste osigurali da se CRC izračunava, morate omogućiti parametar automatizacije testa Support CTS.

Istorija revizije dokumenta za F-Tile DisplayPort Intel FPGA IP dizajn Example Korisničko uputstvo

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2022.09.02	22.	20.0.1	•Promenjen naslov dokumenta iz DisplayPort Intel Agilex F-Tile FPGA IP Design Example Korisnički vodič za F-Tile DisplayPort Intel FPGA IP Design Example Korisničko uputstvo. • Omogućen AXIS Video Design Example varijanta. •Uklonjen dizajn Static Rate i zamijenjen sa Multi Rate Design Example. •Uklonjena je napomena u DisplayPort Intel FPGA IP Design ExampLe Quick Start Guide koji kaže da verzija softvera Intel Quartus Prime 21.4 podržava samo Preliminary Design Examples. • Zamijenio sliku Struktura imenika ispravnom figurom. •Dodan dio Regenerating ELF File pod Kompiliranje i testiranje dizajna. •Ažuriran odeljak Hardverski i softverski zahtevi da uključi dodatni hardver zahtjevi.
2021.12.13	21.	20.0.0	Prvo izdanje.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO 9001:2015 Registrovan

Online verzija
Pošalji povratne informacije
UG-20347
ID: 709308
Verzija: 2022.09.02

Dokumenti / Resursi

intel F-Tile DisplayPort FPGA IP dizajn Example [pdf] Korisnički priručnik F-Tile DisplayPort FPGA IP dizajn Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Reference

• Uputstvo za upotrebu