FPGA IP
Ontwerp Bvample Gebruikersgids
F-Teël 25G Ethernet Intel®
Opgedateer vir Intel® Quartus®
Prime Design Suite: 22.3
IP weergawe: 1.0.0

Vinnige Begingids

Die F-tile 25G Ethernet Intel FPGA IP vir Intel Agilex™-toestelle bied die vermoë om ontwerp-bv.amples vir geselekteerde konfigurasies.
Figuur 1. Ontwerp Bvample Gebruik

Gidsstruktuur

Figuur 2. 25G Ethernet Intel FPGA IP Design Example Gidsstruktuur

• Die simulasie files (toetsbank slegs vir simulasie) is geleë inample_dir>/example_toetsbank.
• Die slegs-samestelling-ontwerp, bvample is geleë inample_dir>/ compilation_test_design.
• Die hardeware konfigurasie en toets files (die ontwerp bvample in hardeware) is geleë inample_dir>/hardware_test_design.

Tabel 1. Gids en File Beskrywings

File Name	Beskrywing
eth_ex_25g.qpf	Intel Quartus® Prime-projek file.
eth_ex_25g.qsf	Intel Quartus Prime-projekinstellings file.
eth_ex_25g.sdc	Synopsys Ontwerpbeperkings file. Jy kan dit kopieer en wysig file vir jou eie 25GbE Intel FPGA IP-kernontwerp.
eth_ex_25g.v	Topvlak Verilog HDL-ontwerp bvample file. Enkelkanaalontwerp gebruik Verilog file.
algemeen/	Hardeware-ontwerp bvample ondersteun files.
hwtest/main.tcl	Hoof file vir toegang tot System Console.

Genereer die Ontwerp Example

Figuur 4. Exampdie Ontwerp-oortjie in die F-teël 25G Ethernet Intel FPGA IP Parameter Editor

Volg hierdie stappe om die hardeware-ontwerp te genereer, bvample en toetsbank:

1. Klik in die Intel Quartus Prime Pro Edition File ➤ Nuwe Project Wizard om 'n nuwe Quartus Prime-projek te skep, of File ➤ Open Project om 'n bestaande Quartus Prime-projek oop te maak. Die towenaar vra jou om 'n toestel te spesifiseer.
2. In die IP-katalogus, soek en kies 25G Ethernet Intel FPGA IP vir Agilex. Die venster Nuwe IP-variasie verskyn.
3. Spesifiseer 'n topvlaknaam vir jou IP-variasie en klik OK. Die parameterredigeerder voeg die topvlak .ip by file outomaties na die huidige projek. As jy gevra word om die .ip handmatig by te voeg file na die projek, klik Projek ➤ Voeg by/Verwyder Files in Projek om die by te voeg file.
4. In die Intel Quartus Prime Pro Edition-sagteware moet jy 'n spesifieke Intel Agilex-toestel in die Toestel-veld kies, of die verstektoestel hou wat die Intel Quartus Prime-sagteware voorstel.
   Let wel: Die hardeware-ontwerp bvample oorskryf die keuse met die toestel op die teikenbord. Jy spesifiseer die teikenbord vanaf die kieslys van ontwerp bvample opsies in die Exampdie Ontwerp-oortjie.
5. Klik OK. Die parameterredigeerder verskyn.
6. Op die IP-oortjie, spesifiseer die parameters vir jou IP-kernvariasie.
7. Op die Example Ontwerp-oortjie, byvoorbeeldample Ontwerp Files, kies die Simulasie-opsie om die toetsbank te genereer, en kies die Sintese-opsie om die hardeware-ontwerp bv.ample. Slegs Verilog HDL files word gegenereer.
   Let wel: 'n Funksionele VHDL IP-kern is nie beskikbaar nie. Spesifiseer slegs Verilog HDL vir jou IP-kernontwerp, bvample.
8. Vir Target Development Kit, kies die Agilex I-series Transceiver-SoC Dev Kit
9. Klik die Genereer Example Ontwerp-knoppie. Die Select Example Ontwerpgids-venster verskyn.
10. As jy die ontwerp wil verander bvample gidspad of naam vanaf die verstekverstellings wat vertoon word (alt_e25_f_0_example_design), blaai na die nuwe pad en tik die nuwe ontwerp bvample gids naam (ample_dir>).
11. Klik OK.

1.2.1. Ontwerp Bvample Parameters
Tabel 2. Parameters in die Exampdie Ontwerp-oortjie

Parameter	Beskrywing
Example Ontwerp	Beskikbaar bvample ontwerpe vir die IP parameter instellings. Slegs enkelkanaal bvample-ontwerp word vir hierdie IP ondersteun.
Example Ontwerp Files	Die files te genereer vir die verskillende ontwikkelingsfase. • Simulasie—genereer die nodige files vir die simulering van die exampontwerp. • Sintese—genereer die sintese files. Gebruik hierdie files om die ontwerp in die Intel Quartus Prime Pro Edition-sagteware saam te stel vir hardewaretoetsing en statiese tydsberekeningsanalise uit te voer.
Genereer File Formaat	Die formaat van die RTL files vir simulasie—Verilog.
Kies Raad	Ondersteunde hardeware vir ontwerpimplementering. Wanneer jy 'n Intel FPGA-ontwikkelingsbord kies, gebruik toestel AGIB027R31B1E2VRO as die teikentoestel vir ontwerp bv.ampdie generasie. Agilex I-reeks Transceiver-SoC Dev Kit: Hierdie opsie laat jou toe om die ontwerp bvample op die geselekteerde Intel FPGA IP-ontwikkelingskit. Hierdie opsie kies outomaties die teikentoestel van AGIB027R31B1E2VRO. As jou bordhersiening 'n ander toestelgraad het, kan jy die teikentoestel verander. Geen: Hierdie opsie sluit die hardeware aspekte vir die ontwerp uit, bvample.

1.3. Genereer teël Files

Die Support-Logic Generation is 'n voor-sintese-stap wat gebruik word om teëlverwante te genereer files benodig vir simulasie en hardeware-ontwerp. Die teëlgenerering word vir almal vereis
F-teëlgebaseerde ontwerpsimulasies. Jy moet hierdie stap voltooi voor die simulasie.

1. By die opdragprompt, navigeer na die compilation_test_design-lêergids in jou exampdie ontwerp: cd /samestelling_toets_ontwerp.
2. Voer die volgende opdrag uit: quartus_tlg alt_eth_25g

1.4. Simuleer die F-teël 25G Ethernet Intel FPGA IP-ontwerp 
Exampdie toetsbank
U kan die ontwerp saamstel en simuleer deur 'n simulasieskrip vanaf die opdragprompt uit te voer.

1. By die opdragprompt, verander die toetsbank-simulerende werkgids: cdample_dir>/ex_25g/sim.
2. Begin die IP-opstellingsimulasie:ip-setup-simulasie -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabel 3. Stappe om die toetsbank te simuleer

Simulator	Instruksies
VCS*	Tik in die opdragreël sh run_vcs.sh
QuestaSim*	In die opdragreël, tik vsim -do run_vsim.do -logfile vsim.log As jy verkies om te simuleer sonder om die QuestaSim GUI op te roep, tik vsim -c -do run_vsim.do -logfile vsim.log
Kadens -Xcelium*	In die opdragreël, tik sh run_xcelium.sh

'n Suksesvolle simulasie eindig met die volgende boodskap:
Simulasie geslaag. of Toetsbank voltooi.
Na suksesvolle voltooiing kan u die resultate ontleed.
1.5. Samestelling en konfigurasie van die ontwerp Bvample in Hardeware
Met die 25G Ethernet Intel FPGA IP-kernparameterredigeerder kan u die ontwerp bvample op 'n teikenontwikkelingskit.

Om 'n ontwerp saam te stel en op te stel, bvample op hardeware, volg hierdie stappe:

1. Begin die Intel Quartus Prime Pro Edition-sagteware en kies Verwerking ➤ Begin samestelling om die ontwerp saam te stel.
2. Nadat jy 'n SRAM-voorwerp genereer file .sof, volg hierdie stappe om die hardeware-ontwerp bvample op die Intel Agilex-toestel:
   a. Op die Tools-kieslys, klik Programmer.
   b. Klik in die programmeerder op Hardware Setup.
   c. Kies 'n programmeringstoestel.
   d. Kies en voeg die Intel Agilex-bord by jou Intel Quartus Prime Pro Edition-sessie.
   e. Maak seker dat Mode op J gestel isTAG.
   f. Kies die Intel Agilex-toestel en klik Voeg toestel by. Die programmeerder vertoon
   'n blokdiagram van die verbindings tussen die toestelle op jou bord.
   g. Merk die blokkie vir die .sof in die ry met jou .sof.
   h. Merk die blokkie in die Program/Configure-kolom.
   i. Klik Start.

1.6. Toets die F-tile 25G Ethernet Intel FPGA IP-hardeware-ontwerp Example
Nadat u die F-tile 25G Ethernet Intel FPGA IP-kernontwerp saamgestel het, bvample en konfigureer dit op jou Intel Agilex-toestel, kan jy die stelselkonsole gebruik om die IP-kern te programmeer.
Om die stelselkonsole aan te skakel en die hardeware-ontwerp te toets, bvample, volg hierdie stappe:

1. In die Intel Quartus Prime Pro Edition-sagteware, kies Tools ➤ System
   Ontfoutingsnutsgoed ➤ Stelselkonsole om die stelselkonsole te begin.
2. In die Tcl-konsole-paneel, tik cd hwtest om gids te verander na / hardware_test_design/hwtest.
3. Tik source main.tcl om 'n verbinding met die JTAG meester.

Volg die toetsprosedure in die Hardewaretoetsafdeling van die ontwerp, bvample en neem die toetsresultate in die Stelselkonsole waar.

F-teël 25G Ethernet-ontwerp Example vir Intel Agilex-toestelle

Die F-tile 25G Ethernet-ontwerp bvample demonstreer 'n Ethernet-oplossing vir Intel Agilex-toestelle wat die 25G Ethernet Intel FPGA IP-kern gebruik.
Genereer die ontwerp bvample van die Example Ontwerp-oortjie van die 25G Ethernet Intel FPGA IP-parameterredigeerder. U kan ook kies om die ontwerp met of sonder te genereer
die Reed-Solomon Forward Error Correction (RS-FEC) funksie.
2.1. Kenmerke

• Ondersteun enkele Ethernet-kanaal wat teen 25G werk.
• Genereer ontwerp bvample met RS-FEC-funksie.
• Verskaf toetsbank en simulasie script.
• Stel F-Te-verwysing en stelsel PLL-klokke Intel FPGA IP gebaseer op IP-konfigurasie.

2.2. Hardeware en Sagteware Vereistes
Intel gebruik die volgende hardeware en sagteware om die ontwerp te toets, bvample in 'n Linux-stelsel:

• Intel Quartus Prime Pro Edition sagteware.
• Siemens* EDA QuestaSim, Synopsys* VCS, en Cadence Xcelium-simulator.
• Intel Agilex I-reeks Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) vir hardeware toetsing.

2.3. Funksionele beskrywing
Die F-tile 25G Ethernet-ontwerp bvample bestaan ​​uit MAC + PCS + PMA kern variant. Die volgende blokdiagramme wys die ontwerpkomponente en die topvlak seine van die MAC+PCS+PMA-kernvariant in die F-tile 25G Ethernet-ontwerp bv.ample.
Figuur 5. Blokdiagram—F-teël 25G Ethernet-ontwerp Bvample (MAC+PCS+PMA Kernvariant)

2.3.1. Ontwerp komponente
Tabel 4. Ontwerp komponente

Komponent	Beskrywing
F-teël 25G Ethernet Intel FPGA IP	Bestaan ​​uit MAC, PCS en Transceiver PHY, met die volgende konfigurasie: • Kernvariant: MAC+PCS+PMA • Aktiveer vloeibeheer: Opsioneel • Aktiveer skakelfoutgenerering: Opsioneel • Aktiveer aanhef deurgee: Opsioneel • Aktiveer statistiekversameling: Opsioneel • Aktiveer MAC-statistiektellers: Opsioneel • Verwysing klok frekwensie: 156.25 Vir die ontwerp bvampMet die RS-FEC-kenmerk word die volgende bykomende parameter gekonfigureer: • Aktiveer RS-FEC: Opsioneel
F-Teël-verwysing en stelsel PLL-horlosies Intel FPGA IP	Die F-Tile-verwysing en stelsel PLL-klokke Intel FPGA IP-parameterredigeerderinstellings stem ooreen met die vereistes van die F-tile 25G Ethernet Intel FPGA IP. As jy die ontwerp genereer bvample gebruik Genereer Example Ontwerp knoppie in die IP parameter redigeerder, die IP instansieer outomaties. As jy jou eie ontwerp skep, bvample, moet jy hierdie IP handmatig instansieer en alle I/O-poorte koppel. Vir inligting oor hierdie IP, verwys na F-Tile Architecture en PMA en FEC Direct PHY IP Gebruikersgids.
Kliënt logika	Bestaan ​​uit: • Verkeergenerator, wat barspakkies na die 25G Ethernet Intel FPGA IP-kern genereer vir oordrag. • Verkeersmonitor, wat gebarste pakkies monitor wat van die 25G Ethernet Intel FPGA IP-kern kom.
Bron en ondersoek	Bron- en ondersoekseine, insluitend stelselterugstelling-invoersein, wat jy vir ontfouting kan gebruik.

Verwante inligting
F-Tile Architecture en PMA en FEC Direct PHY IP Gebruikersgids

Simulasie

Die toetsbank stuur verkeer deur die IP-kern en oefen die versendingkant en ontvangkant van die IP-kern uit.
2.4.1. Toetsbank
Figuur 6. Blokdiagram van die F-teël 25G Ethernet Intel FPGA IP Design Example Simulasie Toetsbank

Tabel 5. Toetsbankkomponente

Komponent	Beskrywing
Toestel onder toets (DUT)	Die 25G Ethernet Intel FPGA IP-kern.
Ethernet Pakket Generator en Pakket Monitor	• Pakkiegenerator genereer rame en stuur na die DUT. • Pakketmonitor monitor TX- en RX-datapaaie en vertoon die rame in die simulatorkonsole.
F-Teël-verwysing en stelsel PLL-horlosies Intel FPGA IP	Genereer transceiver en stelsel PLL verwysing horlosies.

2.4.2. Simulasieontwerp Bvample komponente
Tabel 6. F-teël 25G Ethernet Ontwerp Exampdie toetsbank File Beskrywings

File Naam	Beskrywing
Toetsbank en Simulasie Files
basic_avl_tb_top.v	Top-vlak toetsbank file. Die toetsbank instansieer die DUT, voer Avalon®-geheue-gekarteerde konfigurasie op ontwerpkomponente en kliëntlogika uit, en stuur en ontvang pakkie na of vanaf die 25G Ethernet Intel FPGA IP.
Toetsbank-skrifte
voortgesit …

File Naam	Beskrywing
run_vsim.do	Die ModelSim-skrip om die toetsbank uit te voer.
run_vcs.sh	Die Synopsys VCS-skrip om die toetsbank uit te voer.
run_xcelium.sh	Die Cadence Xcelium-skrip om die toetsbank uit te voer.

2.4.3. Toetssaak
Die simulasietoetsgeval voer die volgende aksies uit:

1. Instansieer F-tile 25G Ethernet Intel FPGA IP en F-Tile Reference en System PLL Horlosies Intel FPGA IP.
2. Wag vir RX-klok en PHY-statussein om te vereffen.
3. Druk PHY-status af.
4. Stuur en ontvang 10 geldige data.
5. Ontleed die resultate. Die suksesvolle toetsbank wys "Toetsbank voltooi".

Die volgende aample uitset illustreer 'n suksesvolle simulasietoetslopie:

Samestelling

Volg die prosedure in die samestelling en konfigurasie van die ontwerp Example in Hardeware om die ontwerp saam te stel en op te stel, bvample in die geselekteerde hardeware.
Jy kan hulpbronbenutting en Fmax skat deur die slegs-samestelling-ontwerp bvample. Jy kan jou ontwerp saamstel deur die Start Compilation-opdrag op die
Verwerking spyskaart in die Intel Quartus Prime Pro Edition-sagteware. 'n Suksesvolle samestelling genereer die samestellingverslagopsomming.
Vir meer inligting, verwys na Ontwerpsamestelling in die Intel Quartus Prime Pro Edition-gebruikersgids.
Verwante inligting

• Samestelling en konfigurasie van die ontwerp Bvample in Hardeware op bladsy 7
• Ontwerpsamestelling in Intel Quartus Prime Pro Edition Gebruikersgids

2.6. Hardeware toets
In die hardeware-ontwerp bvample, jy kan die IP-kern in interne seriële teruglusmodus programmeer en verkeer genereer aan die uitsaaikant wat deur die ontvangkant teruglus.
Volg die prosedure by die verskafde verwante inligtingskakel om die ontwerp te toets, bvample in die geselekteerde hardeware.
Verwante inligting
Toets die F-tile 25G Ethernet Intel FPGA IP-hardeware-ontwerp Exampop bladsy 8
2.6.1. Toetsprosedure
Volg hierdie stappe om die ontwerp te toets, bvample in hardeware:

1. Voordat jy die hardeware toets vir hierdie ontwerp uitvoer, bvample, jy moet die stelsel terugstel:
   a. Klik Tools ➤ In-System Sources & Probes Editor-nutsding vir die verstek Bron en Probe GUI.
   b. Wissel die stelselterugstellingsein (Bron[3:0]) van 7 na 8 om die terugstellings toe te pas en stuur die stelselterugstellingsein terug na 7 om die stelsel van die hersteltoestand vry te stel.
   c. Monitor die sondeseine en maak seker dat die status geldig is.
2. In die stelselkonsole, navigeer na die hwtest-lêergids en voer die opdrag uit: source main.tcl om 'n J te kiesTAG meester. By verstek is die eerste JTAG meester op die JTAG ketting gekies word. Om die JTAG meester vir Intel Agilex-toestelle, voer hierdie opdrag uit: set_jtag <number of appropriate JTAG meester>. Bvample: stel_jtag 1.
3. Voer die volgende opdragte in die stelselkonsole uit om die reeksherhalingstoets te begin:

Tabel 7. Bevelparameters

Parameter	Beskrywing	Example Gebruik
chkphy_status	Vertoon die klokfrekwensies en PHY-slotstatus.	% chkphy_status 0 # Gaan status van skakel 0 na
chkmac_stats	Vertoon die waardes in die MAC-statistiektellers.	% chkmac_stats 0 # Gaan mac-statistiekteller van skakel 0 na
maak alle_statistieke skoon	Vee die IP-kernstatistiektellers uit.	% clear_all_stats 0 # Vee statistiekteller van skakel 0 uit
begin_gen	Begin die pakkiegenerator.	% begin_gen 0 # Begin pakketgenerering op skakel 0
stop_gen	Stop die pakkiegenerator.	% stop_gen 0 # Stop pakkiegenerering op skakel 0
lus_aan	Skakel interne reeksherhaling aan.	% loop_on 0 # Skakel interne teruglus aan op skakel 0
lus_af	Skakel interne seriële teruglus af.	% loop_off 0 # Skakel interne teruglus op skakel 0 af
reg_lees	Wys die IP-kernregisterwaarde by .	% reg_read 0x402 # Lees IP CSR-register by adres 402 van skakel 0
reg_skryf	Skryf na die IP-kernregister by adres .	% reg_write 0x401 0x1 # Skryf 0x1 na IP CSR-krasregister by adres 401 van skakel 0

a. Tik loop_on om die interne seriële teruglusmodus aan te skakel.
b. Tik chkphy_status om die status van die PHY na te gaan. Die TXCLK-, RXCLK- en RX-status moet dieselfde waardes hê wat hieronder getoon word vir 'n stabiele skakel:

c. Tik clear_all_stats om TX- en RX-statistiekregisters skoon te maak.
d. Tik start_gen om pakketgenerering te begin.
e. Tik stop_gen om pakkiegenerering te stop.
f. Tik chkmac_stats om die TX- en RX-statistiektellers te lees. Maak seker dat:
i. Die versendte pakkierame pas by die ontvangde pakkierame.
ii. Geen foutrame word ontvang nie.
g. Tik loop_off om die interne reeksherhaling af te skakel.
Figuur 7. Sample Toetsuitvoer—TX- en RX-statistiektellers

Dokumenthersieningsgeskiedenis vir F-tile 25G Ethernet FPGA IP-ontwerp Example Gebruikersgids

Dokument weergawe	Intel Quartus Prime weergawe	IP weergawe	Veranderinge
2022.10.14	22.3	1.0.0	Aanvanklike vrystelling.

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word. *Ander name en handelsmerke kan as die eiendom van ander geëis word.
ISO
9001:2015
Geregistreer

Aanlyn weergawe
Stuur terugvoer
ID: 750200
Weergawe: 2022.10.14

Dokumente / Hulpbronne

intel F-Teël 25G Ethernet FPGA IP-ontwerp Example [pdf] Gebruikersgids F-Teël 25G Ethernet FPGA IP-ontwerp Example, F-Teël 25G, F-Teël 25G Ethernet FPGA, FPGA IP Ontwerp Example, IP Ontwerp Example, 750200

Verwysings

• Gebruikershandleiding