F-Teël DisplayPort FPGA IP-ontwerp Example
Gebruikersgids

F-Teël DisplayPort FPGA IP-ontwerp Example

Opgedateer vir Intel® Quartus® Prime Design Suite: 22.2 IP-weergawe: 21.0.1

DisplayPort Intel FPGA IP-ontwerp Exampdie Vinnige Begingids

Die DisplayPort Intel® F-tile-toestelle het 'n simulerende toetsbank en 'n hardeware-ontwerp wat samestelling en hardeware-toetsing FPGA IP-ontwerp ondersteun, bv.amples vir Intel Agilex™
Die DisplayPort Intel FPGA IP bied die volgende ontwerp bvamples:

• DisplayPort SST parallelle terugloop sonder 'n Pixel Clock Recovery (PCR) module
• DisplayPort SST parallelle teruglus met AXIS Video Interface

Wanneer jy 'n ontwerp genereer, bvample, die parameterredigeerder skep outomaties die files nodig om die ontwerp in hardeware te simuleer, saam te stel en te toets.
Figuur 1. Ontwikkeling StagesVerwante inligting

• DisplayPort Intel FPGA IP Gebruikersgids
• Migreer na Intel Quartus Prime Pro Edition

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.
*Ander name en handelsmerke kan as die eiendom van ander geëis word.
ISO 9001:2015 Geregistreer
1.1. Gidsstruktuur
Figuur 2. Gidsstruktuur

Tabel 1. Ontwerp Example komponente

Dopsies	Files
rtl/kern	dp_kern.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX bousteen)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX bousteen)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardeware en Sagteware Vereistes
Intel gebruik die volgende hardeware en sagteware om die ontwerp te toets, bvample:
Hardeware

• Intel Agilex I-Series Development Kit
• DisplayPort Bron GPU
• DisplayPort Sink (monitor)
• Bitec DisplayPort FMC dogterkaart Hersiening 8C
• DisplayPort -kabels

Sagteware

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Genereer die ontwerp
Gebruik die DisplayPort Intel FPGA IP-parameterredigeerder in Intel Quartus Prime-sagteware om die ontwerp bvample.
Figuur 3. Generering van die Ontwerpvloei

1.  Kies Tools ➤ IP Catalog, en kies Intel Agilex F-tile as die teikentoestelfamilie.
   Let wel: Die ontwerp example ondersteun slegs Intel Agilex F-tile-toestelle.
2. In die IP-katalogus, soek en dubbelklik op DisplayPort Intel FPGA IP. Die venster Nuwe IP-variasie verskyn.
3. Spesifiseer 'n topvlaknaam vir jou pasgemaakte IP-variasie. Die parameterredigeerder stoor die IP-variasie-instellings in 'n file genoem .ip.
4. Kies 'n Intel Agilex F-tile-toestel in die Toestel-veld, of hou die standaard Intel Quartus Prime-sagtewaretoestelkeuse.
5. Klik OK. Die parameterredigeerder verskyn.
6. Konfigureer die verlangde parameters vir beide TX en RX.
7. Onder die Ontwerp Exampop die oortjie, kies DisplayPort SST Parallel Loopback Without PCR.
8. Kies Simulasie om die toetsbank te genereer, en kies Sintese om die hardeware-ontwerp te genereer, bvample. Jy moet ten minste een van hierdie opsies kies om die ontwerp te genereer, bvample files. As jy albei kies, word die generasietyd langer.
9. Vir Target Development Kit, kies Intel Agilex I-Series SOC Development Kit. Dit veroorsaak dat die teikentoestel wat in stap 4 gekies is, verander om by die toestel op die ontwikkelingstel te pas. Vir Intel Agilex I-Series SOC Development Kit is die verstektoestel AGIB027R31B1E2VR0.
10. Klik Genereer Exampdie Ontwerp.

1.4. Simuleer die ontwerp
Die DisplayPort Intel FPGA IP-ontwerp, bvample testbench simuleer 'n seriële terugloop-ontwerp van 'n TX-instansie na 'n RX-instansie. 'n Interne videopatroongeneratormodule dryf die DisplayPort TX-instansie aan en die RX-instansievideo-uitset koppel aan CRC-kontroleerders in die toetsbank.
Figuur 4. Ontwerpsimulasievloei

1. Gaan na Synopsys simulator gids en kies VCS.
2. Begin simulasie script.
   Bron vcs_sim.sh
3. Die skrif voer Quartus TLG uit, stel die toetsbank saam en laat loop in die simulator.
4. Ontleed die resultaat.
   'n Suksesvolle simulasie eindig met Bron- en Sink-SR-vergelyking.

1.5. Samestelling en toets van die ontwerp
Figuur 5. Samestelling en simulasie van die ontwerpOm 'n demonstrasietoets op die hardeware bvampvir die ontwerp, volg hierdie stappe:

1. Verseker hardeware bvampDie ontwerpgenerering is voltooi.
2. Begin die Intel Quartus Prime Pro Edition-sagteware en maak oop / quartus/agi_dp_demo.qpf.
3. Klik Verwerking ➤ Begin samestelling.
4. Na suksesvolle samestelling genereer die Intel Quartus Prime Pro Edition-sagteware 'n .sof file in jou gespesifiseerde gids.
5. Koppel die DisplayPort RX-aansluiting op die Bitec-dogterkaart aan 'n eksterne DisplayPort-bron, soos die grafiese kaart op 'n rekenaar.
6. Koppel die DisplayPort TX-aansluiting op die Bitec-dogterkaart aan 'n DisplayPort-wasbaktoestel, soos 'n video-ontleder of 'n rekenaarmonitor.
7.  Maak seker dat alle skakelaars op die ontwikkelingsbord in verstekposisie is.
8. Stel die geselekteerde Intel Agilex F-Tile-toestel op die ontwikkelingsbord op deur die gegenereerde .sof file (Gereedskap ➤ Programmeerder ).
9. Die DisplayPort-sinktoestel vertoon die video wat vanaf die videobron gegenereer is.

Verwante inligting
Intel Agilex I-Series FPGA Development Kit Gebruikersgids/
1.5.1. Regenererende ELF File
By verstek, die ELF file word gegenereer wanneer jy die dinamiese ontwerp genereer, bvample.
In sommige gevalle moet jy egter die ELF regenereer file as jy die sagteware verander file of herstel die dp_core.qsys file. Regenereer die dp_core.qsys file dateer die .sopcinfo op file, wat vereis dat jy die ELF moet regenereer file.

1. Gaan na /sagteware en wysig die kode indien nodig.
2. Gaan na /script en voer die volgende bouskrip uit: bron build_sw.sh
   • Op Windows, soek en maak Nios II Command Shell oop. In die Nios II Command Shell, gaan na /script en voer bron build_sw.sh uit.
   Let wel: Om bouskrip op Windows 10 uit te voer, vereis jou stelsel Windows Subsystems for Linux (WSL). Vir meer inligting oor WSL installasie stappe, verwys na die Nios II Sagteware Ontwikkelaar Handboek.
   • Op Linux, begin die Platform Designer, en maak Tools ➤ Nios II Command Shell oop. In die Nios II Command Shell, gaan na /script en voer bron build_sw.sh uit.
3. Maak seker 'n .elf file word gegenereer in /sagteware/ dp_demo.
4. Laai die gegenereerde .elf af file in die FPGA sonder om die .sof file deur die volgende skrif uit te voer: nios2-download /software/dp_demo/*.elf
5. Druk die terugstelknoppie op die FPGA-bord vir die nuwe sagteware om in werking te tree.

1.6. DisplayPort Intel FPGA IP-ontwerp Example Parameters
Tabel 2. DisplayPort Intel FPGA IP-ontwerp Example QSF-beperking vir Intel Agilex Ftile-toestel

QSF-beperking	Beskrywing
set_global_assignment -naam VERILOG_MACRO “__DISPLAYPORT_support__=1”	Vanaf Quartus 22.2 en verder is hierdie QSF-beperking nodig om DisplayPort-pasgemaakte SRC (Soft Reset Controller)-vloei moontlik te maak

Tabel 3. DisplayPort Intel FPGA IP-ontwerp Example Parameters vir Intel Agilex F-tile-toestel

Parameter	Waarde	Beskrywing
Beskikbare ontwerp Bvample
Kies Ontwerp	•Geen •DisplayPort SST Parallel Loopback sonder PCR •DisplayPort SST Parallel Loopback met AXIS Video Interface	Kies die ontwerp bvample wat gegenereer moet word. •Geen: Geen ontwerp bvample is beskikbaar vir die huidige parameterkeuse. •DisplayPort SST Parallel Loopback sonder PCR: Hierdie ontwerp bvample demonstreer parallelle teruglus van DisplayPort-sink na DisplayPort-bron sonder 'n Pixel Clock Recovery (PCR)-module wanneer jy die Aktiveer video-invoerbeeldpoort-parameter aanskakel. •DisplayPort SST Parallel Loopback met AXIS Video Interface: Hierdie ontwerp bvample demonstreer parallelle teruglus van DisplayPort-sink na DisplayPort-bron met AXIS Video-koppelvlak wanneer Aktiveer aktiewe videodataprotokolle ingestel is op AXIS-VVP Full.
Ontwerp Bvample Files
Simulasie	Aan, af	Skakel hierdie opsie aan om die nodige te genereer files vir die simulasie toetsbank.
Sintese	Aan, af	Skakel hierdie opsie aan om die nodige te genereer files vir Intel Quartus Prime-samestelling en hardeware-ontwerp.
Gegenereerde HDL-formaat
Genereer File Formaat	Verilog, VHDL	Kies jou voorkeur HDL-formaat vir die gegenereerde ontwerp, bvample filestel. Let wel: Hierdie opsie bepaal slegs die formaat vir die gegenereerde topvlak IP files. Alle ander files (bvample toetsbanke en topvlak files vir hardeware demonstrasie) is in Verilog HDL-formaat.
Target Development Kit
Kies Raad	•Geen ontwikkelingskit nie •Intel Agilex I-Series Ontwikkelingskit	Kies die bord vir die geteikende ontwerp, bvample.

Parameter	Waarde	Beskrywing
		•Geen ontwikkelingskit: Hierdie opsie sluit alle hardeware-aspekte vir die ontwerp uit, bvample. Die P-kern stel alle pentoewysings na virtuele penne. •Intel Agilex I-Series FPGA Development Kit: Hierdie opsie kies outomaties die projek se teikentoestel om by die toestel op hierdie ontwikkelingstel te pas. Jy kan die teikentoestel verander deur die Verander teikentoestel-parameter te gebruik as jou bordhersiening 'n ander toestelvariant het. Die IP-kern stel alle penopdragte volgens die ontwikkelingskit. Let wel: Voorlopige Ontwerp Example is nie funksioneel geverifieer op hardeware in hierdie Quartus-vrystelling nie. •Custom Development Kit: Hierdie opsie laat die ontwerp toe bvample om op 'n derdeparty-ontwikkelingskit met 'n Intel FPGA getoets te word. Jy sal dalk die pen-opdragte op jou eie moet stel.
Teiken Toestel
Verander teikentoestel	Aan, af	Skakel hierdie opsie aan en kies die voorkeurtoestelvariant vir die ontwikkelingstel.

Parallelle Loopback Ontwerp Examples

Die DisplayPort Intel FPGA IP-ontwerp, bvamples demonstreer parallelle terugvoering van DisplayPort RX-instansie na DisplayPort TX-instansie sonder 'n Pixel Clock Recovery (PCR)-module.
Tabel 4. DisplayPort Intel FPGA IP-ontwerp Example vir Intel Agilex F-tile-toestel

Ontwerp Bvample	Aanwysing	Data koers	Kanaalmodus	Loopback Tipe
DisplayPort SST parallelle teruglus sonder PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Eenvoudig	Parallel sonder PCR
DisplayPort SST parallelle teruglus met AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Eenvoudig	Parallel met AXIS Video Interface

2.1. Intel Agilex F-teël DisplayPort SST Parallel Loopback-ontwerp Kenmerke
Die SST parallelle lus-terug-ontwerp, bvamples demonstreer die oordrag van 'n enkele videostroom vanaf DisplayPort-sink na DisplayPort-bron.
Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word. *Ander name en handelsmerke kan as die eiendom van ander geëis word.
ISO 9001:2015 Geregistreer
Figuur 6. Intel Agilex F-teël DisplayPort SST Parallel Loopback sonder PCR

• In hierdie variant is die DisplayPort-bron se parameter, TX_SUPPORT_IM_ENABLE, aangeskakel en word die videobeeld-koppelvlak gebruik.
• Die DisplayPort-wasbak ontvang video- en of oudiostroming van eksterne videobron soos GPU en dekodeer dit in parallelle video-koppelvlak.
• Die DisplayPort-sinkvideo-uitset dryf die DisplayPort-bronvideo-koppelvlak direk aan en kodeer na die DisplayPort-hoofskakel voordat dit na die monitor oorgedra word.
• Die IOPLL dryf beide die DisplayPort-sink- en bronvideohorlosies teen 'n vaste frekwensie.
• As DisplayPort-sink en bron se MAX_LINK_RATE-parameter op HBR3 gekonfigureer is en PIXELS_PER_CLOCK is op Quad opgestel, loop die videoklok teen 300 MHz om 8Kp30 pikseltempo (1188/4 = 297 MHz) te ondersteun.

Figuur 7. Intel Agilex F-teël DisplayPort SST Parallel Loopback met AXIS Video Koppelvlak

• In hierdie variant, die DisplayPort-bron- en sinkparameter, kies AXIS-VVP FULL in AKTIEWE VIDEO-DATAPROTOKOLLE AAN om Axis Video Data Interface te aktiveer.
• Die DisplayPort-wasbak ontvang video- en of oudiostroming van eksterne videobron soos GPU en dekodeer dit in parallelle video-koppelvlak.
• Die DisplayPort Sink omskep videodatastroom in as-videodata en dryf die DisplayPort-bron-as videodata-koppelvlak deur VVP Video Frame Buffer. DisplayPort-bron omskep as-videodata na DisplayPort-hoofskakel voordat dit na die monitor oorgedra word.
• In hierdie ontwerpvariant is daar drie hoofvideohorlosies, naamlik rx/tx_axi4s_clk, rx_vid_clk en tx_vid_clk. axi4s_clk loop op 300 MHz vir beide AXIS-modules in Bron en Sink. rx_vid_clk loop DP Sink Video pyplyn op 300 MHz (om enige resolusie tot 8Kp30 4PIPs te ondersteun), terwyl tx_vid_clk DP Bron Video pyplyn op die werklike Pixel Clock frekwensie (gedeel deur PIPs) laat loop.
• Hierdie ontwerpvariant konfigureer outomaties die tx_vid_clk-frekwensie deur I2C-programmering na aan boord SI5391B OSC wanneer die ontwerp 'n skakelaar in die resolusie bespeur.
• Hierdie ontwerpvariant demonstreer slegs 'n vaste aantal resolusies soos vooraf gedefinieer in die DisplayPort-sagteware, naamlik:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Klokskema
Die klokskema illustreer die klokdomeine in die DisplayPort Intel FPGA IP-ontwerp, bvample.
Figuur 8. Intel Agilex F-teël DisplayPort Transceiver klokskemaTabel 5. Klokskemaseine

Horlosie in diagram	Beskrywing
SysPLL refclk	F-teël Stelsel PLL verwysingsklok wat enige klokfrekwensie kan wees wat deelbaar is deur Stelsel PLL vir daardie uitsetfrekwensie. In hierdie ontwerp is example, system_pll_clk_link en rx/tx refclk_link deel dieselfde 150 MHz SysPLL refclk.

Horlosie in diagram	Beskrywing
	Dit moet 'n vrylopende horlosie wees wat vanaf 'n toegewyde transceiver verwysing klokpen gekoppel is aan die insetklokpoort van Reference and System PLL Clocks IP, voordat die ooreenstemmende uitsetpoort aan DisplayPort Phy Top verbind word. Let wel: Vir hierdie ontwerp bvample, konfigureer Klokbeheerder GUI Si5391A OUT6 tot 150 MHz.
stelsel pll clk skakel	Die minimum stelsel PLL-uitsetfrekwensie om alle DisplayPort-tempo te ondersteun, is 320 MHz. Hierdie ontwerp example gebruik 'n 900 MHz (hoogste) uitsetfrekwensie sodat SysPLL refclk gedeel kan word met rx/tx refclk_link wat 150 MHz is.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR en Tx PLL Link refclk wat op 150 MHz vasgestel is om alle DisplayPort-datatempo te ondersteun.
rx_ls_clkout / tx_ls_clkout	DisplayPort-skakelspoedklok om DisplayPort IP-kern te klok. Frekwensie gelykstaande aan Data Rate deel deur parallelle data breedte. Example: Frekwensie = datatempo / databreedte = 8.1G (HBR3) / 40 bisse = 202.5 MHz

2.3. Simulasie toetsbank
Die simulasie-toetsbank simuleer die DisplayPort TX-seriële teruglus na RX.
Figuur 9. DisplayPort Intel FPGA IP Simplex Mode Simulasie Toetsbank BlokdiagramTabel 6. Toetsbankkomponente

Komponent	Beskrywing
Videopatroongenerator	Hierdie kragopwekker produseer kleurbalkpatrone wat u kan instel. U kan die tydsberekening van die videoformaat parameters stel.
Toetsbankbeheer	Hierdie blok beheer die toetsvolgorde van die simulasie en genereer die nodige stimulusseine na die TX-kern. Die toetsbankbeheerblok lees ook die CRC-waarde van beide bron en sink om vergelykings te tref.
RX-skakelspoedklokfrekwensiekontroleerder	Hierdie kontroleerder verifieer of die RX-senderontvanger herwin klokfrekwensie ooreenstem met die verlangde datatempo.
TX-skakelspoedklokfrekwensiekontroleerder	Hierdie kontroleerder verifieer of die TX-senderontvanger herstelde klokfrekwensie ooreenstem met die verlangde datatempo.

Die simulasie-toetsbank doen die volgende verifikasies:
Tabel 7. Toetsbankverifikasies

Toetskriteria	Verifikasie
• Koppelopleiding teen Data Rate HBR3 • Lees die DPCD-registers om te kyk of die DP-status beide TX- en RX-skakelspoedfrekwensie stel en meet.	Integreer frekwensiekontroleerder om die skakelspoed te meet klok se frekwensie-uitset vanaf die TX- en RX-senderontvanger.
• Begin videopatroon van TX na RX. • Verifieer die CRC vir beide bron en sink om te kyk of hulle ooreenstem	• Koppel videopatroongenerator aan die DisplayPort-bron om die videopatroon te genereer. • Toetsbankbeheer lees vervolgens beide Bron- en Sink-CRC uit DPTX- en DPRX-registers en vergelyk om te verseker dat beide CRC-waardes identies is. Let wel: Om te verseker dat CRC bereken word, moet jy die Ondersteuning CTS toets outomatisering parameter aktiveer.

Dokumenthersieningsgeskiedenis vir F-Tile DisplayPort Intel FPGA IP-ontwerp Example Gebruikersgids

Dokument weergawe	Intel Quartus Prime weergawe	IP weergawe	Veranderinge
2022.09.02	22.	20.0.1	•Veranderde dokumenttitel vanaf DisplayPort Intel Agilex F-Tile FPGA IP Design Example Gebruikersgids tot F-Tile DisplayPort Intel FPGA IP-ontwerp Example Gebruikersgids. •Geaktiveerde AXIS Video Design Exampdie variant. •Verwyder Static Rate ontwerp en vervang dit met Multi Rate Design Example. •Het die nota in die DisplayPort Intel FPGA IP Design Example Quick Start Guide wat sê dat Intel Quartus Prime 21.4-sagtewareweergawe slegs Preliminary Design Examples. •Het die Directory Structure-figuur met die korrekte figuur vervang. • 'n afdeling Regenerating ELF bygevoeg File onder Samestelling en toetsing van die ontwerp. •Het die Hardeware- en Sagtewarevereistes-afdeling opgedateer om bykomende hardeware in te sluit vereistes.
2021.12.13	21.	20.0.0	Aanvanklike vrystelling.

Intel Corporation. Alle regte voorbehou. Intel, die Intel-logo en ander Intel-merke is handelsmerke van Intel Corporation of sy filiale. Intel waarborg prestasie van sy FPGA- en halfgeleierprodukte volgens huidige spesifikasies in ooreenstemming met Intel se standaardwaarborg, maar behou die reg voor om enige tyd sonder kennisgewing veranderinge aan enige produkte en dienste aan te bring. Intel aanvaar geen verantwoordelikheid of aanspreeklikheid wat voortspruit uit die toepassing of gebruik van enige inligting, produk of diens wat hierin beskryf word nie, behalwe soos uitdruklik skriftelik deur Intel ooreengekom. Intel-kliënte word aangeraai om die nuutste weergawe van toestelspesifikasies te bekom voordat hulle op enige gepubliseerde inligting staatmaak en voordat bestellings vir produkte of dienste geplaas word.
*Ander name en handelsmerke kan as die eiendom van ander geëis word.
ISO 9001:2015 Geregistreer

Aanlyn weergawe
Stuur terugvoer
UG-20347
ID: 709308
Weergawe: 2022.09.02

Dokumente / Hulpbronne

intel F-Tile DisplayPort FPGA IP-ontwerp Example [pdf] Gebruikersgids F-Teël DisplayPort FPGA IP-ontwerp Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Ontwerp Example, UG-20347, 709308

Verwysings

• Gebruikershandleiding