FPGA IP
פּלאַן עקסampדער באַניצער גייד
F-Tile 25G Ethernet Intel®
דערהייַנטיקט פֿאַר Intel® Quartus®
פּריים פּלאַן סוויט: 22.3
IP ווערסיע: 1.0.0

שנעל אָנהייב גייד

די F-tile 25G Ethernet Intel FPGA IP פֿאַר Intel Agilex ™ דעוויסעס גיט די פיייקייט פון דזשענערייטינג פּלאַן עקס.ampליי פֿאַר אויסגעקליבן קאַנפיגיעריישאַנז.
פיגורע 1. פּלאַן עקסample Usage

Directory סטרוקטור

פיגורע 2. 25G עטהערנעט ינטעל פפּגאַ יפּ דיזיין עקסampדי Directory סטרוקטור

• די סימיאַליישאַן files (טעסטבענטש פֿאַר סימיאַליישאַן בלויז) זענען ליגן איןample_dir>/example_testbench.
• די זאַמלונג-בלויז פּלאַן עקסample איז ליגן איןample_dir>/ compilation_test_design.
• די ייַזנוואַרג קאַנפיגיעריישאַן און פּרובירן files (די פּלאַן עקסample אין ייַזנוואַרג) זענען ליגן איןample_dir>/hardware_test_design.

טיש 1. Directory און File דיסקריפּשאַנז

File נעמען	באַשרייַבונג
eth_ex_25g.qpf	Intel Quartus® פּריים פּרויעקט file.
eth_ex_25g.qsf	ינטעל קוואַרטוס פּריים פּרויעקט סעטטינגס file.
eth_ex_25g.sdc	סינאָפּסיס פּלאַן קאַנסטריינץ file. איר קענען נאָכמאַכן און מאָדיפיצירן דעם file פֿאַר דיין אייגענע 25GbE Intel FPGA IP האַרץ פּלאַן.
eth_ex_25g.v	Top-מדרגה Verilog HDL פּלאַן עקסample file. איין-קאַנאַל פּלאַן ניצט Verilog file.
פּראָסט/	ייַזנוואַרג פּלאַן עקסampלאַ שטיצן files.
hwtest/main.tcl	הויפּט file פֿאַר אַקסעס די סיסטעם קאַנסאָול.

דזשענערייטינג די פּלאַן עקסample

פיגורע 4. Exampדי פּלאַן טאַב אין די F-טייל 25G עטהערנעט Intel FPGA IP פּאַראַמעטער עדיטאָר

גיי די סטעפּס צו דזשענערייט די ייַזנוואַרג פּלאַן, למשלampלע און טעסטבענטש:

1. אין די Intel Quartus Prime Pro אַדישאַן, גיט File ➤ New Project Wizard צו שאַפֿן אַ נייַע Quartus Prime פּרויעקט, אָדער File ➤ עפֿן פּראָיעקט צו עפֿענען אַן יגזיסטינג Quartus Prime פּרויעקט. דער מאַזעק פּראַמפּס איר צו ספּעציפיצירן אַ מיטל.
2. אין די IP קאַטאַלאָג, געפֿינען און סעלעקטירן 25G Ethernet Intel FPGA IP פֿאַר Agilex. די New IP Variation פֿענצטער איז ארויס.
3. ספּעציפיצירן אַ שפּיץ-מדרגה נאָמען פֿאַר דיין IP ווערייישאַן און גיט OK. דער פּאַראַמעטער רעדאַקטאָר מוסיף די שפּיץ-מדרגה .יפּ file צו דעם קראַנט פּרויעקט אויטאָמאַטיש. אויב איר זענט פּראַמפּטיד צו מאַניואַלי לייגן די .יפּ file צו די פּרויעקט, גיט פּראָיעקט ➤ לייג / אַראָפּנעמען Files אין פּראָיעקט צו לייגן די file.
4. אין די Intel Quartus Prime Pro Edition ווייכווארג, איר מוזן אויסקלייַבן אַ ספּעציפיש Intel Agilex מיטל אין די מיטל פעלד, אָדער האַלטן די פעליקייַט מיטל די Intel Quartus Prime ווייכווארג אָפפערס.
   באַמערקונג: די ייַזנוואַרג פּלאַן עקסample אָווועררייץ די סעלעקציע מיט די מיטל אויף די ציל ברעט. איר ספּעציפיצירן די ציל ברעט פון די מעניו פון פּלאַן עקסampדי אָפּציעס אין די עקסampדי פּלאַן קוויטל.
5. דריקט OK. דער פּאַראַמעטער רעדאַקטאָר איז ארויס.
6. אויף די IP קוויטל, ספּעציפיצירן די פּאַראַמעטערס פֿאַר דיין IP האַרץ ווערייישאַן.
7. אויף די עקסampדי פּלאַן קוויטל, פֿאַר עקסampלאַ פּלאַן Files, אויסקלייַבן די סימיאַליישאַן אָפּציע צו דזשענערייט די טעסטבענטש, און סעלעקטירן דעם סינטעז אָפּציע צו דזשענערייט די ייַזנוואַרג פּלאַן עקס.ample. בלויז Verilog HDL files זענען דזשענערייטאַד.
   באַמערקונג: א פאַנגקשאַנאַל VHDL IP האַרץ איז ניט בנימצא. ספּעציפיצירן בלויז Verilog HDL פֿאַר דיין IP האַרץ פּלאַן, למשלample.
8. פֿאַר טאַרגעט אַנטוויקלונג קיט, אויסקלייַבן די Agilex I-series Transceiver-SoC Dev Kit
9. דריקט דעם Generate Exampדי פּלאַן קנעפּל. די אויסקלייַבן עקסampדער פּלאַן Directory פֿענצטער איז ארויס.
10. אויב איר ווילט צו מאָדיפיצירן דעם פּלאַן, למשלampדער וועגווייַזער דרך אָדער נאָמען פֿון די דיפאָלץ געוויזן (alt_e25_f_0_example_design), בלעטער צו די נייַע דרך און טיפּ די נייַע פּלאַן עקסampדער וועגווייַזער נאָמען (ample_dir>).
11. דריקט OK.

1.2.1. פּלאַן עקסampדי פּאַראַמעטערס
טיש 2. פּאַראַמעטערס אין די עקסampדי פּלאַן טאַב

פּאַראַמעטער	באַשרייַבונג
Exampלאַ פּלאַן	בנימצא עקסampדי דיזיינז פֿאַר די IP פּאַראַמעטער סעטטינגס. בלויז איין-קאַנאַל עקסampדער פּלאַן איז געשטיצט פֿאַר דעם IP.
Exampלאַ פּלאַן Files	די fileס צו דזשענערייט פֿאַר די פאַרשידענע אַנטוויקלונג פאַסע. • סימיאַליישאַן - דזשענערייץ די נייטיק files פֿאַר סימיאַלייטינג די עקסample design. • סינטעז — דזשענערייץ די סינטעז fileס. ניצן די fileס צו זאַמלען די פּלאַן אין די Intel Quartus Prime Pro Edition ווייכווארג פֿאַר ייַזנוואַרג טעסטינג און דורכפירן סטאַטיק טיימינג אַנאַליסיס.
דזשענערייט File פֿאָרמאַט	דער פֿאָרמאַט פון די RTL files פֿאַר סימיאַליישאַן - ווערילאָג.
אויסקלייַבן ברעט	שטיצט ייַזנוואַרג פֿאַר ימפּלאַמענטיישאַן פון פּלאַן. ווען איר אויסקלייַבן אַן Intel FPGA אַנטוויקלונג ברעט, נוצן די מיטל AGIB027R31B1E2VRO ווי די ציל מיטל פֿאַר פּלאַן עקס.ampדי דור. Agilex I-series Transceiver-SoC Dev Kit: די אָפּציע אַלאַוז איר צו פּרובירן די פּלאַן עקסampאין די אויסגעקליבן Intel FPGA IP אַנטוויקלונג קיט. דער אָפּציע סאַלעקץ אויטאָמאַטיש די ציל מיטל פון AGIB027R31B1E2VRO. אויב דיין ברעט רעוויזיע האט אַ אַנדערש מיטל מיינונג, איר קענען טוישן די ציל מיטל. קיין: דער אָפּציע יקסקלודז די ייַזנוואַרג אַספּעקץ פֿאַר די פּלאַן עקסample.

1.3. גענערייטינג טייל Files

די סופּפּאָרט-לאָגיק דור איז אַ פאַר-סינטעז שריט געניצט צו דזשענערייט קאַכל-פֿאַרבונדענע fileס פארלאנגט פֿאַר סימיאַליישאַן און ייַזנוואַרג פּלאַן. די קאַכל דור איז פארלאנגט פֿאַר אַלע
F-טייל באזירט פּלאַן סימיאַליישאַנז. איר מוזן פאַרענדיקן דעם שריט איידער די סימיאַליישאַן.

1. ביי די באַפֿעל פּינטלעך, נאַוויגירן צו די compilation_test_design טעקע אין דיין עקסampדי פּלאַן: סי.די /קאָמפּילאַטיאָן_טעסט_דיזיין.
2. לויפן די פאלגענדע באַפֿעל: quartus_tlg alt_eth_25g

1.4. סימולאַטינג די F-טייל 25G Ethernet Intel FPGA IP Design 
Example Testbench
איר קענען צונויפנעמען און סימולירן דעם פּלאַן דורך לויפן אַ סימיאַליישאַן שריפט פֿון די באַפֿעל פּינטלעך.

1. אין די באַפֿעל פּינטלעך, טוישן די טעסטבענטש סימיאַלייטינג ארבעטן וועגווייַזער: cdample_dir>/ex_25g/sim.
2. לויפן די IP סעטאַפּ סימיאַליישאַן: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

טיש 3. סטעפּס צו סימולירן די טעסטבענטש

סימיאַלייטער	אינסטרוקציעס
VCS*	אין די באַפֿעלן שורה, טיפּ sh run_vcs.sh
QuestaSim*	אין די באַפֿעלן שורה, טיפּ vsim -do run_vsim.do -logfile vsim.log אויב איר בעסער וועלן צו סימולירן אָן ברענגען אַרויף די QuestaSim GUI, טיפּ vsim -c -do run_vsim.do -logfile vsim.log
קאַדענסע -קססעליום*	אין די באַפֿעלן שורה, טיפּ sh run_xcelium.sh

א געראָטן סימיאַליישאַן ענדס מיט די פאלגענדע אָנזאָג:
סימיאַליישאַן דורכגעגאנגען. אָדער טעסטבענטש גאַנץ.
נאָך מצליח קאַמפּלישאַן, איר קענען פונאַנדערקלייַבן די רעזולטאַטן.
1.5. קאַמפּיילינג און קאַנפיגיער די פּלאַן עקסampאין האַרדוואַרע
די 25G Ethernet Intel FPGA IP האַרץ פּאַראַמעטער רעדאַקטאָר אַלאַוז איר צו זאַמלען און קאַנפיגיער די פּלאַן עקסampלאַ אויף אַ ציל אַנטוויקלונג קיט.

צו זאַמלען און קאַנפיגיער אַ פּלאַן עקסampאויף ייַזנוואַרג, נאָכגיין די סטעפּס:

1. קאַטער די Intel Quartus Prime Pro Edition ווייכווארג און סעלעקטירן פּראַסעסינג ➤ אָנהייב קאָמפּילאַטיאָן צו זאַמלען די פּלאַן.
2. נאָך איר דזשענערייט אַ SRAM כייפעץ file .sof, נאָכגיין די סטעפּס צו פּראָגראַם די ייַזנוואַרג פּלאַן עקסampאויף די Intel Agilex מיטל:
   א. אין די מכשירים מעניו, גיט פּראָגראַמיסט.
   ב. אין די פּראָגראַמיסט, גיט Hardware Setup.
   ג. אויסקלייַבן אַ פּראָגראַממינג מיטל.
   ד. סעלעקטירן און לייג די Intel Agilex ברעט צו דיין Intel Quartus Prime Pro Edition סעסיע.
   E. פאַרזיכערן אַז מאָדע איז באַשטימט צו JTAG.
   f. סעלעקטירן דעם Intel Agilex מיטל און גיט לייג דיווייס. די פּראָגראַמיסט דיספּלייז
   אַ בלאָק דיאַגראַמע פון ​​די קאַנעקשאַנז צווישן די דעוויסעס אויף דיין ברעט.
   ג. אין די רודערן מיט דיין .סאָף, טשעק די קעסטל פֿאַר די .סאָף.
   ה. קוק די קעסטל אין די פּראָגראַם / קאַנפיגיער זייַל.
   איך. דריקט אָנהייב.

1.6. טעסטינג די F-טייל 25G עטהערנעט Intel FPGA IP ייַזנוואַרג פּלאַן עקסample
נאָך איר צונויפנעמען די F-טייל 25G Ethernet Intel FPGA IP האַרץ פּלאַן, למשלampאון קאַנפיגיער עס אויף דיין Intel Agilex מיטל, איר קענען נוצן די סיסטעם קאַנסאָול צו פּראָגראַם די IP האַרץ.
צו קער אויף די סיסטעם קאַנסאָול און פּרובירן די ייַזנוואַרג פּלאַן, למשלampאין, נאָכגיין די סטעפּס:

1. אין די Intel Quartus Prime Pro Edition ווייכווארג, סעלעקטירן מכשירים ➤ סיסטעם
   דיבאַגינג מכשירים ➤ סיסטעם קאַנסאָול צו קאַטער די סיסטעם קאַנסאָול.
2. אין די טקל קאַנסאָול שויב, טיפּ cd hwtest צו טוישן די וועגווייַזער צו / hardware_test_design/hwtest.
3. טיפּ מקור main.tcl צו עפֿענען אַ קשר צו די JTAG בעל.

גיי די פּראָבע פּראָצעדור אין די ייַזנוואַרג טעסטינג אָפּטיילונג פון די פּלאַן עקסampאון אָבסערווירן די פּרובירן רעזולטאַטן אין די סיסטעם קאַנסאָול.

F-tile 25G Ethernet Design Exampפֿאַר Intel Agilex דעוויסעס

די F-טייל 25G עטהערנעט פּלאַן עקסampדעמאַנסטרייץ אַן עטהערנעט לייזונג פֿאַר Intel Agilex דעוויסעס מיט די 25G Ethernet Intel FPGA IP האַרץ.
דזשענערייט די פּלאַן עקסampפון די עקסampדי פּלאַן קוויטל פון די 25G Ethernet Intel FPGA IP פּאַראַמעטער רעדאַקטאָר. איר קענען אויך קלייַבן צו דזשענערייט די פּלאַן מיט אָדער אָן
די ריד-שלמה פאָרווערד טעות קערעקשאַן (RS-FEC) שטריך.
2.1. פֿעיִקייטן

• שטיצט איין עטהערנעט קאַנאַל אַפּערייטינג ביי 25G.
• דזשענערייץ פּלאַן עקסampמיט RS-FEC שטריך.
• פּראָווידעס טעסטבענטש און סימיאַליישאַן שריפט.
• ינסטאַנטיאַטעס F-Tile רעפערענץ און סיסטעם פּלל קלאַקס Intel FPGA IP באזירט אויף IP קאַנפיגיעריישאַן.

2.2. האַרדוואַרע און ווייכווארג רעקווירעמענץ
ינטעל ניצט די פאלגענדע ייַזנוואַרג און ווייכווארג צו פּרובירן דעם פּלאַן עקסampאין אַ לינוקס סיסטעם:

• Intel Quartus Prime Pro Edition ווייכווארג.
• Siemens* EDA QuestaSim, Synopsys* VCS און Cadence Xcelium סימיאַלייטער.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) פֿאַר ייַזנוואַרג טעסטינג.

2.3. פאַנגקשאַנאַל באַשרייַבונג
די F-טייל 25G עטהערנעט פּלאַן עקסampעס באשטייט פון MAC + PCS + PMA האַרץ וואַריאַנט. די פאלגענדע בלאָק דייאַגראַמז ווייַזן די פּלאַן קאַמפּאָונאַנץ און די שפּיץ-מדרגה סיגנאַלז פון די MAC + PCS + PMA האַרץ וואַריאַנט אין די F-tile 25G Ethernet פּלאַן עקס.ample.
פיגורע 5. בלאָק דיאַגראַמע - F-טייל 25G עטהערנעט פּלאַן עקסampדי (MAC + PCS + PMA קאָר וואַריאַנט)

2.3.1. פּלאַן קאַמפּאָונאַנץ
טיש 4. פּלאַן קאַמפּאָונאַנץ

קאָמפּאָנענט	באַשרייַבונג
F-טייל 25G עטהערנעט Intel FPGA IP	באשטייט פון MAC, PCS און Transceiver PHY, מיט די פאלגענדע קאַנפיגיעריישאַן: • Core Variant: מעק + פּקס + פּמאַ • געבן לויפן קאָנטראָל: אָפּטיאָנאַל • געבן לינק שולד דור: אָפּטיאָנאַל • געבן די דורכפאָר פון די הקדמה: אָפּטיאָנאַל • געבן סטאַטיסטיק זאַמלונג: אָפּטיאָנאַל • געבן MAC סטאַטיסטיק קאָונטערס: אָפּטיאָנאַל • רעפערענץ זייגער אָפטקייַט: 156.25 פֿאַר די פּלאַן עקסampמיט די RS-FEC שטריך, די פאלגענדע נאָך פּאַראַמעטער איז קאַנפיגיערד: • געבן RS-FEC: אָפּטיאָנאַל
F-Tile רעפערענץ און סיסטעם PLL קלאַקס Intel FPGA IP	די F-Tile רעפערענץ און סיסטעם PLL קלאַקס ינטעל FPGA IP פּאַראַמעטער סעטטינגס ייַנרייען זיך מיט די רעקווירעמענץ פון די F-tile 25G Ethernet Intel FPGA IP. אויב איר דזשענערייט די פּלאַן עקסample ניצן שאַפֿן עקסampלאַ פּלאַן קנעפּל אין די IP פּאַראַמעטער רעדאַקטאָר, די IP ינסטאַנטיישאַנז אויטאָמאַטיש. אויב איר מאַכן דיין אייגענע פּלאַן עקסampאָבער, איר מוזן מאַניואַלי ינסטאַנטייט דעם IP און פאַרבינדן אַלע י / אָ פּאָרץ. פֿאַר אינפֿאָרמאַציע וועגן דעם IP, אָפּשיקן צו F-Tile Architecture און PMA און FEC Direct PHY IP באַניצער גייד.
קליענט לאָגיק	באשטייט פון: • פאַרקער גענעראַטאָר, וואָס דזשענערייץ פּלאַצן פּאַקיץ צו די 25G עטהערנעט Intel FPGA IP האַרץ פֿאַר טראַנסמיסיע. • פאַרקער מאָניטאָר, וואָס מאָניטאָרס פּלאַצן פּאַקיץ וואָס קומען פון די 25G עטהערנעט ינטעל פפּגאַ IP האַרץ.
מקור און פּראָבע	מקור און זאָנד סיגנאַלז, אַרייַנגערעכנט סיסטעם באַשטעטיק אַרייַנשרייַב סיגנאַל, וואָס איר קענען נוצן פֿאַר דיבאַגינג.

פֿאַרבונדענע אינפֿאָרמאַציע
F-Tile Architecture און PMA און FEC Direct PHY IP באַניצער גייד

סימיאַליישאַן

די טעסטבענטש סענדז פאַרקער דורך די IP האַרץ, עקסערסייזינג די טראַנסמיסיע זייַט און באַקומען זייַט פון די IP האַרץ.
2.4.1. טעסטבענטש
פיגורע 6. פאַרשפּאַרן דיאַגראַמע פון ​​די F-טייל 25G עטהערנעט ינטעל פפּגאַ יפּ דיזיין עקסample Simulation Testbench

טיש 5. טעסטבענטש קאַמפּאָונאַנץ

קאָמפּאָנענט	באַשרייַבונג
מיטל אונטער פּרובירן (DUT)	די 25G עטהערנעט Intel FPGA IP האַרץ.
עטהערנעט פּאַקאַט גענעראַטאָר און פּאַקאַט מאָניטאָר	• פּאַקאַט גענעראַטאָר דזשענערייץ ראָמען און יבערשיקן צו די DUT. • פּאַקאַט מאָניטאָר מאָניטאָרס טקס און רקס דאַטאַפּאַטס און דיספּלייז די ראָמען אין די סימיאַלייטער קאַנסאָול.
F-Tile רעפערענץ און סיסטעם PLL קלאַקס Intel FPGA IP	דזשענערייץ טראַנססעיווער און סיסטעם פּלל רעפֿערענץ קלאַקס.

2.4.2. סימיאַליישאַן פּלאַן עקסampדי קאַמפּאָונאַנץ
טיש 6. F-tile 25G Ethernet Design Example Testbench File דיסקריפּשאַנז

File נאָמען	באַשרייַבונג
טעסטבענטש און סימיאַליישאַן Files
basic_avl_tb_top.v	שפּיץ-מדרגה טעסטבענטש file. די טעסטבענטש ינסטאַנטייץ די DUT, פּערפאָרמז Avalon® זכּרון-מאַפּט קאַנפיגיעריישאַן אויף פּלאַן קאַמפּאָונאַנץ און קליענט לאָגיק, און סענדז און נעמט פּאַקאַט צו אָדער פֿון די 25G Ethernet Intel FPGA IP.
טעסטבענטש סקריפּס
פארבליבן...

File נאָמען	באַשרייַבונג
run_vsim.do	די ModelSim שריפט צו לויפן די טעסטבענטש.
run_vcs.sh	די Synopsys VCS שריפט צו לויפן די טעסטבענטש.
run_xcelium.sh	די Cadence Xcelium שריפט צו לויפן די טעסטבענטש.

2.4.3. טעסט קאַסע
די סימיאַליישאַן פּרובירן פאַל פּערפאָרמז די פאלגענדע אַקשאַנז:

1. ינסטאַנטיאַטעס F-טייל 25G עטהערנעט ינטעל פפּגאַ IP און F-טייל רעפערענץ און סיסטעם פּלל קלאַקס Intel FPGA IP.
2. ווארטן פֿאַר די RX זייגער און PHY סטאַטוס סיגנאַל צו פאַרענטפערן.
3. פּרינץ PHY סטאַטוס.
4. סענדז און נעמט 10 גילטיק דאַטן.
5. אַנאַליזעס די רעזולטאַטן. די געראָטן טעסטבענטש דיספּלייז "טעסטבענטש גאַנץ."

די פאלגענדע זampדער רעזולטאַט ילאַסטרייץ אַ געראָטן סימיאַליישאַן פּרובירן לויפן:

זאַמלונג

גיי די פּראָצעדור אין קאַמפּיילינג און קאַנפיגיער די פּלאַן עקסample אין האַרדוואַרע צו זאַמלען און קאַנפיגיער די פּלאַן עקסampאין די אויסגעקליבן ייַזנוואַרג.
איר קענען אָפּשאַצן מיטל יוטאַלאַזיישאַן און פמאַקס ניצן די זאַמלונג-בלויז פּלאַן עקסample. איר קענען צונויפנעמען דיין פּלאַן מיט די אָנהייב קאָמפּילאַטיאָן באַפֿעל אויף די
פּראַסעסינג מעניו אין די Intel Quartus Prime Pro Edition ווייכווארג. א געראָטן זאַמלונג דזשענערייץ די זאַמלונג באַריכט קיצער.
פֿאַר מער אינפֿאָרמאַציע, אָפּשיקן צו דיזיין זאַמלונג אין די Intel Quartus Prime Pro Edition User Guide.
פֿאַרבונדענע אינפֿאָרמאַציע

• קאַמפּיילינג און קאַנפיגיער די פּלאַן עקסampאין האַרדוואַרע אויף בלאַט 7
• פּלאַן זאַמלונג אין Intel Quartus Prime Pro אַדישאַן באַניצער גייד

2.6. ייַזנוואַרג טעסטינג
אין די ייַזנוואַרג פּלאַן עקסampאין דעם פאַל, איר קענען פּראָגראַם די IP האַרץ אין ינערלעך סיריאַל לופּבאַקק מאָדע און דזשענערייט פאַרקער אויף די טראַנסמיסיע זייַט וואָס לופּס צוריק דורך די באַקומען זייַט.
גיי די פּראָצעדור אין די צוגעשטעלט פֿאַרבונדענע אינפֿאָרמאַציע לינק צו פּרובירן די פּלאַן עקסampאין די אויסגעקליבן ייַזנוואַרג.
פֿאַרבונדענע אינפֿאָרמאַציע
טעסטינג די F-טייל 25G עטהערנעט Intel FPGA IP ייַזנוואַרג פּלאַן עקסampאויף בלאַט 8
2.6.1. טעסט פּראַסידזשער
גיי די סטעפּס צו פּרובירן די פּלאַן עקסampלי אין ייַזנוואַרג:

1. איידער איר לויפן די ייַזנוואַרג טעסטינג פֿאַר דעם פּלאַן עקסampאיר מוזן באַשטעטיק די סיסטעם:
   א. גיט מכשירים ➤ אין-סיסטעם קוואלן & פּראָבעס עדיטאָר געצייַג פֿאַר די פעליקייַט מקור און פּראָבע גוי.
   ב. טאַגאַל די סיסטעם באַשטעטיק סיגנאַל (מקור [3: 0]) פון 7 צו 8 צו צולייגן די ריסעץ און צוריקקומען די סיסטעם באַשטעטיק סיגנאַל צוריק צו 7 צו באַפרייַען די סיסטעם פון די באַשטעטיק שטאַט.
   ג. מאָניטאָר די פּראָבע סיגנאַלז און ענשור אַז די סטאַטוס איז גילטיק.
2. אין די סיסטעם קאַנסאָול, נאַוויגירן צו די hwtest טעקע און לויפן די באַפֿעל: source main.tcl צו סעלעקטירן אַ JTAG בעל. דורך פעליקייַט, דער ערשטער JTAG בעל אויף די JTAG קייט איז אויסגעקליבן. צו סעלעקטירן דעם JTAG בעל פֿאַר Intel Agilex דעוויסעס, לויפן דעם באַפֿעל: set_jtag <number of appropriate JTAG בעל>. עקסample: set_jtag 1.
3. לויפן די פאלגענדע קאַמאַנדז אין די סיסטעם קאַנסאָול צו אָנהייבן די סיריאַל לופּבאַקק פּרובירן:

טיש 7. באַפֿעלן פּאַראַמעטערס

פּאַראַמעטער	באַשרייַבונג	Example Usage
chkphy_status	דיספּלייז די זייגער פריקוואַנסיז און PHY שלאָס סטאַטוס.	% chkphy_status 0 # קוק סטאַטוס פון לינק 0
chkmac_stats	דיספּלייז די וואַלועס אין די MAC סטאַטיסטיק קאָונטערס.	% chkmac_stats 0 # טשעקס מעק סטאַטיסטיק טאָמבאַנק פון לינק 0
קלאָר_אַלל_סטאַטס	קלירז די יפּ האַרץ סטאַטיסטיק קאָונטערס.	% clear_all_stats 0 # קלירז סטאַטיסטיק טאָמבאַנק פון לינק 0
start_gen	סטאַרץ די פּאַקאַט גענעראַטאָר.	% start_gen 0 # אָנהייב פּאַקאַט דור אויף לינק 0
stop_gen	סטאַפּס די פּאַקאַט גענעראַטאָר.	% stop_gen 0 # האַלטן פּאַקאַט דור אויף לינק 0
loop_on	טורנס אויף ינערלעך סיריאַל לופּבאַקק.	% loop_on 0 # קער אויף ינערלעך לופּבאַקק אויף לינק 0
loop_off	טורנס אַוועק ינערלעך סיריאַל לופּבאַקק.	% loop_off 0 # קער אַוועק ינערלעך לופּבאַקק אויף לינק 0
reg_read	קערט די IP האַרץ רעגיסטרירן ווערט ביי .	% reg_read 0x402 # לייענען IP CSR רעגיסטרירן ביי אַדרעס 402 פון לינק 0
רע_שרייבן	שרייבט צו די IP האַרץ רעגיסטרירן אין אַדרעס .	% reg_write 0x401 0x1 # שרייב 0x1 צו IP CSR קראַצן רעגיסטרירן אין אַדרעס 401 פון לינק 0

א. טיפּ loop_on צו קער אויף די ינערלעך סיריאַל לופּבאַקק מאָדע.
ב. טיפּ chkphy_status צו קאָנטראָלירן די סטאַטוס פון די PHY. די TXCLK, RXCLK און RX סטאַטוס זאָל האָבן די זעלבע וואַלועס געוויזן אונטן פֿאַר אַ סטאַביל לינק:

ג. אַרייַן clear_all_stats צו ויסמעקן TX און RX סטאַטיסטיק רעדזשיסטערז.
ד. טיפּ start_gen צו אָנהייבן פּאַקאַט דור.
E. טיפּ stop_gen צו האַלטן פּאַקאַט דור.
f. טיפּ chkmac_stats צו לייענען די TX און RX סטאַטיסטיק קאָונטערס. מאַכט זיכער אַז:
איך. די טראַנסמיטטעד פּאַקאַט ראָמען גלייַכן די באקומען פּאַקאַט ראָמען.
וו. קיין טעות ראָמען זענען באקומען.
ג. טיפּ loop_off צו קער אַוועק די ינערלעך סיריאַל לופּבאַקק.
פיגורע 7. Sampדי טעסט רעזולטאַט - TX און רקס סטאַטיסטיק קאָונטערס

דאָקומענט רעוויזיע געשיכטע פֿאַר F-tile 25G Ethernet FPGA IP Design Exampדער באַניצער גייד

דאָקומענט ווערסיע	Intel Quartus Prime ווערסיע	IP ווערסיע	ענדערונגען
2022.10.14	22.3	1.0.0	ערשט מעלדונג.

Intel Corporation. אלע רעכטן רעזערווירט. ינטעל, די ינטעל לאָגאָ און אנדערע ינטעל מאַרקס זענען טריידמאַרקס פון ינטעל קאָרפּאָראַטיאָן אָדער זייַן סאַבסידיעריז. ינטעל וואָראַנטיז פאָרשטעלונג פון זייַן FPGA און סעמיקאַנדאַקטער פּראָדוקטן צו קראַנט ספּעסאַפאַקיישאַנז אין לויט מיט ינטעל ס נאָרמאַל וואָראַנטי, אָבער ריזערווז די רעכט צו מאַכן ענדערונגען צו קיין פּראָדוקטן און באַדינונגס אין קיין צייט אָן באַמערקן. ינטעל אַסומז קיין פֿאַראַנטוואָרטלעכקייט אָדער אַכרייַעס וואָס איז שטייענדיק פֿון די אַפּלאַקיישאַן אָדער נוצן פון קיין אינפֿאָרמאַציע, פּראָדוקט אָדער דינסט דיסקרייבד דאָ, אַחוץ ווי ינטעל איז עקספּרעסלי מסכים צו שרייבן. ינטעל קאַסטאַמערז זענען אַדווייזד צו קריגן די לעצטע ווערסיע פון ​​די מיטל ספּעסאַפאַקיישאַנז איידער זיי פאַרלאָזנ אויף קיין ארויס אינפֿאָרמאַציע און איידער פּלייסינג אָרדערס פֿאַר פּראָדוקטן אָדער באַדינונגס. * אנדערע נעמען און בראַנדז קען זיין קליימד ווי די פאַרמאָג פון אנדערע.
יסאָ
9001:2015
רעגיסטרירט

אָנליין ווערסיע
שיקן באַמערקונגען
שייַן: 750200
ווערסיע: 2022.10.14

דאָקומענטן / רעסאָורסעס

Intel F-Tile 25G Ethernet FPGA IP Design Example [pdfבאַניצער גייד F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tie 25G Ethernet FPGA, FPGA IP Design Example, IP Design Exampלאַ, 750200

רעפערענצן

• באַניצער מאַנואַל