FPGA IP
Disenyo Halample Gabay sa Gumagamit
F-Tile 25G Ethernet Intel®
Na-update para sa Intel® Quartus®
Prime Design Suite: 22.3
Bersyon ng IP: 1.0.0

Gabay sa Mabilis na Pagsisimula

Ang F-tile 25G Ethernet Intel FPGA IP para sa mga Intel Agilex™ device ay nagbibigay ng kakayahan sa pagbuo ng disenyo examples para sa mga napiling configuration.
Larawan 1. Disenyo Halample Paggamit

Istruktura ng Direktoryo

Larawan 2. 25G Ethernet Intel FPGA IP Design Halample Istruktura ng Direktoryo

• Ang simulation files (testbench para sa simulation lamang) ay matatagpuan saample_dir>/example_testbench.
• Ang compilation-only na disenyo halample ay matatagpuan saample_dir>/ compilation_test_design.
• Ang pagsasaayos at pagsubok ng hardware files (ang disenyo halample sa hardware) ay matatagpuan saample_dir>/hardware_test_design.

Talahanayan 1. Direktoryo at File Mga paglalarawan

File Mga pangalan	Paglalarawan
eth_ex_25g.qpf	Proyekto ng Intel Quartus® Prime file.
eth_ex_25g.qsf	Mga setting ng proyekto ng Intel Quartus Prime file.
eth_ex_25g.sdc	Mga Limitasyon sa Disenyo ng Synopsys file. Maaari mong kopyahin at baguhin ito file para sa iyong sariling 25GbE Intel FPGA IP core na disenyo.
eth_ex_25g.v	Nangungunang antas ng disenyo ng Verilog HDL halample file. Ang disenyo ng single-channel ay gumagamit ng Verilog file.
karaniwan/	Disenyo ng hardware halampang suporta files.
hwtest/main.tcl	Pangunahing file para sa pag-access sa System Console.

Pagbuo ng Disenyo Halample

Larawan 4. Example Design Tab sa F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Sundin ang mga hakbang na ito upang bumuo ng disenyo ng hardware halample at testbench:

1. Sa Intel Quartus Prime Pro Edition, i-click File ➤ Bagong Project Wizard para gumawa ng bagong proyekto ng Quartus Prime, o File ➤ Buksan ang Proyekto upang buksan ang isang kasalukuyang proyekto ng Quartus Prime. Ipo-prompt ka ng wizard na tumukoy ng device.
2. Sa IP Catalog, hanapin at piliin ang 25G Ethernet Intel FPGA IP para sa Agilex. Ang window ng Bagong IP Variation ay lilitaw.
3. Tumukoy ng pangalan sa pinakamataas na antas para sa iyong variation ng IP at i-click ang OK. Idinaragdag ng editor ng parameter ang nangungunang antas na .ip file sa kasalukuyang proyekto awtomatikong. Kung sinenyasan kang manu-manong idagdag ang .ip file sa proyekto, i-click ang Project ➤ Add/ Remove Files sa Project upang idagdag ang file.
4. Sa software ng Intel Quartus Prime Pro Edition, dapat kang pumili ng partikular na Intel Agilex device sa Device field, o panatilihin ang default na device na iminungkahi ng Intel Quartus Prime software.
   Tandaan: Ang disenyo ng hardware halampIno-overwrite ni le ang pagpili gamit ang device sa target na board. Tinukoy mo ang target na board mula sa menu ng disenyo halample mga pagpipilian sa Halampang tab na Disenyo.
5. I-click ang OK. Lumilitaw ang editor ng parameter.
6. Sa tab na IP, tukuyin ang mga parameter para sa iyong IP core variation.
7. Sa Example Design tab, para sa Halample Disenyo Files, piliin ang opsyong Simulation para buuin ang testbench, at piliin ang opsyong Synthesis para buuin ang disenyo ng hardware halample. Tanging ang Verilog HDL files ay nabuo.
   Tandaan: Ang isang functional na VHDL IP core ay hindi magagamit. Tukuyin lamang ang Verilog HDL, para sa iyong IP core na disenyo halample.
8. Para sa Target Development Kit, piliin ang Agilex I-series Transceiver-SoC Dev Kit
9. I-click ang Bumuo ng Halampang pindutan ng Disenyo. Ang Piliin HalampLumilitaw ang window ng Direktoryo ng Disenyo.
10. Kung gusto mong baguhin ang disenyo halampang path ng direktoryo o pangalan mula sa mga default na ipinapakita (alt_e25_f_0_example_design), mag-browse sa bagong landas at i-type ang bagong disenyo halampang pangalan ng direktoryo (ample_dir>).
11. I-click ang OK.

1.2.1. Disenyo Halample Mga Parameter
Talahanayan 2. Mga Parameter sa Halampang Tab ng Disenyo

Parameter	Paglalarawan
Example Disenyo	Available exampAng mga disenyo para sa mga setting ng parameter ng IP. Single-channel lang exampAng disenyo ay suportado para sa IP na ito.
Example Disenyo Files	Ang files upang bumuo para sa iba't ibang yugto ng pag-unlad. • Simulation—bumubuo ng kailangan files para gayahin ang exampang disenyo. • Synthesis—bumubuo ng synthesis files. Gamitin ang mga ito files upang i-compile ang disenyo sa software ng Intel Quartus Prime Pro Edition para sa pagsubok ng hardware at magsagawa ng static timing analysis.
Bumuo File Format	Ang format ng RTL filepara sa simulation—Verilog.
Piliin ang Lupon	Sinusuportahang hardware para sa pagpapatupad ng disenyo. Kapag pumili ka ng Intel FPGA development board, gamitin ang device na AGIB027R31B1E2VRO bilang Target na Device para sa design exampang henerasyon. Agilex I-series Transceiver-SoC Dev Kit: Binibigyang-daan ka ng opsyong ito na subukan ang disenyo halampsa napiling Intel FPGA IP development kit. Awtomatikong pinipili ng opsyong ito ang Target na Device ng AGIB027R31B1E2VRO. Kung ang iyong board revision ay may ibang grado ng device, maaari mong baguhin ang target na device. wala: Ang opsyong ito ay hindi kasama ang mga aspeto ng hardware para sa disenyo halample.

1.3. Pagbuo ng Tile Files

Ang Support-Logic Generation ay isang pre-synthesis na hakbang na ginagamit upang bumuo ng tile-related files kinakailangan para sa simulation at disenyo ng hardware. Ang pagbuo ng tile ay kinakailangan para sa lahat
Mga simulation ng disenyo na nakabatay sa F-tile. Dapat mong kumpletuhin ang hakbang na ito bago ang simulation.

1. Sa command prompt, mag-navigate sa compilation_test_design folder sa iyong exampang disenyo: cd /compilation_test_design.
2. Patakbuhin ang sumusunod na command: quartus_tlg alt_eth_25g

1.4. Ginagaya ang F-tile 25G Ethernet Intel FPGA IP Design 
Exampang Testbench
Maaari mong i-compile at gayahin ang disenyo sa pamamagitan ng pagpapatakbo ng simulation script mula sa command prompt.

1. Sa command prompt, baguhin ang testbench simulating working directory: cdample_dir>/ex_25g/sim.
2. Patakbuhin ang IP setup simulation:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Talahanayan 3. Mga Hakbang para Gayahin ang Testbench

Simulator	Mga tagubilin
VCS*	Sa command line, i-type ang sh run_vcs.sh
QuestaSim*	Sa command line, i-type ang vsim -do run_vsim.do -logfile vsim.log Kung mas gusto mong gayahin nang hindi inilalabas ang QuestaSim GUI, i-type ang vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcelium*	Sa command line, i-type ang sh run_xcelium.sh

Ang isang matagumpay na simulation ay nagtatapos sa sumusunod na mensahe:
Naipasa ang Simulation. o Kumpleto na ang Testbench.
Pagkatapos ng matagumpay na pagkumpleto, maaari mong pag-aralan ang mga resulta.
1.5. Pag-compile at Pag-configure ng Disenyo Halampsa Hardware
Binibigyang-daan ka ng 25G Ethernet Intel FPGA IP core parameter editor na i-compile at i-configure ang disenyo halampsa isang target na development kit.

Upang i-compile at i-configure ang isang disenyo halampsa hardware, sundin ang mga hakbang na ito:

1. Ilunsad ang software ng Intel Quartus Prime Pro Edition at piliin ang Processing ➤ Start Compilation para i-compile ang disenyo.
2. Pagkatapos mong bumuo ng isang bagay na SRAM file .sof, sundin ang mga hakbang na ito upang i-program ang disenyo ng hardware halampsa Intel Agilex device:
   a. Sa Tools menu, i-click ang Programmer.
   b. Sa Programmer, i-click ang Hardware Setup.
   c. Pumili ng isang programming device.
   d. Piliin at idagdag ang Intel Agilex board sa iyong session ng Intel Quartus Prime Pro Edition.
   e. Tiyaking nakatakda ang Mode sa JTAG.
   f. Piliin ang Intel Agilex device at i-click ang Add Device. Nagpapakita ang Programmer
   isang block diagram ng mga koneksyon sa pagitan ng mga device sa iyong board.
   g. Sa row kasama ang iyong .sof, lagyan ng check ang kahon para sa .sof.
   h. Lagyan ng check ang kahon sa hanay ng Program/Configure.
   i. I-click ang Start.

1.6. Pagsubok sa F-tile 25G Ethernet Intel FPGA IP Hardware Design Halample
Pagkatapos mong i-compile ang F-tile 25G Ethernet Intel FPGA IP core design halampat i-configure ito sa iyong Intel Agilex device, maaari mong gamitin ang System Console para i-program ang IP core.
Upang i-on ang System Console at subukan ang disenyo ng hardware halample, sundin ang mga hakbang na ito:

1. Sa software ng Intel Quartus Prime Pro Edition, piliin ang Tools ➤ System
   Mga Tool sa Pag-debug ➤ System Console upang ilunsad ang system console.
2. Sa pane ng Tcl Console, i-type ang cd hwtest upang baguhin ang direktoryo sa / hardware_test_design/hwtest.
3. I-type ang source main.tcl para magbukas ng koneksyon sa JTAG master.

Sundin ang pamamaraan ng pagsubok sa seksyong Pagsusuri ng Hardware ng disenyo halample at obserbahan ang mga resulta ng pagsubok sa System Console.

F-tile 25G Ethernet Design Halample para sa Intel Agilex Devices

Ang disenyo ng F-tile 25G Ethernet halampNagpapakita si le ng Ethernet solution para sa mga Intel Agilex device gamit ang 25G Ethernet Intel FPGA IP core.
Bumuo ng disenyo halample mula sa Example Design tab ng 25G Ethernet Intel FPGA IP parameter editor. Maaari mo ring piliing bumuo ng disenyo na mayroon man o wala
ang tampok na Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Mga tampok

• Sinusuportahan ang solong Ethernet channel na tumatakbo sa 25G.
• Bumubuo ng disenyo halample na may tampok na RS-FEC.
• Nagbibigay ng testbench at simulation script.
• Nag-i-instantiate ng F-Tile Reference at System PLL Clocks Intel FPGA IP batay sa IP configuration.

2.2. Mga Kinakailangan sa Hardware at Software
Ginagamit ng Intel ang sumusunod na hardware at software upang subukan ang disenyo halample sa isang Linux system:

• Intel Quartus Prime Pro Edition software.
• Siemens* EDA QuestaSim, Synopsys* VCS, at Cadence Xcelium simulator.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) para sa pagsubok ng hardware.

2.3. Functional na Paglalarawan
Ang disenyo ng F-tile 25G Ethernet halampAng le ay binubuo ng MAC+PCS+PMA core variant. Ipinapakita ng mga sumusunod na block diagram ang mga bahagi ng disenyo at ang pinakamataas na antas ng mga signal ng MAC+PCS+PMA core variant sa F-tile 25G Ethernet na disenyo example.
Larawan 5. Block Diagram—F-tile 25G Ethernet Design Halample (MAC+PCS+PMA Core Variant)

2.3.1. Mga Bahagi ng Disenyo
Talahanayan 4. Mga Bahagi ng Disenyo

Component	Paglalarawan
F-tile 25G Ethernet Intel FPGA IP	Binubuo ng MAC, PCS, at Transceiver PHY, na may sumusunod na configuration: • Core na Variant: MAC+PCS+PMA • Paganahin ang kontrol ng daloy: Opsyonal • I-enable ang pagbuo ng fault ng link: Opsyonal • I-enable ang preamble passthrough: Opsyonal • Paganahin ang koleksyon ng mga istatistika: Opsyonal • Paganahin ang MAC statistics counters: Opsyonal • Sangguniang dalas ng orasan: 156.25 Para sa disenyo halampgamit ang tampok na RS-FEC, ang sumusunod na karagdagang parameter ay na-configure: • Paganahin ang RS-FEC: Opsyonal
F-Tile Reference at System PLL Clocks Intel FPGA IP	Ang F-Tile Reference at System PLL Clocks Intel FPGA IP parameter editor settings ay umaayon sa mga kinakailangan ng F-tile 25G Ethernet Intel FPGA IP. Kung bubuo ka ng disenyo halampginagamit ko Bumuo ng Halample Disenyo sa IP parameter editor, ang IP ay awtomatikong nag-i-instantiate. Kung gagawa ka ng sarili mong disenyo halampKaya, dapat mong manual na i-instantiate ang IP na ito at ikonekta ang lahat ng I/O port. Para sa impormasyon tungkol sa IP na ito, sumangguni sa F-Tile Architecture at PMA at FEC Direct PHY IP User Guide.
Logic ng kliyente	Binubuo ng: • Traffic generator, na bumubuo ng mga burst packet sa 25G Ethernet Intel FPGA IP core para sa paghahatid. • Traffic monitor, na sumusubaybay sa mga burst packet na nagmumula sa 25G Ethernet Intel FPGA IP core.
Pinagmulan at Probe	Mga signal ng source at probe, kabilang ang signal ng input ng pag-reset ng system, na magagamit mo para sa pag-debug.

Kaugnay na Impormasyon
F-Tile Architecture at PMA at FEC Direct PHY IP User Guide

Simulation

Ang testbench ay nagpapadala ng trapiko sa pamamagitan ng IP core, na ginagamit ang transmit side at tumanggap ng bahagi ng IP core.
2.4.1. Testbench
Figure 6. Block Diagram ng F-tile 25G Ethernet Intel FPGA IP Design Halampang Simulation Testbench

Talahanayan 5. Mga Bahagi ng Testbench

Component	Paglalarawan
Sinusuri ang device (DUT)	Ang 25G Ethernet Intel FPGA IP core.
Ethernet Packet Generator at Packet Monitor	• Ang packet generator ay bumubuo ng mga frame at nagpapadala sa DUT. • Sinusubaybayan ng Packet Monitor ang mga datapath ng TX at RX at ipinapakita ang mga frame sa simulator console.
F-Tile Reference at System PLL Clocks Intel FPGA IP	Bumubuo ng transceiver at system PLL reference na orasan.

2.4.2. Disenyo ng Simulation Halample Mga Bahagi
Talahanayan 6. F-tile 25G Ethernet Design Halampang Testbench File Mga paglalarawan

File Pangalan	Paglalarawan
Testbench at Simulation Files
basic_avl_tb_top.v	Nangungunang antas ng testbench file. Ginagawa ng testbench ang DUT, nagsasagawa ng Avalon® memory-mapped configuration sa mga bahagi ng disenyo at lohika ng kliyente, at nagpapadala at tumatanggap ng packet papunta o mula sa 25G Ethernet Intel FPGA IP.
Mga Testbench Script
nagpatuloy...

File Pangalan	Paglalarawan
run_vsim.do	Ang script ng ModelSim upang patakbuhin ang testbench.
run_vcs.sh	Ang script ng Synopsys VCS upang patakbuhin ang testbench.
run_xcelium.sh	Ang script ng Cadence Xcelium upang patakbuhin ang testbench.

2.4.3. Test Case
Ginagawa ng simulation test case ang mga sumusunod na aksyon:

1. Nag-i-instantiate ng F-tile 25G Ethernet Intel FPGA IP at F-Tile Reference at System PLL Clock Intel FPGA IP.
2. Naghihintay para sa RX clock at PHY status signal na tumira.
3. Nagpi-print ng katayuan ng PHY.
4. Nagpapadala at tumatanggap ng 10 wastong data.
5. Sinusuri ang mga resulta. Ang matagumpay na testbench ay nagpapakita ng "Testbench complete.".

Ang mga sumusunod na sampAng output ay naglalarawan ng isang matagumpay na simulation test run:

Compilation

Sundin ang pamamaraan sa Pag-compile at Pag-configure ng Disenyo Halample sa Hardware upang i-compile at i-configure ang disenyo halample sa napiling hardware.
Maaari mong tantyahin ang paggamit ng mapagkukunan at Fmax gamit ang compilation-only na disenyo halample. Maaari mong i-compile ang iyong disenyo gamit ang Start Compilation command sa
Menu ng pagproseso sa software ng Intel Quartus Prime Pro Edition. Ang isang matagumpay na compilation ay bumubuo ng compilation report summary.
Para sa karagdagang impormasyon, sumangguni sa Design Compilation sa Intel Quartus Prime Pro Edition User Guide.
Kaugnay na Impormasyon

• Pag-compile at Pag-configure ng Disenyo Halampsa Hardware sa pahina 7
• Compilation ng Disenyo Sa Gabay sa Gumagamit ng Intel Quartus Prime Pro Edition

2.6. Pagsubok sa Hardware
Sa disenyo ng hardware halampSa gayon, maaari mong i-program ang IP core sa panloob na serial loopback mode at bumuo ng trapiko sa gilid ng pagpapadala na lumiliko pabalik sa gilid ng pagtanggap.
Sundin ang pamamaraan sa ibinigay na kaugnay na link ng impormasyon upang subukan ang disenyo halample sa napiling hardware.
Kaugnay na Impormasyon
Pagsubok sa F-tile 25G Ethernet Intel FPGA IP Hardware Design Halample sa pahina 8
2.6.1. Pamamaraan sa Pagsubok
Sundin ang mga hakbang na ito upang subukan ang disenyo halampsa hardware:

1. Bago mo patakbuhin ang pagsubok ng hardware para sa disenyong ito halample, dapat mong i-reset ang system:
   a. I-click ang Tools ➤ In-System Sources & Probes Editor tool para sa default na Source at Probe GUI.
   b. I-toggle ang signal ng pag-reset ng system (Source[3:0]) mula 7 hanggang 8 para ilapat ang mga pag-reset at ibalik ang signal sa pag-reset ng system pabalik sa 7 upang i-release ang system mula sa estado ng pag-reset.
   c. Subaybayan ang mga signal ng Probe at tiyaking wasto ang status.
2. Sa system console, mag-navigate sa hwtest folder at patakbuhin ang command: source main.tcl upang pumili ng JTAG master. Bilang default, ang unang JTAG master sa JTAG pinili ang chain. Upang piliin ang JTAG master para sa mga Intel Agilex device, patakbuhin ang command na ito: set_jtag <number of appropriate JTAG master>. Halample: set_jtag 1.
3. Patakbuhin ang mga sumusunod na command sa system console upang simulan ang serial loopback test:

Talahanayan 7. Mga Parameter ng Utos

Parameter	Paglalarawan	Example Paggamit
chkphy_status	Ipinapakita ang mga frequency ng orasan at PHY lock status.	% chkphy_status 0 # Suriin ang status ng link 0
chkmac_stats	Ipinapakita ang mga halaga sa mga counter ng istatistika ng MAC.	% chkmac_stats 0 # Sinusuri ang mac statistics counter ng link 0
clear_all_stats	Tinatanggal ang mga counter ng IP core statistics.	% clear_all_stats 0 # Tinatanggal ang counter ng mga istatistika ng link 0
start_gen	Sinisimulan ang packet generator.	% start_gen 0 # Simulan ang pagbuo ng packet sa link 0
stop_gen	Pinahinto ang packet generator.	% stop_gen 0 # Ihinto ang pagbuo ng packet sa link 0
loop_on	Ino-on ang panloob na serial loopback.	% loop_on 0 # I-on ang panloob na loopback sa link 0
loop_off	Ino-off ang panloob na serial loopback.	% loop_off 0 # I-off ang panloob na loopback sa link 0
reg_read	Ibinabalik ang halaga ng IP core register sa .	% reg_read 0x402 # Basahin ang IP CSR register sa address 402 ng link 0
reg_write	Nagsusulat sa IP core register sa address .	% reg_write 0x401 0x1 # Sumulat ng 0x1 sa IP CSR scratch register sa address 401 ng link 0

a. I-type ang loop_on upang i-on ang panloob na serial loopback mode.
b. I-type ang chkphy_status upang suriin ang katayuan ng PHY. Ang status ng TXCLK, RXCLK, at RX ay dapat magkaroon ng parehong mga halaga na ipinapakita sa ibaba para sa isang stable na link:

c. I-type ang clear_all_stats upang i-clear ang mga rehistro ng istatistika ng TX at RX.
d. I-type ang start_gen upang simulan ang pagbuo ng packet.
e. I-type ang stop_gen upang ihinto ang pagbuo ng packet.
f. I-type ang chkmac_stats para basahin ang TX at RX statistics counters. Siguraduhin na:
i. Ang mga ipinadalang packet frame ay tumutugma sa natanggap na packet frame.
ii. Walang natatanggap na mga frame ng error.
g. I-type ang loop_off upang i-off ang panloob na serial loopback.
Larawan 7. Sample Test Output—TX at RX Statistics Counter

Kasaysayan ng Pagbabago ng Dokumento para sa F-tile 25G Ethernet FPGA IP Design Halample Gabay sa Gumagamit

Bersyon ng Dokumento	Bersyon ng Intel Quartus Prime	Bersyon ng IP	Mga pagbabago
2022.10.14	22.3	1.0.0	Paunang paglabas.

Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiyahan ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo. *Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
ISO
9001:2015
Nakarehistro

Online na Bersyon
Magpadala ng Feedback
ID: 750200
Bersyon: 2022.10.14

Mga Dokumento / Mga Mapagkukunan

intel F-Tile 25G Ethernet FPGA IP Design Halample [pdf] Gabay sa Gumagamit F-Tile 25G Ethernet FPGA IP Design Halample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Halampsa, 750200

Mga sanggunian

• User Manual