intel AN 522 Ngalaksanakeun Antarbeungeut LVDS Bus dina Kulawarga Alat FPGA anu Dirojong

LVDS Beus (BLVDS) ngalegaan kamampuan komunikasi titik-ka-titik LVDS kana konfigurasi multipoint. Multipoint BLVDS nawiskeun solusi anu efisien pikeun aplikasi backplane multipoint.

Rojongan Palaksanaan BLVDS dina Alat Intel FPGA

Anjeun tiasa nerapkeun antarmuka BLVDS dina alat Intel ieu nganggo standar I / O anu didaptarkeun.

Catetan:
Kakuatan drive anu tiasa diprogram sareng fitur laju maéhan dina alat-alat ieu ngamungkinkeun anjeun ngaluyukeun sistem multipoint anjeun pikeun pagelaran maksimal. Pikeun nangtukeun laju data maksimum nu dirojong, laksanakeun simulasi atawa pangukuran dumasar kana setelan sistem jeung aplikasi husus Anjeun.
BLVDS Leuwihview dina kaca 4
Téknologi BLVDS dina Alat Intel dina kaca 6
Konsumsi Daya BLVDS dina kaca 9
BLVDS Desain Example dina kaca 10
Analisis Kinerja dina kaca 17
Riwayat Révisi Dokumén pikeun AN 522: Nerapkeun Antarmuka Bus LVDS dina Kulawarga Alat Intel FPGA anu Dirojong dina kaca 25
Émbaran patali
Standar I/O pikeun Antarmuka BLVDS dina Alat Intel FPGA dina kaca 7

BLVDS Leuwihview

Sistim multipoint BLVDS has diwangun ku sababaraha pamancar jeung panarima pasangan (transceiver) nu disambungkeun ka beus.
Multipoint BLVDSKonfigurasi dina gambar saméméhna nyadiakeun komunikasi satengah duplex dua arah bari ngaminimalkeun dénsitas interkonéksi. Sakur transceiver tiasa nganggap peran pamancar, sareng sésana transceiver bertindak salaku panarima (ngan hiji pamancar tiasa aktip dina hiji waktos). Kontrol lalu lintas beus, boh ngaliwatan protokol atanapi solusi hardware biasana diperyogikeun pikeun nyegah pasea supir dina beus. Kinerja multipoint BLVDS dipangaruhan pisan ku beban kapasitif sareng terminasi dina beus.
Pertimbangan Desain
Desain multipoint alus kudu mertimbangkeun beban kapasitif na terminasi dina beus pikeun ménta integritas sinyal hadé. Anjeun tiasa ngaleutikan kapasitansi beban ku milih transceiver kalayan kapasitansi pin rendah, konektor kalayan kapasitansi rendah, sareng ngajaga panjangna rintisan pondok. Salah sahiji pertimbangan desain multipoint BLVDS nyaéta impedansi diferensial anu épéktip tina beus anu dimuat pinuh, anu disebut impedansi efektif, sareng reureuh rambatan ngaliwatan beus. Pertimbangan desain BLVDS multipoint sanésna kalebet biasing gagal-aman, jinis konektor sareng pin-out, perenah ngalacak beus PCB, sareng spésifikasi laju supir.
Impedansi éféktif
The impedansi éféktif gumantung kana beus ngabasmi ciri impedansi Zo na loading kapasitif on beus. Panyambungna, rintisan dina kartu plug-in, bungkusan, sareng kapasitansi input panarima sadayana nyumbang kana beban kapasitif, anu ngirangan impedansi efektif beus.
Persamaan 1. Persamaan Impedansi Diferensial Éféktif
Paké persamaan ieu perkiraan impedansi diferensial éféktif tina beus dimuat (Zeff).dimana:

• Zdiff (Ω) ≈ 2 × Zo = impedansi karakteristik diferensial beus
•  Co (pF / inci) = kapasitansi karakteristik per unit panjang beus
• CL (pF) = kapasitansi unggal beban
•  N = Jumlah beban dina beus
•  H (inci) = d × N = total panjang beus
•  d (inci) = jarak antara unggal kartu plug-in
•  Cd (pF / inci) = CL / d = kapasitansi disebarkeun per Unit panjang sakuliah beus

Kanaékan kapasitansi beban atanapi jarak anu langkung caket antara kartu plug-in ngirangan impedansi anu épéktip. Pikeun ngaoptimalkeun kinerja sistem, hal anu penting pikeun milih hiji low capacitance transceiver jeung konektor. Tetep unggal panjang rintisan panarima antara konektor jeung transceiver I / O pin sakumaha pondok-gancang.
Impedansi Éféktif Dinormalisasi Versus Cd/Co
Angka ieu nunjukkeun pangaruh kapasitansi anu disebarkeun kana impedansi efektif anu dinormalisasi.Terminasi diperlukeun dina unggal tungtung beus, bari data ngalir dina duanana arah. Pikeun ngurangan cerminan jeung ringing dina beus, anjeun kudu cocog résistor terminasi jeung impedansi éféktif. Pikeun sistem kalawan Cd/Co = 3, impedansi éféktif nyaéta 0.5 kali Zdiff. Kalayan terminasi ganda dina beus, supir ningali beban anu sami sareng 0.25 kali Zdiff; sahingga ngurangan ayun sinyal jeung margin noise diferensial sakuliah inputs panarima (lamun supir LVDS baku dipaké). Supir BLVDS alamat masalah ieu ku cara ningkatkeun drive ayeuna pikeun ngahontal vol sarupatage ayun di inputs panarima.
Rambatan Reureuh
Tunda rambatan (tPD = Zo × Co) nyaéta waktu reureuh ngaliwatan jalur transmisi per unit panjang. Éta gumantung kana impedansi karakteristik sareng karakteristik
kapasitansi beus.
Tunda rambatan éféktif
Pikeun beus dimuat, Anjeun bisa ngitung reureuh rambatan éféktif jeung persamaan ieu. Anjeun tiasa ngitung waktos sinyal nyebarkeun ti supir A ka panarima B salaku tPDEFF × panjang garis antara supir A jeung panarima B.

Téhnologi BLVDS dina Alat Intel

Dina alat Intel nu dirojong, panganteur BLVDS dirojong dina sagala baris atawa kolom I / bank nu Powered by VCCIO of 1.8 V (Intel Arria 10 jeung Intel Cyclone 10 alat GX) atawa 2.5 V (alat nu ngarojong lianna). Dina bank I / O ieu, panganteur dirojong dina diferensial I / O pin tapi henteu dina input jam dedicated atanapi pin kaluaran jam. Nanging, dina alat Intel Arria 10 sareng Intel Cyclone 10 GX, panganteur BLVDS dirojong dina pin jam khusus anu dianggo salaku I / OS umum.

•  Pamancar BLVDS nganggo dua panyangga kaluaran tunggal sareng panyangga kaluaran kadua diprogram salaku inverted.
•  Panarima BLVDS nganggo panyangga input LVDS khusus.

BLVDS I / O panyangga dina Alat anu DirojongAnggo panyangga input atanapi kaluaran anu béda-béda gumantung kana jinis aplikasi:

• Aplikasi multidrop-nganggo panyangga input atanapi kaluaran gumantung kana naha alat dimaksudkeun pikeun operasi supir atanapi panarima.
• Aplikasi multipoint - panyangga kaluaran sareng panyangga input ngabagi pin I / O anu sami. Anjeun merlukeun hiji kaluaran ngaktifkeun (oe) sinyal pikeun tri-nagara bagian panyangga kaluaran LVDS lamun teu ngirim sinyal.
•  Ulah ngaktifkeun terminasi runtuyan on-chip (RS OCT) pikeun panyangga kaluaran.
• Anggo résistor éksternal dina panyangga kaluaran pikeun nyayogikeun impedansi anu cocog sareng stub dina kartu plug-in.
• Ulah ngaktifkeun terminasi diferensial on-chip (RD Oct) pikeun panyangga input diferensial sabab terminasi beus biasana dilaksanakeun ngagunakeun resistors terminasi éksternal dina duanana tungtung beus.

I / O Standar pikeun BLVDS Interface dina Alat Intel FPGA
Anjeun tiasa nerapkeun antarbeungeut BLVDS nganggo standar I / O anu relevan sareng syarat kakuatan ayeuna pikeun alat Intel anu dirojong.
Standar I / O sareng Fitur Rojongan pikeun Antarmuka BLVDS dina Alat Intel anu Dirojong

1.  DIFFIO_TX pin teu ngarojong panarima diferensial LVDS leres.

Kanggo inpo nu leuwih lengkep, tingal dokuméntasi alat masing-masing sakumaha didaptarkeun dina bagian informasi patali:

• Pikeun inpormasi pancén pin, tingal pin-out alat files.
• Pikeun fitur standar I/O, tingal buku alat I/O bab.
•  Pikeun spésifikasi listrik, tingal lembar data alat atanapi DC sareng dokumén ciri switching.

Émbaran patali

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Alat Pin-Out Files
•  Intel Arria 10 Alat Pin-Out Files
•  Arria V Alat Pin-Out Files
•  Arria II GX Alat Pin-Out Files
• Intel Siklon 10 GX Alat Pin-Out Files
• Intel Siklon 10 LP Alat Pin-Out Files
• Siklon V Alat Pin-Out Files
•  Siklon IV Alat Pin-Out Files
• Siklon III Alat Pin-Out Files
• Intel MAX 10 Alat Pin-Out Files
• Intel Stratix 10 Tujuan Umum I / O Guide pamaké
•  I / O Fitur dina Alat Stratix V
•  I / O Fitur dina Alat Stratix IV
•  Stratix III Alat I / O Fitur
• I / O Fitur dina Alat Stratix V
•  I / O Fitur dina Alat Stratix IV
•  Stratix III Alat I / O Fitur
•  I / O jeung High Speed ​​I / O dina Intel Arria 10 Alat
•  I / O Fitur dina Arria V Alat
• I / O Fitur dina Alat Arria II
•  I / O jeung High Speed ​​I / O dina Intel Siklon 10 Alat GX
•  I / O jeung High Speed ​​I / O dina Intel Siklon 10 Alat LP
• Fitur I/O dina Alat Siklon V
• I / O Fitur dina Alat Siklon IV
•  Fitur I/O dina kulawarga Alat Siklon III
• Intel MAX 10 Tujuan Umum I / O Guide pamaké
•  Intel Stratix 10 Datasheet Alat
• Datasheet Alat Stratix V
•  DC sarta Ngalihkeun Karakteristik pikeun Alat Stratix IV
•  Stratix III Alat Datasheet: DC sarta Ngalihkeun Karakteristik
•  Intel Arria 10 Datasheet Alat
•  Arria V Alat Datasheet
• Datasheet Alat pikeun Arria II Alat
• Intel Cyclone 10 GX Datasheet Alat
•  Intel Cyclone 10 LP Datasheet Alat
•  Siklon V Datasheet Alat
•  Siklon IV Datasheet Alat
• Siklon III Datasheet Alat
• Intel MAX 10 Datasheet Alat

BLVDS Konsumsi Daya

• Sateuacan nerapkeun desain anjeun kana alat, paké EPE berbasis Excel pikeun alat anu dirojong anu anjeun anggo pikeun nyandak perkiraan gedéna konsumsi daya BLVDS I/O.
•  Pikeun input sareng pin bidirectional, panyangga input BLVDS sok diaktipkeun. Panyangga input BLVDS nganggo kakuatan upami aya kagiatan switching dina beus (sapertos example, transceiver séjén anu ngirim jeung narima data, tapi alat Siklon III teu panarima dimaksudkeun).
•  Lamun make BLVDS salaku panyangga input dina multidrop atawa salaku panyangga bidirectional dina aplikasi multipoint, nyarankeun Intel ngasupkeun laju toggle nu ngawengku sakabéh kagiatan dina beus, teu ngan kagiatan dimaksudkeun pikeun alat Intel BLVDS input panyangga.

Example of BLVDS I / O Éntri Data di EPE nu
Angka ieu nunjukkeun éntri BLVDS I / O dina Siklon III EPE. Pikeun standar I/O pikeun milih dina EPE alat Intel séjén dirojong, tingal inpo nu patali.Intel nyarankeun yén anjeun nganggo Alat Intel Quartus Prime Power Analyzer pikeun ngalakukeun analisis kakuatan BLVDS I / O anu akurat saatos anjeun ngalengkepan desain anjeun. Alat Power Analyzer ngira-ngira kakuatan dumasar kana spésifikasi desain saatos tempat-sareng-jalur réngsé. Alat Power Analyzer nerapkeun kombinasi kagiatan sinyal anu diasupkeun ku pangguna, turunan simulasi, sareng perkiraan anu, digabungkeun sareng model sirkuit lengkep, ngahasilkeun perkiraan daya anu akurat pisan.
Émbaran patali

• Bab Analisis Daya, Buku Panduan Edisi Intel Quartus Prime Pro
  Nyadiakeun langkung seueur inpormasi ngeunaan alat Intel Quartus Prime Pro Edition Power Analyzer pikeun kulawarga alat Intel Stratix 10, Intel Arria 10, sareng Intel Cyclone 10 GX.
• Bab Analisis Daya, Buku Panduan Edisi Standar Intel Quartus Prime
  Nyadiakeun langkung seueur inpormasi ngeunaan alat Intel Quartus Prime Standard Edition Power Analyzer pikeun Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, sareng Intel MAX 10 kulawarga alat.
• Estimator Daya Awal (EPE) sareng halaman Power Analyzer
  Nyadiakeun inpormasi langkung seueur ngeunaan EPE sareng alat Intel Quartus Prime Power Analyzer.
• Nerapkeun Antarmuka Bus LVDS dina Kulawarga Alat Intel FPGA anu Dirojong dina kaca 3
  Daptar standar I / O pikeun dipilih dina EPE pikeun estimasi konsumsi kakuatan BLVDS.

BLVDS Desain Example
Desain example nembongkeun maneh kumaha instantiate BLVDS I / O panyangga dina alat nu dirojong kalawan tujuan umum relevan I / O (GPIO) cores IP dina software Intel Quartus Prime.

•  Alat Intel Stratix 10, Intel Arria 10, sareng Intel Cyclone 10 GX-paké inti IP GPIO Intel FPGA.
•  Alat Intel MAX 10-paké inti GPIO Lite Intel FPGA IP.
•  Sadaya alat anu dirojong - nganggo inti IP ALTIOBUF.

Anjeun tiasa ngundeur ex designample ti link di informasi patali. Pikeun conto panyangga BLVDS I/O, Intel nyarankeun barang-barang ieu:

•  Laksanakeun inti IP GPIO dina modeu bidirectional sareng mode diferensial dihurungkeun.
•  Netepkeun standar I/O ka pin dua arah:
•  BLVDS-Intel Cyclone 10 LP, Cyclone IV, Cyclone III, sareng alat Intel MAX 10.
•  Diferensial SSTL-2 Kelas I atawa Kelas II-Stratix V, Stratix IV, Stratix III, Arria V, Arria II, jeung Siklon V alat.
• Diferensial SSTL-18 Kelas I atawa Kelas II-Intel Stratix 10, Intel Arria 10, jeung alat Intel Cyclone 10 GX.

Input atanapi Output Buffers Operasi Salila Tulis jeung Maca Operasi

• Port oe narima sinyal oe ti inti alat pikeun ngaktipkeun atawa nganonaktipkeun panyangga kaluaran tunggal-réngsé.
•  Tetep sinyal oe low pikeun tri-nagara bagian buffers kaluaran salila operasi dibaca.
•  Fungsi gerbang AND nyaéta pikeun ngeureunkeun sinyal anu dikirimkeun ti balik deui kana inti alat. Panyangga input diferensial sok diaktipkeun.

Émbaran patali

•  I / O panyangga (ALTIOBUF) IP Core Guide pamaké
•  GPIO IP Core Guide pamaké
•  Intel MAX 10 abdi / O Panungtun Palaksanaan
• Bubuka pikeun Intel FPGA IP Cores
• Desain Examples pikeun AN 522

Nyadiakeun ex design Intel Quartus Primeamples dipaké dina catetan aplikasi ieu.
Desain Example Pedoman pikeun Intel Stratix 10 Alat
Léngkah-léngkah ieu ngan ukur kanggo alat Intel Stratix 10. Pastikeun yén anjeun nganggo inti GPIO Intel FPGA IP.

1. Jieun inti IP GPIO Intel FPGA anu tiasa ngadukung panyangga input sareng kaluaran dua arah:
   • a. Instantiate inti GPIO Intel FPGA IP.
   • b. Dina Arah Data, pilih Bidir.
   • c. Dina lebar Data, lebetkeun 1.
   • d. Hurungkeun Paké panyangga diferensial.
   • e. Dina modeu ngadaptar, pilih euweuh.
2. Sambungkeun modul sareng palabuhan input sareng kaluaran sapertos anu dipidangkeun dina gambar ieu:
   Input jeung Output Port Connection Example pikeun Intel Stratix 10 Alat
3. Dina Editor Tugas, pasihan standar I / O anu relevan sapertos anu dipidangkeun dina gambar di handap ieu. Anjeun ogé tiasa nyetél kakuatan ayeuna sareng pilihan laju slew. Upami teu kitu, parangkat lunak Intel Quartus Prime nganggap setélan standar.
   BLVDS I/O Assignment dina Intel Quartus Prime Assignment Editor pikeun Alat Intel Stratix 10
4. Nyusun sareng ngalaksanakeun simulasi fungsional sareng ModelSim * - software Intel FPGA Edition.

Émbaran patali

• ModelSim - Intel FPGA Edition Software Rojongan
  Nyadiakeun inpo nu leuwih lengkep ihwal ModelSim - software Intel FPGA Edition sarta ngandung rupa-rupa tumbu ka jejer kayaning pamasangan, pamakéan, jeung ngungkulan.
• Standar I/O pikeun Antarmuka BLVDS dina Alat Intel FPGA dina kaca 7
  Daptar pin sareng standar I / O anu anjeun tiasa pasang sacara manual dina alat Intel FPGA anu dirojong pikeun aplikasi BLVDS.
• Desain Examples pikeun AN 522
  Nyadiakeun ex design Intel Quartus Primeamples dipaké dina catetan aplikasi ieu.

Desain Example Pedoman pikeun Intel Arria 10 Alat
Léngkah-léngkah ieu tiasa dianggo pikeun alat Intel Arria 10 nganggo Intel Quartus Prime Standard Edition wungkul. Pastikeun yén anjeun nganggo inti GPIO Intel FPGA IP.

1. Buka StratixV_blvds.qar file pikeun ngimpor desain Stratix V example kana software Intel Quartus Prime Standard Edition.
2. Migrasi desain example ngagunakeun inti GPIO Intel FPGA IP:
   • a. Dina ménu, pilih Proyék ➤ Ngaronjatkeun Komponén IP.
   • b. Klik dua kali éntitas "ALIOBUF".
     Jandéla MegaWizard Plug-In Manager pikeun inti IP ALTIOBUF nembongan.
   • c. Pareuman proyék cocog / standar.
   • d. Dina kulawarga alat nu ayeuna dipilih, pilih Arria 10.
   • e. Klik Rengse lajeng klik Rengse deui.
   • f. Dina kotak dialog nu nembongan, klik OK.
     Parangkat lunak Intel Quartus Prime Pro Edition ngalaksanakeun prosés migrasi teras nampilkeun pangropéa parameter GPIO IP.
3. Konpigurasikeun inti GPIO Intel FPGA IP pikeun ngadukung panyangga input sareng kaluaran dua arah:
   • a. Dina Arah Data, pilih Bidir.
   • b. Dina lebar Data, lebetkeun 1.
   • c. Hurungkeun Paké panyangga diferensial.
   • d. Klik Rengse tur ngahasilkeun inti IP.
4. Sambungkeun modul sareng palabuhan input sareng kaluaran sapertos anu dipidangkeun dina gambar ieu:
   Input jeung Output Port Connection Example pikeun Intel Arria 10 Alat
5. Dina Editor Tugas, pasihan standar I / O anu relevan sapertos anu dipidangkeun dina gambar di handap ieu. Anjeun ogé tiasa nyetél kakuatan ayeuna sareng pilihan laju slew. Upami teu kitu, parangkat lunak Intel Quartus Prime Standard Edition nganggap setélan standar pikeun alat Intel Arria 10-Diferensial SSTL-18 Kelas I atanapi standar Kelas II I/O.
   BLVDS I/O Assignment dina Intel Quartus Prime Assignment Editor pikeun Alat Intel Arria 10Catetan:
   Pikeun alat Intel Arria 10, anjeun tiasa sacara manual napelkeun duanana p sarta n lokasi pin pikeun pin LVDS kalawan Editor Tugas.
6. Nyusun sareng ngalaksanakeun simulasi fungsional sareng ModelSim - software Intel FPGA Edition.

Émbaran patali

• ModelSim - Intel FPGA Edition Software Rojongan
  Nyadiakeun inpo nu leuwih lengkep ihwal ModelSim - software Intel FPGA Edition sarta ngandung rupa-rupa tumbu ka jejer kayaning pamasangan, pamakéan, jeung ngungkulan.
• Standar I/O pikeun Antarmuka BLVDS dina Alat Intel FPGA dina kaca 7
  Daptar pin sareng standar I / O anu anjeun tiasa pasang sacara manual dina alat Intel FPGA anu dirojong pikeun aplikasi BLVDS.
• Desain Examples pikeun AN 522
  Nyadiakeun ex design Intel Quartus Primeamples dipaké dina catetan aplikasi ieu.

Desain Example Pedoman pikeun Intel MAX 10 Alat
Léngkah-léngkah ieu ngan ukur kanggo alat Intel MAX 10. Pastikeun yén anjeun nganggo inti GPIO Lite Intel FPGA IP.

1. Jieun inti GPIO Lite Intel FPGA IP anu tiasa ngadukung panyangga input sareng kaluaran dua arah:
   • a. Instantiate inti GPIO Lite Intel FPGA IP.
   • b. Dina Arah Data, pilih Bidir.
   • c. Dina lebar Data, lebetkeun 1.
   • d. Hurungkeun Paké panyangga diferensial pseudo.
   • e. Dina modeu ngadaptar, pilih Bypass.
2. Sambungkeun modul sareng palabuhan input sareng kaluaran sapertos anu dipidangkeun dina gambar ieu:
    Input jeung Output Port Connection Example pikeun Intel MAX 10 Alat
3. Dina Editor Tugas, pasihan standar I / O anu relevan sapertos anu dipidangkeun dina gambar di handap ieu. Anjeun ogé tiasa nyetél kakuatan ayeuna sareng pilihan laju slew. Upami teu kitu, parangkat lunak Intel Quartus Prime nganggap setélan standar.
   BLVDS I/O Assignment dina Intel Quartus Prime Assignment Editor pikeun Alat Intel MAX 10
4. Nyusun sareng ngalaksanakeun simulasi fungsional sareng ModelSim - software Intel FPGA Edition.

Émbaran patali

• ModelSim - Intel FPGA Edition Software Rojongan
  Nyadiakeun inpo nu leuwih lengkep ihwal ModelSim - software Intel FPGA Edition sarta ngandung rupa-rupa tumbu ka jejer kayaning pamasangan, pamakéan, jeung ngungkulan.
• Standar I/O pikeun Antarmuka BLVDS dina Alat Intel FPGA dina kaca 7
  Daptar pin sareng standar I / O anu anjeun tiasa pasang sacara manual dina alat Intel FPGA anu dirojong pikeun aplikasi BLVDS.
• Desain Examples pikeun AN 522
  Nyadiakeun ex design Intel Quartus Primeamples dipaké dina catetan aplikasi ieu.

Desain ExampPedoman pikeun Sadaya Alat anu Dirojong Iwal Intel Arria 10, Intel Cyclone 10 GX, sareng Intel MAX 10

Léngkah-léngkah ieu manglaku ka sadaya alat anu dirojong iwal Intel Arria 10, Intel Cyclone 10 GX, sareng Intel MAX 10. Pastikeun yén anjeun nganggo inti IP ALTIOBUF.

1.  Jieun inti IP ALTIOBUF anu tiasa ngadukung panyangga input sareng kaluaran dua arah:
   • a. Instantiate inti ALTIOBUF IP.
   • b. Ngonpigurasikeun modul Salaku panyangga bidirectional.
   • c. Dina Sabaraha jumlah panyangga anu kedah di-instantiated, lebetkeun 1.
   • d. Hurungkeun Paké mode diferensial.
2. Sambungkeun modul sareng palabuhan input sareng kaluaran sapertos anu dipidangkeun dina gambar ieu:
    Input jeung Output Port Connection Example pikeun Sadaya Alat anu Dirojong Iwal Intel Arria 10, Intel Cyclone 10 GX, sareng Alat Intel MAX 10
3. Dina Editor Tugas, pasihan standar I/O anu relevan sapertos anu dipidangkeun dina gambar di handap ieu dumasar kana alat anjeun. Anjeun ogé tiasa nyetél kakuatan ayeuna sareng pilihan laju slew. Upami teu kitu, parangkat lunak Intel Quartus Prime nganggap setélan standar.
   • Intel Siklon 10 LP, Siklon IV, Siklon III, jeung Siklon III LS alat-standar BLVDS I / O kana p bidirectional jeung n pin ditémbongkeun saperti dina gambar di handap ieu.
   • Alat Stratix V, Stratix IV, Stratix III, Arria V, Arria II, jeung Siklon V—standar SSTL-2 Kelas I atawa Kelas II I/O diferensial.
     BLVDS I / O Assignment dina Intel Quartus Prime Assignment EditorCatetan: Anjeun tiasa sacara manual napelkeun lokasi pin p sareng n pikeun tiap alat anu dirojong ku Editor Tugas. Pikeun alat anu dirojong sareng pin anu anjeun tiasa pasang sacara manual, tingal inpormasi anu aya hubunganana.
4. Nyusun sareng ngalaksanakeun simulasi fungsional sareng ModelSim - software Intel FPGA Edition.

Example tina Hasil Simulasi Fungsional
Nalika sinyal oe ditegeskeun, BLVDS aya dina modeu operasi nulis. Nalika sinyal oe dipareuman, BLVDS aya dina modeu operasi baca.Catetan:
Pikeun simulasi maké Verilog HDL, anjeun tiasa nganggo blvds_tb.v testbench, nu kaasup dina ex design masing-masing.ample.
Émbaran patali

• ModelSim - Intel FPGA Edition Software Rojongan
  Nyadiakeun inpo nu leuwih lengkep ihwal ModelSim - software Intel FPGA Edition sarta ngandung rupa-rupa tumbu ka jejer kayaning pamasangan, pamakéan, jeung ngungkulan.
• Standar I/O pikeun Antarmuka BLVDS dina Alat Intel FPGA dina kaca 7
  Daptar pin sareng standar I / O anu anjeun tiasa pasang sacara manual dina alat Intel FPGA anu dirojong pikeun aplikasi BLVDS.
• Desain Examples pikeun AN 522
  Nyadiakeun ex design Intel Quartus Primeamples dipaké dina catetan aplikasi ieu.

Analisis kinerja

Analisis kinerja multipoint BLVDS nunjukkeun dampak terminasi beus, loading, supir jeung ciri panarima, sarta lokasi panarima ti supir dina sistem. Anjeun tiasa make ex design BLVDS kaasupampPikeun nganalisis kinerja aplikasi multipoint:

•  Siklon III BLVDS desain example-desain ieu example manglaku ka sadaya séri alat Stratix, Arria, sareng Cyclone anu dirojong. Pikeun kulawarga alat Intel Arria 10 atanapi Intel Cyclone 10 GX, anjeun kedah migrasi ex desain.ample ka kulawarga alat masing-masing heula saencan Anjeun bisa make eta.
• Intel MAX 10 BLVDS desain example-desain ieu example lumaku pikeun Intel MAX 10 kulawarga alat.
• Intel Stratix 10 BLVDS desain example-desain ieu example lumaku pikeun kulawarga alat Intel Stratix 10.

Catetan:
Analisis kinerja multipoint BLVDS dina bagian ieu dumasar kana Siklon III BLVDS input / output spésifikasi informasi panyangga (IBIS) model simulasi dina HyperLynx *.
Intel nyarankeun yén anjeun nganggo modél Intel IBIS ieu pikeun simulasi:

• Alat Stratix III, Stratix IV, sareng Stratix V—model SSTL-2 IBIS Diferensial khusus alat
• Alat Intel Stratix 10, Intel Arria 10(2) sareng Intel Cyclone 10 GX:
  •  Kaluaran panyangga-Diferensial SSTL-18 modél IBIS
  • Input panyangga-modél LVDS IBIS

Émbaran patali

• Kaca Modél Intel FPGA IBIS
  Nyadiakeun undeuran model alat Intel FPGA.
•  Desain Examples pikeun AN 522
  Nyadiakeun ex design Intel Quartus Primeamples dipaké dina catetan aplikasi ieu.

Setup Sistim

 Multipoint BLVDS kalawan Siklon III BLVDS Transceiver
Angka ieu nunjukkeun skématik topologi multipoint kalayan sapuluh transceiver Cyclone III BLVDS (ngaranna U1 ka U10).Jalur transmisi beus dianggap gaduh ciri-ciri ieu:

•  Hiji garis strip
•  Impedansi karakteristik 50 Ω
• Kapasitas karakteristik 3.6 pF per inci
•  Panjangna 10 inci
• Model Intel Arria 10 IBIS mangrupikeun awal sareng henteu sayogi dina modél Intel IBIS. web kaca. Upami anjeun peryogi modél Intel Arria 10 IBIS awal ieu, hubungi Intel.
• Impedansi karakteristik diferensial beus kira-kira 100 Ω
•  Jarak antara unggal transceiver 1 inci
• Beus terminated dina duanana tungtung kalawan terminasi résistor RT

• Kakuatan drive standar 12 mA
• Setélan laju slew slow sacara standar
• Pin kapasitansi unggal transceiver 6 pF
•  Stub dina unggal transceiver BLVDS nyaéta microstrip 1 inci tina impedansi karakteristik 50 Ω sareng kapasitansi karakteristik 3 pF per inci.
•  Kapasitansi sambungan (konektor, pad, sareng via dina PCB) unggal transceiver ka beus dianggap 2 pF
• Total kapasitansi unggal beban kira 11 pF

Pikeun jarak beban 1 inci, kapasitansi anu disebarkeun sami sareng 11 pF per inci. Pikeun ngurangan réfléksi disababkeun ku rintisan, sarta ogé pikeun attenuate sinyal kaluar tina
supir, hiji impedansi cocog 50 Ω résistor RS disimpen dina kaluaran unggal transceiver.

Terminasi beus
The impedansi éféktif tina beus pinuh dieusian nyaeta 52 Ω lamun ngagantikeun kapasitansi karakteristik beus jeung kapasitansi disebarkeun per Unit panjang setelan kana persamaan impedansi diferensial éféktif. Pikeun integritas sinyal anu optimal, anjeun kedah cocog RT sareng 52 Ω. Inohong di handap ieu nembongkeun épék matched-, under-, sarta over-terminasi dina bentuk gelombang diferensial (VID) dina pin input panarima. Laju data nyaéta 100 Mbps. Dina inohong ieu, under-termination (RT = 25 Ω) ngakibatkeun reflections sarta nyata ngurangan margin noise. Dina sababaraha kasus, dina terminasi malah ngalanggar ambang panarima (VTH = ± 100 mV). Nalika RT dirobih janten 50 Ω, aya margin sora anu ageung pikeun VTH sareng pantulanna tiasa diabaikan.

Pangaruh Terminasi Beus (Supir di U1, Panarima di U2)
Dina gambar ieu, U1 bertindak salaku pamancar sareng U2 ka U10 mangrupikeun panarima.

Pangaruh Terminasi Beus (Supir di U1, Panarima di U10)
Dina gambar ieu, U1 bertindak salaku pamancar sareng U2 ka U10 mangrupikeun panarima.

Pangaruh Terminasi Beus (Supir di U5, Panarima di U6)
Dina gambar ieu, U5 nyaéta pamancar sareng sésana nyaéta panarima.

Pangaruh Terminasi Beus (Supir di U5, Panarima di U10)
Dina gambar ieu, U5 nyaéta pamancar sareng sésana nyaéta panarima.Posisi relatif supir jeung panarima dina beus ogé mangaruhan kualitas sinyal narima. Panarima pangdeukeutna ka supir ngalaman éfék jalur transmisi awon sabab di lokasi ieu, laju tepi téh panggancangna. Ieu janten parah nalika supirna aya di tengah beus.
Pikeun example, ngabandingkeun Gambar 16 dina kaca 20 jeung Gambar 18 dina kaca 21. VID di panarima U6 (supir di U5) nembongkeun ringing leuwih badag batan nu di panarima U2 (supir di U1). Di sisi séjén, laju ujung kalem turun nalika panarima lokasina leuwih jauh ti supir. Waktu naékna panggedéna kacatet nyaéta 1.14 ns kalayan supir anu aya dina hiji tungtung beus (U1) sareng panarima di tungtung anu sanés (U10).

Panjang Stub
Panjang rintisan panjang henteu ngan nambahan waktu hiber ti supir ka panarima, tapi ogé hasil dina kapasitansi beban nu leuwih gede, nu ngabalukarkeun réfléksi gedé.

Pangaruh Ngaronjatkeun Panjang Stub (Supir di U1, Panarima di U10)
Angka ieu ngabandingkeun VID di U10 nalika panjangna taratas ningkat tina hiji inci ka dua inci sareng supirna di U1.

Stub Terminasi
Anjeun kedah cocog impedansi supir sareng impedansi karakteristik rintisan. Nempatkeun résistor terminasi séri RS dina kaluaran supir ngurangan éfék garis transmisi ngarugikeun disababkeun ku taratas rintisan panjang tur gancang tepi. Sajaba ti éta, RS bisa dirobah pikeun attenuate VID pikeun minuhan spésifikasi panarima.

Pangaruh Stub Terminasi (Supir di U1, Panarima di U2 sareng U10)
Angka ieu ngabandingkeun VID di U2 sareng U10 nalika U1 ngirimkeun.

Supir Slew Laju
A laju slew gancang mantuan pikeun ngaronjatkeun waktu naékna, utamana dina panarima furthest ti supir. Sanajan kitu, laju slew gancang ogé magnifies ringing alatan pantulan.

Pangaruh Laju Tepi Supir (Supir di U1, Panarima di U2 sareng U10)
Angka ieu nunjukkeun pangaruh laju slew supir. A ngabandingkeun dijieun antara laju slew slow sarta gancang kalayan kakuatan drive 12 mA. Supirna aya di U1 sareng bentuk gelombang diferensial di U2 sareng U10 ditaliti.

Gemblengna Performance System

Laju data pangluhurna dirojong ku multipoint BLVDS ditangtukeun ku nempo diagram panon tina panarima furthest ti supir. Dina lokasi ieu, sinyal dikirimkeun boga laju ujung slowest sarta mangaruhan muka panon. Sanaos kualitas sinyal anu ditampi sareng tujuan margin bising gumantung kana aplikasi, langkung lega bukaan panon, langkung saé. Najan kitu, anjeun ogé kudu pariksa panarima nu pangdeukeutna ka supir, sabab épék jalur transmisi condong jadi goréng lamun panarima lokasina ngadeukeutan ka supir.
Gambar 23. Diagram Panon dina 400 Mbps (Supir di U1, Receiver di U2 jeung U10)
Angka ieu ngagambarkeun diagram panon dina U2 (kurva beureum) sareng U10 (kurva biru) pikeun laju data 400 Mbps. Jitter acak tina interval Unit 1% dianggap dina simulasi. Supirna aya di U1 kalayan kakuatan ayeuna standar sareng setélan laju slew. Beus pinuh dieusian ku RT optimum = 50 Ω. Bukaan panon pangleutikna nyaéta dina U10, anu pangjauhna ti U1. Jangkungna panon sampdipingpin dina interval 0.5 unit nyaéta 692 mV jeung 543 mV pikeun U2 jeung U10, masing-masing. Aya margin noise anu ageung pikeun VTH = ± 100 mV pikeun duanana kasus.

Sajarah Révisi Dokumén pikeun AN 522: Nerapkeun Antarmuka Beus LVDS dina Kulawarga Alat Intel FPGA anu Dirojong

Dokumén / Sumberdaya

intel AN 522 Ngalaksanakeun Antarbeungeut LVDS Bus dina Kulawarga Alat FPGA anu Dirojong [pdf] Pituduh pamaké AN 522 Ngalaksanakeun Antarbeungeut Beus LVDS dina Kulawarga Alat FPGA anu Dirojong, AN 522, Ngalaksanakeun Antarmuka LVDS Beus dina Kulawarga Alat FPGA anu Dirojong, Antarmuka dina Kulawarga Alat FPGA anu Dirojong, Kulawarga Alat FPGA

Rujukan

• Manual pamaké