intel AN 522 implementerer buss LVDS-grensesnitt i støttede FPGA-enhetsfamilier

Bus LVDS (BLVDS) utvider muligheten for LVDS punkt-til-punkt-kommunikasjon til flerpunktskonfigurasjon. Multipoint BLVDS tilbyr en effektiv løsning for flerpunkts bakplanapplikasjoner.

BLVDS-implementeringsstøtte i Intel FPGA-enheter

Du kan implementere BLVDS-grensesnitt i disse Intel-enhetene ved å bruke de oppførte I/O-standardene.

Note:
Den programmerbare kjørestyrken og slew rate-funksjonene i disse enhetene lar deg tilpasse multipunktsystemet for maksimal ytelse. For å bestemme den maksimale datahastigheten som støttes, utfør en simulering eller måling basert på ditt spesifikke systemoppsett og applikasjon.
BLVDS overview på side 4
BLVDS-teknologi i Intel-enheter på side 6
BLVDS strømforbruk på side 9
BLVDS Design Eksamples på side 10
Ytelsesanalyse på side 17
Dokumentrevisjonshistorikk for AN 522: Implementering av Bus LVDS-grensesnitt i støttede Intel FPGA-enhetsfamilier på side 25
Relatert informasjon
I/O-standarder for BLVDS-grensesnitt i Intel FPGA-enheter på side 7

BLVDS overview

Typisk flerpunkts BLVDS-system består av et antall sender- og mottakerpar (transceivere) som er koblet til bussen.
Multipoint BLVDSKonfigurasjonen i den foregående figuren gir toveis halvduplekskommunikasjon samtidig som sammenkoblingstettheten minimeres. Enhver sender/mottaker kan påta seg rollen som en sender, mens de resterende sender/mottakere fungerer som mottakere (kun én sender kan være aktiv om gangen). Busstrafikkkontroll, enten gjennom en protokoll eller maskinvareløsning er vanligvis nødvendig for å unngå sjåførstrid på bussen. Ytelsen til en flerpunkts BLVDS påvirkes i stor grad av den kapasitive belastningen og termineringen på bussen.
Designhensyn
En god flerpunktsdesign må ta hensyn til den kapasitive belastningen og termineringen på bussen for å oppnå bedre signalintegritet. Du kan minimere belastningskapasitansen ved å velge en transceiver med lav pinnekapasitans, kontakt med lav kapasitans og holde stubblengden kort. En av flerpunkts BLVDS-designbetraktningene er den effektive differensialimpedansen til en fullastet buss, referert til som effektiv impedans, og forplantningsforsinkelsen gjennom bussen. Andre flerpunkts BLVDS-designhensyn inkluderer feilsikker forspenning, koblingstype og pin-out, PCB-bussporingsoppsett og spesifikasjoner for driverkanthastighet.
Effektiv impedans
Den effektive impedansen avhenger av busstrasekarakteristiske impedansen Zo og kapasitiv belastning på bussen. Kontaktene, stubben på plug-in-kortet, emballasjen og mottakerinngangskapasitansen bidrar alle til kapasitiv belastning, noe som reduserer bussens effektive impedans.
Ligning 1. Effektiv differensialimpedansligning
Bruk denne ligningen til å tilnærme den effektive differensialimpedansen til den belastede bussen (Zeff).Hvor:

• Zdiff (Ω) ≈ 2 × Zo = differensialkarakteristikkimpedansen til bussen
•  Co (pF/tommer) = karakteristisk kapasitans per lengdeenhet på bussen
• CL (pF) = kapasitans for hver last
•  N = antall lass på bussen
•  H (tommer) = d × N = total lengde på bussen
•  d (tommer) = avstand mellom hvert plug-in kort
•  Cd (pF/tommer) = CL/d = distribuert kapasitans per lengdeenhet over bussen

Økningen i belastningskapasitans eller tettere avstand mellom plug-in-kortene reduserer den effektive impedansen. For å optimere systemytelsen er det viktig å velge en lavkapasitans transceiver og kontakt. Hold hver mottakerstuss mellom kontakten og transceiver I/O-pinne så kort som mulig.
Normalisert effektiv impedans versus Cd/Co
Denne figuren viser effekten av distribuert kapasitans på normalisert effektiv impedans.Det kreves terminering i hver ende av bussen, mens dataene flyter i begge retninger. For å redusere refleksjon og ringing på bussen, må du tilpasse termineringsmotstanden til den effektive impedansen. For et system med Cd/Co = 3 er den effektive impedansen 0.5 ganger Zdiff. Med doble avslutninger på bussen ser sjåføren en ekvivalent belastning på 0.25 ganger Zdiff; og reduserer dermed signalsving og differensiell støymargin over mottakerinngangene (hvis standard LVDS-driver brukes). BLVDS-driveren løser dette problemet ved å øke drivstrømmen for å oppnå tilsvarende voltage sving på mottakerinngangene.
Formeringsforsinkelse
Utbredelsesforsinkelsen (tPD = Zo × Co) er tidsforsinkelsen gjennom overføringslinjen per lengdeenhet. Det avhenger av den karakteristiske impedansen og karakteristikken
kapasitansen til bussen.
Effektiv forplantningsforsinkelse
For en lastet buss kan du beregne den effektive forplantningsforsinkelsen med denne ligningen. Du kan beregne tiden for signalet å forplante seg fra driver A til mottaker B som tPDEFF × lengden på linjen mellom driver A og mottaker B.

BLVDS-teknologi i Intel-enheter

I støttede Intel-enheter støttes BLVDS-grensesnittet i alle rad- eller kolonne I/-banker som drives av en VCCIO på 1.8 V (Intel Arria 10- og Intel Cyclone 10 GX-enheter) eller 2.5 V (andre støttede enheter). I disse I/O-bankene støttes grensesnittet på de differensielle I/O-pinnene, men ikke på de dedikerte klokkeinngangen eller klokkeutgangspinnene. I Intel Arria 10- og Intel Cyclone 10 GX-enheter støttes imidlertid BLVDS-grensesnittet på dedikerte klokkepinner som brukes som generelle I/O-er.

•  BLVDS-senderen bruker to single-ended output buffers med den andre output buffer programmert som invertert.
•  BLVDS-mottakeren bruker en dedikert LVDS-inngangsbuffer.

BLVDS I/O-buffere i de støttede enheteneBruk forskjellige inngangs- eller utgangsbuffere avhengig av applikasjonstypen:

• Multidrop-applikasjon – bruk inngangs- eller utgangsbufferen avhengig av om enheten er beregnet på driver- eller mottakerdrift.
• Flerpunktsapplikasjon – utgangsbufferen og inngangsbufferen deler samme I/O-pinner. Du trenger et utgangsaktiveringssignal (oe) for å tri-state LVDS-utgangsbufferen når den ikke sender signaler.
•  Ikke aktiver serieterminering på brikken (RS OCT) for utgangsbufferen.
• Bruk eksterne motstander ved utgangsbufferne for å gi impedanstilpasning til stubben på plug-in-kortet.
• Ikke aktiver differensialterminering på brikken (RD OCT) for differensialinngangsbufferen fordi busstermineringen vanligvis implementeres ved å bruke de eksterne termineringsmotstandene i begge ender av bussen.

I/O-standarder for BLVDS-grensesnitt i Intel FPGA-enheter
Du kan implementere BLVDS-grensesnittet ved å bruke de relevante I/O-standardene og gjeldende styrkekrav for de støttede Intel-enhetene.
I/O-standard og funksjoner Støtte for BLVDS-grensesnittet i støttede Intel-enheter

1.  DIFFIO_TX-pinne støtter ikke ekte LVDS-differensialmottakere.

For mer informasjon, se den respektive enhetsdokumentasjonen som er oppført i den relaterte informasjonsdelen:

• For informasjon om pin-tilordninger, se enhetens pin-out files.
• For I/O-standardfunksjoner, se kapittelet I/O i enhetshåndboken.
•  For elektriske spesifikasjoner, se enhetens datablad eller DC og koblingsegenskaper dokumentet.

Relatert informasjon

•  Intel Stratix 10 pin-ut Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III-enhet pin-out Files
•  Pin-Out for Intel Arria 10-enhet Files
•  Arria V Device Pin-Out Files
•  Arria II GX-enhet Pin-Out Files
• Pin-Out for Intel Cyclone 10 GX-enhet Files
• Pin-Out for Intel Cyclone 10 LP-enhet Files
• Cyclone V-enhet pin-out Files
•  Cyclone IV Device Pin-Out Files
• Cyclone III Device Pin-Out Files
• Intel MAX 10-enhets pin-out Files
• Intel Stratix 10 generell I/O brukerveiledning
•  I/O-funksjoner i Stratix V-enheter
•  I/O-funksjoner i Stratix IV-enhet
•  Stratix III Device I/O-funksjoner
• I/O-funksjoner i Stratix V-enheter
•  I/O-funksjoner i Stratix IV-enhet
•  Stratix III Device I/O-funksjoner
•  I/O og høyhastighets I/O i Intel Arria 10-enheter
•  I/O-funksjoner i Arria V-enheter
• I/O-funksjoner i Arria II-enheter
•  I/O og høyhastighets I/O i Intel Cyclone 10 GX-enheter
•  I/U og høyhastighets I/O i Intel Cyclone 10 LP-enheter
• I/O-funksjoner i Cyclone V-enheter
• I/O-funksjoner i Cyclone IV-enheter
•  I/O-funksjoner i Cyclone III-enhetsfamilien
• Intel MAX 10 generell I/O brukerveiledning
•  Intel Stratix 10-enhetsdatablad
• Stratix V enhetsdatablad
•  DC og svitsjegenskaper for Stratix IV-enheter
•  Stratix III-enhetsdatablad: DC og svitsjegenskaper
•  Intel Arria 10-enhetsdatablad
•  Arria V Device Datablad
• Enhetsdatablad for Arria II-enheter
• Intel Cyclone 10 GX-enhetsdatablad
•  Intel Cyclone 10 LP-enhetsdatablad
•  Datablad for Cyclone V-enhet
•  Datablad for Cyclone IV-enhet
• Cyclone III Device Datablad
• Intel MAX 10-enhetsdatablad

BLVDS Strømforbruk

• Før du implementerer designet ditt i enheten, bruk Excel-basert EPE for den støttede enheten du bruker for å få en estimert størrelse på BLVDS I/O-strømforbruket.
•  For inngangs- og toveispinner er BLVDS-inngangsbufferen alltid aktivert. BLVDS-inngangsbufferen bruker strøm hvis det er bytteaktivitet på bussen (f.eksampandre sendere og mottakere sender og mottar data, men Cyclone III-enheten er ikke den tiltenkte mottakeren).
•  Hvis du bruker BLVDS som en inngangsbuffer i multidrop eller som en toveisbuffer i flerpunktsapplikasjoner, anbefaler Intel å angi en vekslehastighet som inkluderer alle aktiviteter på bussen, ikke bare aktiviteter beregnet på Intel-enhetens BLVDS-inndatabuffer.

Example av BLVDS I/O Data Entry i EPE
Denne figuren viser BLVDS I/O-inngangen i Cyclone III EPE. For I/O-standarder å velge i EPE for andre støttede Intel-enheter, se den relaterte informasjonen.Intel anbefaler at du bruker Intel Quartus Prime Power Analyzer Tool for å utføre en nøyaktig BLVDS I/O-strømanalyse etter at du har fullført designet. Power Analyzer Tool estimerer kraft basert på spesifikasjonene til designet etter at sted-og-rute er fullført. Power Analyzer Tool bruker en kombinasjon av brukerangitte, simuleringsavledede og estimerte signalaktiviteter som, kombinert med de detaljerte kretsmodellene, gir svært nøyaktige effektestimater.
Relatert informasjon

• Kapittelet om kraftanalyse, håndboken for Intel Quartus Prime Pro Edition
  Gir mer informasjon om Intel Quartus Prime Pro Edition Power Analyzer-verktøyet for enhetsfamiliene Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX.
• Kapittelet Power Analysis, Intel Quartus Prime Standard Edition Handbook
  Gir mer informasjon om Intel Quartus Prime Standard Edition Power Analyzer-verktøyet for Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III og Intel MAX 10 enhetsfamilier.
• Tidlige kraftestimatorer (EPE) og Power Analyzer-siden
  Gir mer informasjon om EPE og Intel Quartus Prime Power Analyzer-verktøyet.
• Implementering av Bus LVDS-grensesnitt i støttede Intel FPGA-enhetsfamilier på side 3
  Viser I/O-standardene som skal velges i EPE for å estimere BLVDS-strømforbruket.

BLVDS Design Eksample
Designet eksampLe viser deg hvordan du instansierer BLVDS I/O-bufferen i de støttede enhetene med de relevante I/O (GPIO) IP-kjernene i Intel Quartus Prime-programvaren.

•  Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX-enheter – bruk GPIO Intel FPGA IP-kjernen.
•  Intel MAX 10-enheter – bruk GPIO Lite Intel FPGA IP-kjernen.
•  Alle andre støttede enheter – bruk ALTIOBUF IP-kjernen.

Du kan laste ned designet eksample fra lenken i den relaterte informasjonen. For BLVDS I/O-bufferforekomsten anbefaler Intel følgende elementer:

•  Implementer GPIO IP-kjernen i toveismodus med differensialmodus slått på.
•  Tilordne I/O-standarden til toveispinnene:
•  BLVDS—Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- og Intel MAX 10-enheter.
•  Differensial SSTL-2 Klasse I eller Klasse II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II og Cyclone V-enheter.
• Differensial SSTL-18 Klasse I eller Klasse II—Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX-enheter.

Drift av inngangs- eller utgangsbuffere under skrive- og leseoperasjoner

• Oe-porten mottar oe-signalet fra enhetskjernen for å aktivere eller deaktivere single-ended output buffers.
•  Hold oe-signalet lavt for å tri-state utgangsbufferne under leseoperasjon.
•  Funksjonen til OG-porten er å stoppe det overførte signalet fra å gå tilbake til enhetskjernen. Differensialinngangsbufferen er alltid aktivert.

Relatert informasjon

•  Brukerveiledning for I/O-buffer (ALTIOBUF) IP Core
•  Brukerveiledning for GPIO IP Core
•  Intel MAX 10 I/O-implementeringsveiledninger
• Introduksjon til Intel FPGA IP-kjerner
• Design Eksamples for AN 522

Gir Intel Quartus Prime-design examples som brukes i denne søknadsnotatet.
Design Eksample Retningslinjer for Intel Stratix 10-enheter
Disse trinnene gjelder kun for Intel Stratix 10-enheter. Sørg for at du bruker GPIO Intel FPGA IP-kjernen.

1. Lag en GPIO Intel FPGA IP-kjerne som kan støtte en toveis inngangs- og utgangsbuffer:
   • en. Instantier GPIO Intel FPGA IP-kjernen.
   • b. I Dataretning velger du Bidir.
   • c. Skriv inn 1 i Databredde.
   • d. Slå på Bruk differensialbuffer.
   • e. Velg ingen i registreringsmodus.
2. Koble til modulene og inngangs- og utgangsportene som vist i følgende figur:
   Inn- og utgangsporter Tilkobling Eksample for Intel Stratix 10-enheter
3. I Assignment Editor, tilordne den relevante I/O-standarden som vist i følgende figur. Du kan også angi gjeldende styrke og slew rate alternativer. Ellers antar Intel Quartus Prime-programvaren standardinnstillingene.
   BLVDS I/O-tildeling i Intel Quartus Prime Assignment Editor for Intel Stratix 10-enheter
4. Kompiler og utfør funksjonell simulering med ModelSim* – Intel FPGA Edition-programvaren.

Relatert informasjon

• ModelSim – Intel FPGA Edition-programvarestøtte
  Gir mer informasjon om ModelSim – Intel FPGA Edition-programvaren og inneholder ulike lenker til emner som installasjon, bruk og feilsøking.
• I/O-standarder for BLVDS-grensesnitt i Intel FPGA-enheter på side 7
  Viser pinnene og I/O-standardene du kan tildele manuelt i de støttede Intel FPGA-enhetene for BLVDS-applikasjoner.
• Design Eksamples for AN 522
  Gir Intel Quartus Prime-design examples som brukes i denne søknadsnotatet.

Design Eksample Retningslinjer for Intel Arria 10-enheter
Disse trinnene gjelder kun for Intel Arria 10-enheter som bruker Intel Quartus Prime Standard Edition. Sørg for at du bruker GPIO Intel FPGA IP-kjernen.

1. Åpne StratixV_blvds.qar file for å importere Stratix V-designet eksampinn i Intel Quartus Prime Standard Edition-programvaren.
2. Migrer design eksample for å bruke GPIO Intel FPGA IP-kjernen:
   • en. På menyen velger du Prosjekt ➤ Oppgrader IP-komponenter.
   • b. Dobbeltklikk på "ALIOBUF"-enheten.
     MegaWizard Plug-In Manager-vinduet for ALTIOBUF IP-kjernen vises.
   • c. Slå av Match prosjekt/standard.
   • d. I gjeldende valgt enhetsfamilie velger du Arria 10.
   • e. Klikk Fullfør og klikk deretter Fullfør igjen.
   • f. Klikk OK i dialogboksen som vises.
     Intel Quartus Prime Pro Edition-programvaren utfører migreringsprosessen og viser deretter GPIO IP-parametereditoren.
3. Konfigurer GPIO Intel FPGA IP-kjernen for å støtte en toveis inngangs- og utgangsbuffer:
   • en. I Dataretning velger du Bidir.
   • b. Skriv inn 1 i Databredde.
   • c. Slå på Bruk differensialbuffer.
   • d. Klikk Fullfør og generer IP-kjernen.
4. Koble til modulene og inngangs- og utgangsportene som vist i følgende figur:
   Inn- og utgangsporter Tilkobling Eksample for Intel Arria 10-enheter
5. I Assignment Editor, tilordne den relevante I/O-standarden som vist i følgende figur. Du kan også angi gjeldende styrke og slew rate alternativer. Ellers antar Intel Quartus Prime Standard Edition-programvaren standardinnstillingene for Intel Arria 10-enheter – Differential SSTL-18 Class I eller Class II I/O standard.
   BLVDS I/O-tildeling i Intel Quartus Prime Assignment Editor for Intel Arria 10-enheterNote:
   For Intel Arria 10-enheter kan du manuelt tilordne både p- og n-pinneplasseringene for LVDS-pinner med Assignment Editor.
6. Kompiler og utfør funksjonell simulering med ModelSim – Intel FPGA Edition-programvaren.

Relatert informasjon

• ModelSim – Intel FPGA Edition-programvarestøtte
  Gir mer informasjon om ModelSim – Intel FPGA Edition-programvaren og inneholder ulike lenker til emner som installasjon, bruk og feilsøking.
• I/O-standarder for BLVDS-grensesnitt i Intel FPGA-enheter på side 7
  Viser pinnene og I/O-standardene du kan tildele manuelt i de støttede Intel FPGA-enhetene for BLVDS-applikasjoner.
• Design Eksamples for AN 522
  Gir Intel Quartus Prime-design examples som brukes i denne søknadsnotatet.

Design Eksample Retningslinjer for Intel MAX 10-enheter
Disse trinnene gjelder kun for Intel MAX 10-enheter. Sørg for at du bruker GPIO Lite Intel FPGA IP-kjernen.

1. Lag en GPIO Lite Intel FPGA IP-kjerne som kan støtte en toveis inngangs- og utgangsbuffer:
   • en. Instantier GPIO Lite Intel FPGA IP-kjernen.
   • b. I Dataretning velger du Bidir.
   • c. Skriv inn 1 i Databredde.
   • d. Slå på Bruk pseudodifferensialbuffer.
   • e. I Registreringsmodus, velg Bypass.
2. Koble til modulene og inngangs- og utgangsportene som vist i følgende figur:
    Inn- og utgangsporter Tilkobling Eksample for Intel MAX 10-enheter
3. I Assignment Editor, tilordne den relevante I/O-standarden som vist i følgende figur. Du kan også angi gjeldende styrke og slew rate alternativer. Ellers antar Intel Quartus Prime-programvaren standardinnstillingene.
   BLVDS I/O-tildeling i Intel Quartus Prime Assignment Editor for Intel MAX 10-enheter
4. Kompiler og utfør funksjonell simulering med ModelSim – Intel FPGA Edition-programvaren.

Relatert informasjon

• ModelSim – Intel FPGA Edition-programvarestøtte
  Gir mer informasjon om ModelSim – Intel FPGA Edition-programvaren og inneholder ulike lenker til emner som installasjon, bruk og feilsøking.
• I/O-standarder for BLVDS-grensesnitt i Intel FPGA-enheter på side 7
  Viser pinnene og I/O-standardene du kan tildele manuelt i de støttede Intel FPGA-enhetene for BLVDS-applikasjoner.
• Design Eksamples for AN 522
  Gir Intel Quartus Prime-design examples som brukes i denne søknadsnotatet.

Design EksampRetningslinjer for alle støttede enheter unntatt Intel Arria 10, Intel Cyclone 10 GX og Intel MAX 10

Disse trinnene gjelder for alle støttede enheter unntatt Intel Arria 10, Intel Cyclone 10 GX og Intel MAX 10. Sørg for at du bruker ALTIOBUF IP-kjernen.

1.  Lag en ALTIOBUF IP-kjerne som kan støtte en toveis inngangs- og utgangsbuffer:
   • en. Instantier ALTIOBUF IP-kjernen.
   • b. Konfigurer modulen som en toveis buffer.
   • c. I Hva er antallet buffere som skal instansieres, skriv inn 1.
   • d. Slå på Bruk differensialmodus.
2. Koble til modulene og inngangs- og utgangsportene som vist i følgende figur:
    Inn- og utgangsporter Tilkobling Eksample for alle støttede enheter unntatt Intel Arria 10, Intel Cyclone 10 GX og Intel MAX 10-enheter
3. I Assignment Editor, tilordne den relevante I/O-standarden som vist i følgende figur i henhold til enheten din. Du kan også angi gjeldende styrke og slew rate alternativer. Ellers antar Intel Quartus Prime-programvaren standardinnstillingene.
   • Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- og Cyclone III LS-enheter – BLVDS I/O-standard til de toveis p- og n-pinnene som vist i følgende figur.
   • Stratix V-, Stratix IV-, Stratix III-, Arria V-, Arria II- og Cyclone V-enheter – Differensial SSTL-2 Klasse I eller Klasse II I/O-standard.
     BLVDS I/O-tildeling i Intel Quartus Prime Assignment EditorNote: Du kan manuelt tilordne både p- og n-pinneplasseringene for hver støttet enhet med Assignment Editor. For de støttede enhetene og pinnene du kan tildele manuelt, se den relaterte informasjonen.
4. Kompiler og utfør funksjonell simulering med ModelSim – Intel FPGA Edition-programvaren.

Example av funksjonelle simuleringsresultater
Når oe-signalet er bekreftet, er BLVDS i skrivedriftsmodus. Når oe-signalet er deaktivert, er BLVDS i lesedriftsmodus.Note:
For simulering ved bruk av Verilog HDL, kan du bruke blvds_tb.v testbenken, som er inkludert i det respektive design ex.ample.
Relatert informasjon

• ModelSim – Intel FPGA Edition-programvarestøtte
  Gir mer informasjon om ModelSim – Intel FPGA Edition-programvaren og inneholder ulike lenker til emner som installasjon, bruk og feilsøking.
• I/O-standarder for BLVDS-grensesnitt i Intel FPGA-enheter på side 7
  Viser pinnene og I/O-standardene du kan tildele manuelt i de støttede Intel FPGA-enhetene for BLVDS-applikasjoner.
• Design Eksamples for AN 522
  Gir Intel Quartus Prime-design examples som brukes i denne søknadsnotatet.

Ytelsesanalyse

Multipoint BLVDS-ytelsesanalysen demonstrerer effekten av bussterminering, lasting, sjåfør- og mottakerkarakteristikk, og plasseringen av mottakeren fra sjåføren på systemet. Du kan bruke den medfølgende BLVDS-designen eksamples for å analysere ytelsen til en flerpunktsapplikasjon:

•  Cyclone III BLVDS design eksample—dette designet eksample gjelder for alle støttede Stratix-, Arria- og Cyclone-enhetsserier. For Intel Arria 10 eller Intel Cyclone 10 GX enhetsfamilie, må du migrere design f.eks.ampgå til den respektive enhetsfamilien før du kan bruke den.
• Intel MAX 10 BLVDS design eksample—dette designet eksample gjelder for Intel MAX 10-enhetsfamilien.
• Intel Stratix 10 BLVDS design eksample—dette designet eksamplen gjelder for Intel Stratix 10-enhetsfamilien.

Note:
Ytelsesanalysen til en flerpunkts BLVDS i denne delen er basert på Cyclone III BLVDS input/output buffer information specification (IBIS) modellsimulering i HyperLynx*.
Intel anbefaler at du bruker disse Intel IBIS-modellene for simulering:

• Stratix III-, Stratix IV- og Stratix V-enheter – enhetsspesifikk differensial SSTL-2 IBIS-modell
• Intel Stratix 10, Intel Arria 10(2) og Intel Cyclone 10 GX-enheter:
  •  Utgangsbuffer – Differensial SSTL-18 IBIS-modell
  • Inngangsbuffer—LVDS IBIS-modell

Relatert informasjon

• Intel FPGA IBIS modellside
  Gir nedlasting av Intel FPGA-enhetsmodeller.
•  Design Eksamples for AN 522
  Gir Intel Quartus Prime-design examples som brukes i denne søknadsnotatet.

Systemoppsett

 Multipoint BLVDS med Cyclone III BLVDS transceivere
Denne figuren viser skjemaet av en flerpunktstopologi med ti Cyclone III BLVDS-sendere (kalt U1 til U10).Bussoverføringslinjen antas å ha følgende egenskaper:

•  En stripelinje
•  Karakteristisk impedans på 50 Ω
• Karakteristisk kapasitans på 3.6 pF per tomme
•  Lengde på 10 tommer
• Intel Arria 10 IBIS-modellene er foreløpige og er ikke tilgjengelige på Intel IBIS-modellen web side. Hvis du trenger disse foreløpige Intel Arria 10 IBIS-modellene, kontakt Intel.
• Bussdifferensialkarakteristikkimpedans på ca. 100 Ω
•  Avstand mellom hver transceiver på 1 tomme
• Buss terminert i begge ender med termineringsmotstand RT

• Standard drivstyrke på 12 mA
• Innstillinger for sakte hastighet som standard
• Pinskapasitans for hver transceiver på 6 pF
•  Stubben på hver BLVDS-transceiver er en 1-tommers mikrostrip med karakteristisk impedans på 50 Ω og karakteristisk kapasitans på 3 pF per tomme
•  Kapasitansen til tilkoblingen (kontakt, pute og via i PCB) til hver transceiver til bussen antas å være 2 pF
• Total kapasitans for hver last er omtrent 11 pF

For 1-tommers lastavstand er den distribuerte kapasitansen lik 11 pF per tomme. For å redusere refleksjon forårsaket av stubbene, og også for å dempe signalene som kommer ut av
driveren, er en impedanstilpasset 50 Ω motstand RS plassert ved utgangen til hver transceiver.

Bussavslutning
Den effektive impedansen til den fullastede bussen er 52 Ω hvis du erstatter busskarakteristiske kapasitans og distribuert kapasitans per lengdeenhet av oppsettet i den effektive differensialimpedansligningen. For optimal signalintegritet må du matche RT til 52 Ω. De følgende figurene viser effekten av matchet-, under- og overterminering på differensialbølgeformen (VID) ved mottakerinngangspinnene. Datahastigheten er 100 Mbps. I disse figurene resulterer underterminering (RT = 25 Ω) i refleksjoner og betydelig reduksjon av støymarginen. I noen tilfeller bryter underterminering til og med mottakerterskelen (VTH = ±100 mV). Når RT endres til 50 Ω, er det en betydelig støymargin i forhold til VTH og refleksjonen er ubetydelig.

Effekt av bussterminering (sjåfør i U1, mottaker i U2)
I denne figuren fungerer U1 som sender og U2 til U10 er mottakere.

Effekt av bussterminering (sjåfør i U1, mottaker i U10)
I denne figuren fungerer U1 som sender og U2 til U10 er mottakere.

Effekt av bussterminering (sjåfør i U5, mottaker i U6)
I denne figuren er U5 senderen og resten er mottakere.

Effekt av bussterminering (sjåfør i U5, mottaker i U10)
I denne figuren er U5 senderen og resten er mottakere.Den relative plasseringen av sjåføren og mottakeren på bussen påvirker også kvaliteten på det mottatte signalet. Den nærmeste mottakeren til sjåføren opplever den verste overføringslinjeeffekten fordi på dette stedet er kanthastigheten den raskeste. Dette forverres når sjåføren befinner seg midt i bussen.
For eksample, sammenlign Figur 16 på side 20 og Figur 18 på side 21. VID ved mottaker U6 (driver ved U5) viser større ringing enn ved mottaker U2 (driver ved U1). På den annen side bremses kanthastigheten når mottakeren er plassert lenger unna føreren. Den største stigetiden som er registrert er 1.14 ns med sjåføren plassert i den ene enden av bussen (U1) og mottakeren i den andre enden (U10).

Stubblengde
Lengre stubblengde øker ikke bare flytiden fra sjåføren til mottakeren, men resulterer også i en større belastningskapasitans, som gir større refleksjon.

Effekt av å øke stubblengden (driver i U1, mottaker i U10)
Denne figuren sammenligner VID ved U10 når stubblengden økes fra en tomme til to tommer og driveren er på U1.

Stubbavslutning
Du må matche driverimpedansen til den karakteristiske impedansen. Plassering av en serietermineringsmotstand RS ved driverutgangen reduserer i stor grad den uheldige overføringslinjeeffekten forårsaket av lange stub og raske kanthastigheter. I tillegg kan RS endres for å dempe VID for å møte spesifikasjonene til mottakeren.

Effekt av stubbavslutning (sjåfør i U1, mottaker i U2 og U10)
Denne figuren sammenligner VID ved U2 og U10 når U1 sender.

Drivkraftsrate for sjåfører
En rask svinghastighet bidrar til å forbedre stigetiden, spesielt ved mottakeren lengst fra føreren. En raskere svinghastighet forstørrer imidlertid også ringing på grunn av refleksjon.

Effekt av Driver Edge Rate (sjåfør i U1, mottaker i U2 og U10)
Denne figuren viser effekten av førerens slew rate. Det er gjort en sammenligning mellom den langsomme og raske svinghastigheten med en drivstyrke på 12 mA. Driveren er på U1 og differensialbølgeformene ved U2 og U10 undersøkes.

Generell systemytelse

Den høyeste datahastigheten som støttes av en flerpunkts BLVDS bestemmes ved å se på øyediagrammet til den lengste mottakeren fra en sjåfør. På dette stedet har det overførte signalet den laveste kanthastigheten og påvirker øyeåpningen. Selv om kvaliteten på det mottatte signalet og støymarginmålet avhenger av applikasjonene, jo bredere øyeåpning, jo bedre. Du må imidlertid også sjekke mottakeren nærmest føreren, fordi overføringslinjeeffektene har en tendens til å bli verre hvis mottakeren er plassert nærmere føreren.
Figur 23. Øyediagram ved 400 Mbps (driver i U1, mottaker i U2 og U10)
Denne figuren illustrerer øyediagrammene ved U2 (rød kurve) og U10 (blå kurve) for en datahastighet på 400 Mbps. Tilfeldig jitter på 1 % enhetsintervall er antatt i simuleringen. Driveren er på U1 med standard innstillinger for strømstyrke og slew rate. Bussen er fullastet med optimal RT = 50 Ω. Den minste øyeåpningen er ved U10, som er lengst unna U1. Øyehøyden sampledet ved 0.5 enhetsintervallet er 692 mV og 543 mV for henholdsvis U2 og U10. Det er en betydelig støymargin med hensyn til VTH = ±100 mV for begge tilfeller.

Dokumentrevisjonshistorikk for AN 522: Implementering av Bus LVDS-grensesnitt i støttede Intel FPGA-enhetsfamilier

Dokumenter / Ressurser

intel AN 522 implementerer buss LVDS-grensesnitt i støttede FPGA-enhetsfamilier [pdfBrukerhåndbok AN 522 Implementering av Bus LVDS-grensesnitt i støttede FPGA-enhetsfamilier, AN 522, Implementering av Bus LVDS-grensesnitt i støttede FPGA-enhetsfamilier, grensesnitt i støttede FPGA-enhetsfamilier, FPGA-enhetsfamilier

Referanser

• Brukerhåndbok