intel AN 522 juurutav siini LVDS-liides toetatud FPGA-seadmete perekondades

Siini LVDS (BLVDS) laiendab LVDS-i punkt-punkti suhtluse võimalusi mitmepunktilise konfiguratsioonini. Multipoint BLVDS pakub tõhusat lahendust mitmepunktilise taustaplaadi rakenduste jaoks.

BLVDS-i juurutamise tugi Inteli FPGA-seadmetes

Nendes Inteli seadmetes saate rakendada BLVDS-liideseid, kasutades loetletud I/O-standardeid.

Märkus.
Nende seadmete programmeeritavad draivi tugevuse ja pöördekiiruse funktsioonid võimaldavad teil kohandada oma mitmepunktisüsteemi maksimaalse jõudluse saavutamiseks. Maksimaalse toetatud andmeedastuskiiruse määramiseks tehke simulatsioon või mõõtmine, mis põhineb teie süsteemi seadistusel ja rakendusel.
BLVDS läbiview 4. leheküljel
BLVDS-tehnoloogia Inteli seadmetes lk 6
BLVDS-i energiatarve lk 9
BLVDS Design Exampvt lk 10
Toimivuse analüüs lk 17
Dokumenteerige AN 522 versioonide ajalugu: siini LVDS-liidese juurutamine toetatud Inteli FPGA-seadmete perekondades lk 25
Seotud teave
Inteli FPGA-seadmete BLVDS-liidese sisend-/väljundstandardid lk 7

BLVDS läbiview

Tüüpiline mitmepunktiline BLVDS-süsteem koosneb mitmest saatja ja vastuvõtja paarist (transiiveritest), mis on siiniga ühendatud.
Mitmepunktiline BLVDSEelmisel joonisel kujutatud konfiguratsioon tagab kahesuunalise pooldupleksside, minimeerides samal ajal ühenduste tiheduse. Iga transiiver võib võtta saatja rolli, ülejäänud transiiverid toimivad vastuvõtjatena (ainult üks saatja võib korraga olla aktiivne). Bussiliikluse juhtimine kas protokolli või riistvaralahenduse kaudu on tavaliselt vajalik, et vältida juhtide vaidlusi bussis. Mitmepunktilise BLVDS-i jõudlust mõjutab suuresti siini mahtuvuslik laadimine ja lõpetamine.
Disaini kaalutlused
Hea mitmepunktilise konstruktsiooni puhul peab signaali parema terviklikkuse saavutamiseks arvestama siini mahtuvuslikku koormust ja lõppu. Koormusmahtuvust saate minimeerida, valides väikese kontakti mahtuvusega transiiveri, väikese mahtuvusega pistiku ja hoides lüliti pikkus lühikesena. Üks mitmepunktilistest BLVDS-i disainilahendustest on täiskoormusega siini efektiivne diferentsiaaltakistus, mida nimetatakse efektiivseks impedantsiks, ja levimise viivitus läbi siini. Muud mitmepunktilised BLVDS-i disainiga seotud kaalutlused hõlmavad tõrkekindlat kallutatust, pistiku tüüpi ja väljundit, PCB siini jälgimise paigutust ja draiveri serva kiiruse spetsifikatsioone.
Efektiivne impedants
Efektiivne impedants sõltub siini jälje karakteristiku impedantsist Zo ja siini mahtuvuslikust koormusest. Pistikud, pistikkaardi ots, pakend ja vastuvõtja sisendmahtuvus aitavad kaasa mahtuvuslikule koormusele, mis vähendab siini efektiivset takistust.
Võrrand 1. Efektiivne diferentsiaaltakistusvõrrand
Kasutage seda võrrandit koormatud siini efektiivse diferentsiaaltakistuse (Zeff) lähendamiseks.Kus:

• Zdiff (Ω) ≈ 2 × Zo = siini iseloomulik diferentsiaaltakistus
•  Co (pF/tolli) = iseloomulik mahtuvus siini pikkuseühiku kohta
• CL (pF) = iga koormuse mahtuvus
•  N = koormate arv bussis
•  H (tolli) = d × N = siini kogupikkus
•  d (tolli) = iga pistikkaardi vaheline kaugus
•  Cd (pF/tolli) = CL/d = jaotatud mahtuvus siini pikkuseühiku kohta

Koormusmahtuvuse suurenemine või pistikkaartide vahekaugused vähendavad efektiivset impedantsi. Süsteemi jõudluse optimeerimiseks on oluline valida väikese mahtuvusega transiiver ja pistik. Hoidke iga vastuvõtja haru pistiku ja transiiveri I/O kontakti vahel võimalikult lühike.
Normaliseeritud efektiivne impedants versus Cd/Co
See joonis näitab hajutatud mahtuvuse mõju normaliseeritud efektiivsele impedantsile.Lõpetamine on vajalik siini mõlemas otsas, samas kui andmed liiguvad mõlemas suunas. Peegelduse ja helina vähendamiseks siinil peate sobitama lõpptakisti efektiivse impedantsiga. Süsteemi puhul, mille Cd/Co = 3, on efektiivne impedants 0.5 korda Zdiffist. Topeltotstega bussis näeb juht samaväärset koormust 0.25 korda Zdiff; ja vähendab seega signaalide kõikumist ja diferentsiaalmüra marginaali vastuvõtja sisendite vahel (kui kasutatakse standardset LVDS-draiverit). BLVDS-draiver lahendab selle probleemi, suurendades ajami voolu, et saavutada sarnane mahttage kiik vastuvõtja sisenditel.
Paljundamise viivitus
Levimise viivitus (tPD = Zo × Co) on ajaline viivitus läbi ülekandeliini pikkuseühiku kohta. See sõltub iseloomulikust impedantsist ja omadustest
bussi mahtuvus.
Efektiivne levimisviivitus
Koormatud siini puhul saate selle võrrandi abil arvutada efektiivse levimisviivituse. Saate arvutada aja, mille jooksul signaal levib draiverist A vastuvõtjasse B, kui tPDEFF × draiveri A ja vastuvõtja B vahelise joone pikkus.

BLVDS-tehnoloogia Inteli seadmetes

Toetatud Inteli seadmetes toetatakse BLVDS-i liidest mis tahes rea või veeru I/pankades, mille toiteallikaks on 1.8 V VCCIO (Intel Arria 10 ja Intel Cyclone 10 GX seadmed) või 2.5 V (muud toetatud seadmed). Nendes sisend- ja väljundpankades toetatakse liidest diferentsiaali sisend- ja väljundviigudel, kuid mitte spetsiaalsel kellasisendil või kella väljundi kontaktidel. Intel Arria 10 ja Intel Cyclone 10 GX seadmetes toetatakse aga BLVDS-liidest spetsiaalsetel kellakontaktidel, mida kasutatakse üldiste sisenditena.

•  BLVDS-saatja kasutab kahte ühe otsaga väljundpuhvrit, kusjuures teine ​​väljundpuhver on programmeeritud tagurpidi.
•  BLVDS-vastuvõtja kasutab spetsiaalset LVDS-i sisendpuhvrit.

BLVDS I/O puhvrid toetatud seadmetesSõltuvalt rakenduse tüübist kasutage erinevaid sisend- või väljundpuhvreid:

• Multidrop rakendus – kasutage sisend- või väljundpuhvrit olenevalt sellest, kas seade on mõeldud draiveri või vastuvõtja kasutamiseks.
• Mitmepunktiline rakendus – väljundpuhver ja sisendpuhver jagavad samu I/O kontakte. Vajate väljundi lubamise (oe) signaali, et LVDS-i väljundpuhvrit kolme olekuga seadistada, kui see signaale ei saada.
•  Ärge lubage väljundpuhvri jaoks kiibi seeria lõpetamist (RS OCT).
• Kasutage väljundpuhvrites väliseid takisteid, et tagada impedantsi sobitamine pistikkaardi sõlmega.
• Ärge lubage diferentsiaalsisendipuhvri jaoks kiibil olevat diferentsiaallõppu (RD OCT), kuna siini lõpetamist rakendatakse tavaliselt siini mõlemas otsas olevate väliste lõpptakistite abil.

Inteli FPGA seadmete BLVDS-liidese sisend-/väljundstandardid
Saate rakendada BLVDS-liidest, kasutades toetatud Inteli seadmete asjakohaseid I/O-standardeid ja praegusi tugevusnõudeid.
I/O standard ja funktsioonide tugi BLVDS-liidesele toetatud Inteli seadmetes

1.  DIFFIO_TX viik ei toeta tõelisi LVDS-diferentsiaalvastuvõtjaid.

Lisateabe saamiseks vaadake vastava seadme dokumentatsiooni, mis on loetletud seotud teabe jaotises:

• Viigu määramise teabe saamiseks vaadake seadme viigu väljavõtmist files.
• I/O standardite funktsioonide kohta vaadake seadme käsiraamatu I/O peatükki.
•  Elektriliste spetsifikatsioonide kohta vaadake seadme andmelehte või alalisvoolu ja lülituskarakteristikute dokumenti.

Seotud teave

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III seadme pin-out Files
•  Intel Arria 10 seadme pin-out Files
•  Arria V seadme pin-Out Files
•  Arria II GX seadme pin-out Files
• Intel Cyclone 10 GX seadme pin-out Files
• Intel Cyclone 10 LP seadme pin-out Files
• Cyclone V seadme pin-out Files
•  Cyclone IV seadme pin-out Files
• Cyclone III seadme pin-out Files
• Intel MAX 10 seadme ühenduspesa Files
• Intel Stratix 10 üldotstarbeline I/O kasutusjuhend
•  Stratix V seadmete I/O funktsioonid
•  I/O funktsioonid Stratix IV seadmes
•  Stratix III seadme I/O funktsioonid
• Stratix V seadmete I/O funktsioonid
•  I/O funktsioonid Stratix IV seadmes
•  Stratix III seadme I/O funktsioonid
•  I/O ja kiire I/O Intel Arria 10 seadmetes
•  I/O funktsioonid Arria V seadmetes
• I/O funktsioonid Arria II seadmetes
•  Sisend/väljund ja kiire sisend/väljund Intel Cyclone 10 GX seadmetes
•  I/O ja kiire I/O Intel Cyclone 10 LP seadmetes
• Cyclone V seadmete I/O funktsioonid
• I/O funktsioonid Cyclone IV seadmetes
•  I/O funktsioonid Cyclone III seadmeperekonnas
• Intel MAX 10 üldotstarbeline I/O kasutusjuhend
•  Intel Stratix 10 seadme andmeleht
• Stratix V seadme andmeleht
•  Stratix IV seadmete alalis- ja lülitusomadused
•  Stratix III seadme andmeleht: DC ja lülitusomadused
•  Intel Arria 10 seadme andmeleht
•  Arria V seadme andmeleht
• Seadme andmeleht Arria II seadmete jaoks
• Intel Cyclone 10 GX seadme andmeleht
•  Intel Cyclone 10 LP seadme andmeleht
•  Cyclone V seadme andmeleht
•  Cyclone IV seadme andmeleht
• Cyclone III seadme andmeleht
• Intel MAX 10 seadme andmeleht

BLVDS-i energiatarve

• Enne oma kujunduse seadmesse juurutamist kasutage kasutatava toetatud seadme jaoks Exceli-põhist EPE-d, et saada BLVDS-i sisendi/väljundi energiatarbimise hinnanguline suurus.
•  Sisend- ja kahesuunaliste kontaktide puhul on BLVDS-i sisendpuhver alati lubatud. BLVDS-i sisendpuhver tarbib energiat, kui siinil toimub lülitustegevus (ntampTeised transiiverid saadavad ja võtavad andmeid vastu, kuid Cyclone III seade ei ole mõeldud adressaadiks).
•  Kui kasutate BLVDS-i sisendpuhvrina multidrop-is või kahesuunalise puhvrina mitmepunktilistes rakendustes, soovitab Intel sisestada lülitusmäära, mis hõlmab kõiki siinis olevaid tegevusi, mitte ainult Inteli seadme BLVDS-i sisendpuhvri jaoks mõeldud tegevusi.

ExampBLVDS I/O andmesisestus EPE-s
See joonis näitab BLVDS I/O kirjet Cyclone III EPE-s. Teiste toetatud Inteli seadmete EPE-s I/O standardite valimiseks vaadake seotud teavet.Intel soovitab kasutada tööriista Intel Quartus Prime Power Analyzer, et teha täpne BLVDS I/O võimsusanalüüs pärast disaini lõpetamist. Power Analyzer Tool hindab võimsust disaini eripärade põhjal pärast koha ja marsruudi lõpetamist. Power Analyzer Tool rakendab kasutaja sisestatud, simulatsioonist tuletatud ja hinnanguliste signaalitoimingute kombinatsiooni, mis koos üksikasjalike vooluahela mudelitega annab väga täpsed võimsushinnangud.
Seotud teave

• Toiteanalüüsi peatükk, Intel Quartus Prime Pro väljaande käsiraamat
  Annab lisateavet Intel Quartus Prime Pro Edition Power Analyzeri tööriista kohta Intel Stratix 10, Intel Arria 10 ja Intel Cyclone 10 GX seadmeperekondade jaoks.
• Toiteanalüüsi peatükk, Intel Quartus Prime Standard Editioni käsiraamat
  Annab lisateavet Intel Quartus Prime Standard Editioni võimsusanalüsaatori tööriista Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III ja Inteli jaoks. MAX 10 seadmeperekonda.
• Early Power Estimators (EPE) ja Power Analyzer leht
  Annab lisateavet EPE ja Intel Quartus Prime Power Analyzeri tööriista kohta.
• Siini LVDS-liidese juurutamine toetatud Inteli FPGA-seadmete perekondades lk 3
  Loetleb I/O standardid, mida EPE-s valida, et hinnata BLVDS-i energiatarbimist.

BLVDS Design Example
Disain example näitab, kuidas luua BLVDS I/O puhvrit toetatud seadmetes asjakohaste üldotstarbeliste I/O (GPIO) IP tuumadega Intel Quartus Prime tarkvaras.

•  Intel Stratix 10, Intel Arria 10 ja Intel Cyclone 10 GX seadmed – kasutavad GPIO Intel FPGA IP-tuuma.
•  Intel MAX 10 seadmed – kasutage GPIO Lite Inteli FPGA IP-tuuma.
•  Kõik muud toetatud seadmed – kasutage ALTIOBF-i IP-tuuma.

Saate alla laadida kujunduse ntample seotud teabe lingilt. BLVDS I/O puhvri eksemplari jaoks soovitab Intel järgmisi üksusi.

•  Rakendage GPIO IP-tuum kahesuunalises režiimis, kui diferentsiaalrežiim on sisse lülitatud.
•  Määrake kahesuunalistele kontaktidele I/O standard:
•  BLVDS – Intel Cyclone 10 LP, Cyclone IV, Cyclone III ja Intel MAX 10 seadmed.
•  Diferentsiaal SSTL-2 klass I või klass II – Stratix V, Stratix IV, Stratix III, Arria V, Arria II ja Cyclone V seadmed.
• Diferentsiaal SSTL-18 klass I või klass II – Intel Stratix 10, Intel Arria 10 ja Intel Cyclone 10 GX seadmed.

Sisend- või väljundpuhvrite töö kirjutamis- ja lugemistoimingute ajal

• Oe-port võtab seadme südamikult vastu oe-signaali, et lubada või keelata ühe otsaga väljundpuhvrid.
•  Hoidke oe-signaal madalal, et väljundpuhvrid lugemisoperatsiooni ajal kolme olekuga sisse lülitada.
•  JA-värava ülesanne on peatada edastatud signaali tagasiminek seadme tuuma. Diferentsiaalne sisendpuhver on alati lubatud.

Seotud teave

•  I/O puhvri (ALTIOBUF) IP Core kasutusjuhend
•  GPIO IP Core kasutusjuhend
•  Intel MAX 10 I/O juurutusjuhendid
• Sissejuhatus Inteli FPGA IP-tuumadesse
• Disain ntampodavam AN 522 eest

Pakub Intel Quartus Prime'i disaini exampselles rakenduse märkuses kasutatakse vähem.
Disain ntampJuhised Intel Stratix 10 seadmete jaoks
Need sammud kehtivad ainult Intel Stratix 10 seadmete puhul. Veenduge, et kasutate GPIO Intel FPGA IP-tuuma.

1. Looge GPIO Intel FPGA IP-tuum, mis toetab kahesuunalist sisend- ja väljundpuhvrit.
   • a. Looge GPIO Intel FPGA IP-tuum.
   • b. Andmesuunas valige Bidir.
   • c. Sisestage väljale Andmete laius 1.
   • d. Lülitage sisse Kasuta diferentsiaalpuhvrit.
   • e. Registreerimisrežiimis valige ükski.
2. Ühendage moodulid ning sisend- ja väljundpordid, nagu on näidatud järgmisel joonisel:
   Sisend- ja väljundportide ühendus Example Intel Stratix 10 seadmete jaoks
3. Määrake Assignment Editoris asjakohane I/O standard, nagu on näidatud järgmisel joonisel. Samuti saate määrata praeguse tugevuse ja pöördekiiruse valikud. Vastasel juhul võtab Intel Quartus Prime'i tarkvara vaikeseaded.
   BLVDS I/O määramine Intel Quartus Prime Assignment Editoris Intel Stratix 10 seadmete jaoks
4. Koostage ja teostage funktsionaalne simulatsioon ModelSim* – Intel FPGA Edition tarkvaraga.

Seotud teave

• ModelSim – Intel FPGA Editioni tarkvara tugi
  Annab lisateavet ModelSim – Intel FPGA Edition tarkvara kohta ja sisaldab mitmesuguseid linke sellistele teemadele nagu installimine, kasutamine ja tõrkeotsing.
• Inteli FPGA-seadmete BLVDS-liidese sisend-/väljundstandardid lk 7
  Loetleb kontaktid ja I/O standardid, mille saate toetatud Inteli FPGA-seadmetes BLVDS-rakenduste jaoks käsitsi määrata.
• Disain ntampodavam AN 522 eest
  Pakub Intel Quartus Prime'i disaini exampselles rakenduse märkuses kasutatakse vähem.

Disain ntampJuhised Intel Arria 10 seadmete jaoks
Need sammud kehtivad ainult Intel Arria 10 seadmete puhul, mis kasutavad Intel Quartus Prime Standard Editioni. Veenduge, et kasutate GPIO Intel FPGA IP-tuuma.

1. Avage StratixV_blvds.qar file importida Stratix V disaini exampIntel Quartus Prime Standard Editioni tarkvarasse.
2. Kujundus ntampGPIO Intel FPGA IP-tuuma kasutamiseks:
   • a. Valige menüüst Projekt ➤ IP-komponentide uuendamine.
   • b. Topeltklõpsake üksusel „ALIOBUF”.
     Ilmub ALTIOBUF IP-tuuma MegaWizard Plug-In Manageri aken.
   • c. Lülitage Match project/default välja.
   • d. Valige jaotises Praegu valitud seadmete perekond Arria 10.
   • e. Klõpsake nuppu Lõpeta ja seejärel uuesti nuppu Lõpeta.
   • f. Ilmuvas dialoogiboksis klõpsake nuppu OK.
     Tarkvara Intel Quartus Prime Pro Edition teostab migratsiooniprotsessi ja kuvab seejärel GPIO IP-parameetrite redaktori.
3. Konfigureerige GPIO Intel FPGA IP-tuum, et toetada kahesuunalist sisend- ja väljundpuhvrit:
   • a. Andmesuunas valige Bidir.
   • b. Sisestage väljale Andmete laius 1.
   • c. Lülitage sisse Kasuta diferentsiaalpuhvrit.
   • d. Klõpsake nuppu Lõpeta ja looge IP-tuum.
4. Ühendage moodulid ning sisend- ja väljundpordid, nagu on näidatud järgmisel joonisel:
   Sisend- ja väljundportide ühendus Example Intel Arria 10 seadmete jaoks
5. Määrake Assignment Editoris asjakohane I/O standard, nagu on näidatud järgmisel joonisel. Samuti saate määrata praeguse tugevuse ja pöördekiiruse valikud. Vastasel juhul eeldab Intel Quartus Prime Standard Editioni tarkvara Intel Arria 10 seadmete vaikeseadeid – Differential SSTL-18 Class I või Class II I/O standard.
   BLVDS I/O määramine Intel Quartus Prime Assignment Editoris Intel Arria 10 seadmete jaoksMärkus.
   Intel Arria 10 seadmete puhul saate käsitsi määrata LVDS-i viigudele nii p- kui ka n-viigu asukohad Assignment Editori abil.
6. Koostage ja teostage funktsionaalne simulatsioon ModelSim – Intel FPGA Edition tarkvaraga.

Seotud teave

• ModelSim – Intel FPGA Editioni tarkvara tugi
  Annab lisateavet ModelSim – Intel FPGA Edition tarkvara kohta ja sisaldab mitmesuguseid linke sellistele teemadele nagu installimine, kasutamine ja tõrkeotsing.
• Inteli FPGA-seadmete BLVDS-liidese sisend-/väljundstandardid lk 7
  Loetleb kontaktid ja I/O standardid, mille saate toetatud Inteli FPGA-seadmetes BLVDS-rakenduste jaoks käsitsi määrata.
• Disain ntampodavam AN 522 eest
  Pakub Intel Quartus Prime'i disaini exampselles rakenduse märkuses kasutatakse vähem.

Disain ntampJuhised Intel MAX 10 seadmete jaoks
Need sammud kehtivad ainult Intel MAX 10 seadmete puhul. Veenduge, et kasutate GPIO Lite Inteli FPGA IP-tuuma.

1. Looge GPIO Lite Intel FPGA IP-tuum, mis toetab kahesuunalist sisend- ja väljundpuhvrit.
   • a. Looge GPIO Lite Inteli FPGA IP-tuum.
   • b. Andmesuunas valige Bidir.
   • c. Sisestage väljale Andmete laius 1.
   • d. Lülitage sisse Kasuta pseudo-diferentsiaalpuhvrit.
   • e. Registreerimisrežiimis valige Bypass.
2. Ühendage moodulid ning sisend- ja väljundpordid, nagu on näidatud järgmisel joonisel:
    Sisend- ja väljundportide ühendus Example Intel MAX 10 seadmete jaoks
3. Määrake Assignment Editoris asjakohane I/O standard, nagu on näidatud järgmisel joonisel. Samuti saate määrata praeguse tugevuse ja pöördekiiruse valikud. Vastasel juhul võtab Intel Quartus Prime'i tarkvara vaikeseaded.
   BLVDS I/O määramine Intel Quartus Prime Assignment Editoris Intel MAX 10 seadmete jaoks
4. Koostage ja teostage funktsionaalne simulatsioon ModelSim – Intel FPGA Edition tarkvaraga.

Seotud teave

• ModelSim – Intel FPGA Editioni tarkvara tugi
  Annab lisateavet ModelSim – Intel FPGA Edition tarkvara kohta ja sisaldab mitmesuguseid linke sellistele teemadele nagu installimine, kasutamine ja tõrkeotsing.
• Inteli FPGA-seadmete BLVDS-liidese sisend-/väljundstandardid lk 7
  Loetleb kontaktid ja I/O standardid, mille saate toetatud Inteli FPGA-seadmetes BLVDS-rakenduste jaoks käsitsi määrata.
• Disain ntampodavam AN 522 eest
  Pakub Intel Quartus Prime'i disaini exampselles rakenduse märkuses kasutatakse vähem.

Disain ntampJuhised kõikidele toetatud seadmetele, välja arvatud Intel Arria 10, Intel Cyclone 10 GX ja Intel MAX 10

Need sammud kehtivad kõigi toetatud seadmete puhul, välja arvatud Intel Arria 10, Intel Cyclone 10 GX ja Intel MAX 10. Veenduge, et kasutate ALTIOBUF IP-tuuma.

1.  Looge ALTIOBUF IP-tuum, mis toetab kahesuunalist sisend- ja väljundpuhvrit:
   • a. Eksisteerige ALTIOBUF IP-tuum.
   • b. Konfigureerige moodul kahesuunalise puhvrina.
   • c. Väljale Kui palju puhvreid tuleb luua, sisestage 1.
   • d. Lülitage sisse Kasuta diferentsiaalrežiimi.
2. Ühendage moodulid ning sisend- ja väljundpordid, nagu on näidatud järgmisel joonisel:
    Sisend- ja väljundportide ühendus Example kõigile toetatud seadmetele, välja arvatud Intel Arria 10, Intel Cyclone 10 GX ja Intel MAX 10 seadmed
3. Määrake ülesanderedaktoris asjakohane sisend-/väljundstandard vastavalt oma seadmele, nagu on näidatud järgmisel joonisel. Samuti saate määrata praeguse tugevuse ja pöördekiiruse valikud. Vastasel juhul võtab Intel Quartus Prime'i tarkvara vaikeseaded.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III ja Cyclone III LS seadmed – BLVDS I/O standard kahesuunalistele p ja n viigudele, nagu on näidatud järgmisel joonisel.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II ja Cyclone V seadmed – Diferentsiaalne SSTL-2 klass I või klass II I/O standard.
     BLVDS I/O määramine Intel Quartus Prime Assignment EditorisMärkus. Määramise redaktori abil saate iga toetatud seadme jaoks käsitsi määrata nii p- kui ka n-viigu asukoha. Toetatud seadmete ja käsitsi määratavate kontaktide kohta vaadake seotud teavet.
4. Koostage ja teostage funktsionaalne simulatsioon ModelSim – Intel FPGA Edition tarkvaraga.

ExampFunktsionaalse simulatsiooni tulemuste kohta
Kui oe-signaal on kinnitatud, on BLVDS kirjutamisrežiimis. Kui oe-signaal on tühistatud, on BLVDS lugemisrežiimis.Märkus.
Simulatsiooniks Verilog HDL-i abil saate kasutada testbenchi blvds_tb.v, mis sisaldub vastavas disainis example.
Seotud teave

• ModelSim – Intel FPGA Editioni tarkvara tugi
  Annab lisateavet ModelSim – Intel FPGA Edition tarkvara kohta ja sisaldab mitmesuguseid linke sellistele teemadele nagu installimine, kasutamine ja tõrkeotsing.
• Inteli FPGA-seadmete BLVDS-liidese sisend-/väljundstandardid lk 7
  Loetleb kontaktid ja I/O standardid, mille saate toetatud Inteli FPGA-seadmetes BLVDS-rakenduste jaoks käsitsi määrata.
• Disain ntampodavam AN 522 eest
  Pakub Intel Quartus Prime'i disaini exampselles rakenduse märkuses kasutatakse vähem.

Tulemuslikkuse analüüs

Mitmepunktiline BLVDS-i jõudlusanalüüs näitab siini lõpetamise, laadimise, draiveri ja vastuvõtja omaduste ning juhilt vastuvõtja asukoha mõju süsteemile. Võite kasutada kaasasolevat BLVDS-i disaini ntampmitmepunktilise rakenduse toimivuse analüüsimiseks:

•  Tsüklon III BLVDS disain example — see disain example on rakendatav kõikidele toetatud Stratixi, Arria ja Cyclone seadmete seeriatele. Intel Arria 10 või Intel Cyclone 10 GX seadmeperekonna jaoks peate kujunduse üle viimaampenne kasutamist vastavale seadmeperele.
• Intel MAX 10 BLVDS disain example — see disain example on rakendatav Intel MAX 10 seadmeperekonnale.
• Intel Stratix 10 BLVDS disain example — see disain example on rakendatav Intel Stratix 10 seadmeperekonnale.

Märkus.
Mitmepunktilise BLVDS-i jõudluse analüüs selles jaotises põhineb Cyclone III BLVDS-i sisend/väljundpuhvri teabe spetsifikatsiooni (IBIS) mudeli simulatsioonil HyperLynxis*.
Intel soovitab teil simulatsiooniks kasutada neid Inteli IBIS-i mudeleid:

• Stratix III, Stratix IV ja Stratix V seadmed – seadmespetsiifiline diferentsiaal SSTL-2 IBIS mudel
• Intel Stratix 10, Intel Arria 10(2) ja Intel Cyclone 10 GX seadmed:
  •  Väljundpuhver – diferentsiaalne SSTL-18 IBIS mudel
  • Sisendpuhver – LVDS IBIS mudel

Seotud teave

• Inteli FPGA IBIS mudeli leht
  Pakub Inteli FPGA-seadmete mudelite allalaadimist.
•  Disain ntampodavam AN 522 eest
  Pakub Intel Quartus Prime'i disaini exampselles rakenduse märkuses kasutatakse vähem.

Süsteemi häälestus

 Mitmepunktiline BLVDS Cyclone III BLVDS transiiveritega
Sellel joonisel on kujutatud kümne Cyclone III BLVDS transiiveriga (nimega U1 kuni U10) mitmepunktilise topoloogia skeemi.Eeldatakse, et siini ülekandeliinil on järgmised omadused:

•  Ribajoon
•  Iseloomulik takistus 50 Ω
• Iseloomulik mahtuvus 3.6 pF tolli kohta
•  Pikkus 10 tolli
• Intel Arria 10 IBIS mudelid on esialgsed ja pole Inteli IBIS-i mudelil saadaval web lehel. Kui vajate neid esialgseid Intel Arria 10 IBIS-mudeleid, võtke ühendust Inteliga.
• Siini diferentsiaaltakistus ligikaudu 100 Ω
•  Iga transiiveri vaheline kaugus on 1 tolli
• Siin on mõlemas otsas lõpetatud lõpptakistiga RT

• Ajami vaiketugevus on 12 mA
• Vaikimisi aeglase pöörde kiiruse seaded
• Iga transiiveri kontaktide mahtuvus 6 pF
•  Igal BLVDS-transiiveril on 1-tolline mikroriba iseloomuliku takistusega 50 Ω ja iseloomuliku mahtuvusega 3 pF tolli kohta.
•  Eeldatakse, et iga transiiveri ja siini ühenduse (pistik, pad ja trükkplaadi kaudu) mahtuvus on 2 pF
• Iga koormuse kogumahtuvus on ligikaudu 11 pF

1-tollise koormusvahe korral on jaotatud mahtuvus 11 pF tolli kohta. Tünnidest põhjustatud peegelduse vähendamiseks ja ka väljatulevate signaalide summutamiseks
draiveri jaoks asetatakse iga transiiveri väljundisse 50 Ω takisti RS.

Bussi lõpetamine
Täiskoormatud siini efektiivne impedants on 52 Ω, kui asendate siini iseloomuliku mahtuvuse ja jaotatud mahtuvuse seadistuse pikkuseühiku kohta efektiivse diferentsiaaltakistuse võrrandiga. Signaali optimaalse terviklikkuse tagamiseks peate sobitama RT väärtusega 52 Ω. Järgmised joonised näitavad sobitatud, ala- ja ületermineerimise mõju diferentsiaallainekujule (VID) vastuvõtja sisendviigudes. Andmeedastuskiirus on 100 Mbps. Nendel joonistel põhjustab alalõpetus (RT = 25 Ω) peegeldusi ja müra marginaali olulist vähenemist. Mõnel juhul rikub katkestamine isegi vastuvõtja läve (VTH = ±100 mV). Kui RT muudetakse väärtusele 50 Ω, on VTH suhtes märkimisväärne müravaru ja peegeldus on tühine.

Bussi lõpetamise mõju (juht U1-s, vastuvõtja U2-s)
Sellel joonisel toimib U1 saatjana ja U2 kuni U10 on vastuvõtjad.

Bussi lõpetamise mõju (juht U1-s, vastuvõtja U10-s)
Sellel joonisel toimib U1 saatjana ja U2 kuni U10 on vastuvõtjad.

Bussi lõpetamise mõju (juht U5-s, vastuvõtja U6-s)
Sellel joonisel on U5 saatja ja ülejäänud on vastuvõtjad.

Bussi lõpetamise mõju (juht U5-s, vastuvõtja U10-s)
Sellel joonisel on U5 saatja ja ülejäänud on vastuvõtjad.Vastuvõetud signaali kvaliteeti mõjutab ka juhi ja vastuvõtja suhteline asukoht siinis. Juhile lähim vastuvõtja kogeb halvimat ülekandeliini efekti, kuna selles kohas on äärekiirus kõige kiirem. See muutub veelgi hullemaks, kui juht asub bussi keskel.
NäiteksampVõrrelge joonist 16 leheküljel 20 ja joonist 18 leheküljel 21. VID vastuvõtjal U6 (draiver U5-l) näitab suuremat helinat kui vastuvõtja U2 (draiver U1) helina. Teisest küljest aeglustub servakiirus, kui vastuvõtja asub juhist kaugemal. Suurim registreeritud tõusuaeg on 1.14 ns, kui juht asub bussi ühes otsas (U1) ja vastuvõtja teises otsas (U10).

Stub pikkus
Pikem tünga pikkus mitte ainult ei pikenda lennuaega juhilt vastuvõtjani, vaid toob kaasa ka suurema koormusmahtuvuse, mis põhjustab suuremat peegeldust.

Tüve pikkuse suurendamise mõju (draiver U1-s, vastuvõtja U10-s)
Sellel joonisel võrreldakse VID-i tasemel U10, kui tünni pikkust suurendatakse ühelt tollilt kahele tollile ja juht on tasemel U1.

Stub lõpetamine
Peate sobitama draiveri impedantsi tüpi iseloomuliku impedantsiga. Jadalõpptakisti RS paigutamine draiveri väljundisse vähendab oluliselt ülekandeliini ebasoodsat mõju, mis on põhjustatud pikast stubist ja kiirest servakiirusest. Lisaks saab RS-i muuta, et summutada VID-i, et see vastaks vastuvõtja spetsifikatsioonidele.

Stub lõpetamise mõju (draiver U1-s, vastuvõtja U2-s ja U10-s)
See joonis võrdleb VID-i U2 ja U10 juures, kui U1 edastab.

Juhi pöördekiirus
Kiire pöördekiirus aitab tõsta tõusuaega, eriti juhist kõige kaugemal asuvas vastuvõtjas. Kuid kiirem pöördekiirus suurendab ka peegeldusest tulenevat helinat.

Driver Edge Rate'i mõju (draiver U1-s, vastuvõtja U2-s ja U10-s)
See joonis näitab juhi pöördekiiruse efekti. Võrreldakse aeglast ja kiiret pöördekiirust 12 mA ajamiga. Juht on positsioonil U1 ning diferentsiaallainekujusid U2 ja U10 juures uuritakse.

Süsteemi üldine jõudlus

Suurim andmeedastuskiirus, mida mitmepunktiline BLVDS toetab, määratakse draiverist kõige kaugemal asuva vastuvõtja silmadiagrammi vaadates. Selles kohas on edastataval signaalil kõige aeglasem servakiirus ja see mõjutab silmade avanemist. Kuigi vastuvõetud signaali kvaliteet ja müramarginaali eesmärk sõltuvad rakendustest, siis mida laiem on silmaava, seda parem. Siiski tuleb kontrollida ka juhile lähimat vastuvõtjat, sest ülekandeliini efektid kipuvad olema halvemad, kui vastuvõtja asub juhile lähemal.
Joonis 23. Silmadiagramm kiirusel 400 Mbps (draiver U1-s, vastuvõtja U2-s ja U10-s)
See joonis illustreerib silmade diagramme U2 (punane kõver) ja U10 (sinine kõver) andmeedastuskiirusel 400 Mbps. Simulatsioonis eeldatakse 1% ühikulise intervalli juhuslikku värinat. Juht on tasemel U1, voolutugevuse ja pöördekiiruse vaikeseadetega. Siin on täiskoormusega optimaalne RT = 50 Ω. Väikseim silmaava on U10 juures, mis on U1-st kõige kaugemal. Silmade kõrgus samp0.5 ühiku intervalliga on vastavalt 692 mV ja 543 mV U2 ja U10 jaoks. Mõlemal juhul on VTH = ±100 mV suhtes märkimisväärne müravaru.

Dokumenteerige AN 522 versioonide ajalugu: siini LVDS-liidese juurutamine toetatud Inteli FPGA-seadmete perekondades

Dokumendid / Ressursid

intel AN 522 juurutav siini LVDS-liides toetatud FPGA-seadmete perekondades [pdfKasutusjuhend AN 522 juurutav siini LVDS-liides toetatud FPGA-seadmeperekondades, AN 522, juurutav siini LVDS-liides toetatud FPGA-seadmeperekondades, liides toetatud FPGA-seadmeperekondades, FPGA-seadmeperekondades liides

Viited

• Kasutusjuhend