Intel AN 522 Implementación de la interfaz Bus LVDS en familias de dispositivos FPGA compatibles

Bus LVDS (BLVDS) amplía la capacidad de comunicación punto a punto LVDS a la configuración multipunto. Multipoint BLVDS ofrece una solución eficiente para aplicaciones de backplane multipunto.

Soporte de implementación BLVDS en dispositivos Intel FPGA

Puede implementar interfaces BLVDS en estos dispositivos Intel utilizando los estándares de E/S enumerados.

Nota:
Las funciones programables de intensidad de la unidad y velocidad de respuesta de estos dispositivos le permiten personalizar su sistema multipunto para obtener el máximo rendimiento. Para determinar la velocidad de datos máxima admitida, realice una simulación o medición basada en la configuración y aplicación específicas de su sistema.
BLVDS terminadoview En la página 4
Tecnología BLVDS en dispositivos Intel en la página 6
Consumo de energía BLVDS en la página 9
Diseño BLVDS Example en la página 10
Análisis de rendimiento en la página 17
Historial de revisiones de documentos para AN 522: Implementación de la interfaz Bus LVDS en familias de dispositivos Intel FPGA compatibles en la página 25
Información relacionada
Estándares de E/S para la interfaz BLVDS en dispositivos Intel FPGA en la página 7

BLVDS terminadoview

El sistema BLVDS multipunto típico consta de varios pares de transmisor y receptor (transceptores) que están conectados al bus.
BLVDS multipuntoLa configuración de la figura anterior proporciona comunicación semidúplex bidireccional y al mismo tiempo minimiza la densidad de interconexión. Cualquier transceptor puede asumir el papel de transmisor, mientras que los transceptores restantes actúan como receptores (solo un transmisor puede estar activo a la vez). Por lo general, se requiere control del tráfico de autobuses, ya sea a través de un protocolo o una solución de hardware, para evitar la contención de los conductores en el autobús. El rendimiento de un BLVDS multipunto se ve muy afectado por la carga capacitiva y la terminación del bus.
Consideraciones de diseño
Un buen diseño multipunto debe considerar la carga capacitiva y la terminación del bus para obtener una mejor integridad de la señal. Puede minimizar la capacitancia de carga seleccionando un transceptor con baja capacitancia de pines, un conector con baja capacitancia y manteniendo corta la longitud del trozo. Una de las consideraciones de diseño de BLVDS multipunto es la impedancia diferencial efectiva de un bus completamente cargado, denominada impedancia efectiva, y el retardo de propagación a través del bus. Otras consideraciones de diseño de BLVDS multipunto incluyen polarización a prueba de fallas, tipo de conector y distribución de pines, diseño de seguimiento del bus de PCB y especificaciones de velocidad de borde del controlador.
Impedancia efectiva
La impedancia efectiva depende de la impedancia característica Zo de la traza del bus y de la carga capacitiva en el bus. Los conectores, el trozo de la tarjeta enchufable, el embalaje y la capacitancia de entrada del receptor contribuyen a la carga capacitiva, lo que reduce la impedancia efectiva del bus.
Ecuación 1. Ecuación de impedancia diferencial efectiva
Utilice esta ecuación para aproximar la impedancia diferencial efectiva del bus cargado (Zeff).Dónde:

• Zdiff (Ω) ≈ 2 × Zo = la impedancia característica diferencial del bus
•  Co (pF/pulgada) = capacitancia característica por unidad de longitud del bus
• CL (pF) = capacitancia de cada carga
•  N = número de cargas en el autobús
•  H (pulgadas) = ​​d × N = longitud total del autobús
•  d (pulgadas) = ​​espacio entre cada tarjeta enchufable
•  Cd (pF/pulgada) = CL/d = capacitancia distribuida por unidad de longitud en todo el bus

El incremento en la capacitancia de carga o el menor espacio entre las tarjetas enchufables reduce la impedancia efectiva. Para optimizar el rendimiento del sistema, es importante seleccionar un transceptor y un conector de baja capacitancia. Mantenga la longitud de cada trozo de receptor entre el conector y el pin de E/S del transceptor lo más corto posible.
Impedancia efectiva normalizada frente a Cd/Co
Esta figura muestra los efectos de la capacitancia distribuida sobre la impedancia efectiva normalizada.Se requiere una terminación en cada extremo del bus, mientras que los datos fluyen en ambas direcciones. Para reducir la reflexión y el timbre en el bus, debe hacer coincidir la resistencia de terminación con la impedancia efectiva. Para un sistema con Cd/Co = 3, la impedancia efectiva es 0.5 veces Zdiff. Con terminaciones dobles en el autobús, el conductor ve una carga equivalente a 0.25 veces Zdiff; y, por lo tanto, reduce la oscilación de las señales y el margen de ruido diferencial en las entradas del receptor (si se utiliza el controlador LVDS estándar). El controlador BLVDS soluciona este problema aumentando la corriente del variador para lograr un volumen similar.tage oscilar en las entradas del receptor.
Retardo de propagación
El retardo de propagación (tPD = Zo × Co) es el retardo de tiempo a través de la línea de transmisión por unidad de longitud. Depende de la impedancia característica y la característica.
capacitancia del autobús.
Retraso de propagación efectiva
Para un bus cargado, puede calcular el retardo de propagación efectivo con esta ecuación. Puede calcular el tiempo que tarda la señal en propagarse desde el controlador A al receptor B como tPDEFF × longitud de la línea entre el controlador A y el receptor B.

Tecnología BLVDS en dispositivos Intel

En los dispositivos Intel compatibles, la interfaz BLVDS se admite en cualquier fila o columna I/bancos que estén alimentados por un VCCIO de 1.8 V (dispositivos Intel Arria 10 e Intel Cyclone 10 GX) o 2.5 V (otros dispositivos compatibles). En estos bancos de E/S, la interfaz se admite en los pines de E/S diferenciales, pero no en los pines de entrada o salida de reloj dedicados. Sin embargo, en los dispositivos Intel Arria 10 e Intel Cyclone 10 GX, la interfaz BLVDS se admite en pines de reloj dedicados que se utilizan como E/S generales.

•  El transmisor BLVDS utiliza dos buffers de salida de un solo extremo con el segundo buffer de salida programado como invertido.
•  El receptor BLVDS utiliza un búfer de entrada LVDS dedicado.

Búferes de E/S BLVDS en los dispositivos compatiblesUtilice diferentes buffers de entrada o salida según el tipo de aplicación:

• Aplicación multipunto: utilice el búfer de entrada o salida dependiendo de si el dispositivo está diseñado para funcionar como controlador o como receptor.
• Aplicación multipunto: el búfer de salida y el búfer de entrada comparten los mismos pines de E/S. Necesita una señal de habilitación de salida (oe) para triplicar el búfer de salida LVDS cuando no está enviando señales.
•  No habilite la terminación en serie en chip (RS OCT) para el búfer de salida.
• Utilice resistencias externas en los buffers de salida para proporcionar una adaptación de impedancia al trozo de la tarjeta enchufable.
• No habilite la terminación diferencial en chip (RD OCT) para el búfer de entrada diferencial porque la terminación del bus generalmente se implementa utilizando resistencias de terminación externas en ambos extremos del bus.

Estándares de E/S para interfaz BLVDS en dispositivos Intel FPGA
Puede implementar la interfaz BLVDS utilizando los estándares de E/S relevantes y los requisitos de potencia actuales para los dispositivos Intel compatibles.
Estándar de E/S y compatibilidad con funciones para la interfaz BLVDS en dispositivos Intel compatibles

1.  El pin DIFFIO_TX no admite receptores diferenciales LVDS verdaderos.

Para obtener más información, consulte la documentación del dispositivo respectivo que se enumera en la sección de información relacionada:

• Para obtener información sobre asignaciones de pines, consulte la configuración de pines del dispositivo. files.
• Para conocer las características de los estándares de E/S, consulte el capítulo de E/S del manual del dispositivo.
•  Para conocer las especificaciones eléctricas, consulte la hoja de datos del dispositivo o el documento de características de conmutación y CC.

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• Hoja de datos del dispositivo Cyclone III
• Hoja de datos del dispositivo Intel MAX 10

Consumo de energía BLVDS

• Antes de implementar su diseño en el dispositivo, utilice el EPE basado en Excel para el dispositivo compatible que utiliza para obtener una magnitud estimada del consumo de energía de E/S de BLVDS.
•  Para pines de entrada y bidireccionales, el búfer de entrada BLVDS siempre está habilitado. El buffer de entrada BLVDS consume energía si hay actividad de conmutación en el bus (por ejemploamp(por ejemplo, otros transceptores están enviando y recibiendo datos, pero el dispositivo Cyclone III no es el destinatario previsto).
•  Si utiliza BLVDS como búfer de entrada en multipunto o como búfer bidireccional en aplicaciones multipunto, Intel recomienda ingresar una tasa de alternancia que incluya todas las actividades en el bus, no solo las actividades destinadas al búfer de entrada BLVDS del dispositivo Intel.

ExampArchivo de entrada de datos de E/S BLVDS en el EPE
Esta figura muestra la entrada de E/S BLVDS en el EPE Cyclone III. Para seleccionar estándares de E/S en el EPE de otros dispositivos Intel compatibles, consulte la información relacionada.Intel recomienda que utilice la herramienta Intel Quartus Prime Power Analyzer para realizar un análisis de energía de E/S BLVDS preciso después de completar su diseño. La herramienta Power Analyzer estima la potencia en función de los detalles del diseño una vez completado el lugar y la ruta. La herramienta Power Analyzer aplica una combinación de actividades de señales estimadas, derivadas de simulación y ingresadas por el usuario que, combinadas con los modelos de circuito detallados, producen estimaciones de potencia muy precisas.
Información relacionada

• Capítulo de análisis de energía, manual de Intel Quartus Prime Pro Edition
  Proporciona más información sobre la herramienta Intel Quartus Prime Pro Edition Power Analyzer para las familias de dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX.
• Capítulo Análisis de energía, Manual Intel Quartus Prime Standard Edition
  Proporciona más información sobre la herramienta Intel Quartus Prime Standard Edition Power Analyzer para Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III e Intel. MAX 10 familias de dispositivos.
• Página de estimadores de potencia iniciales (EPE) y analizadores de potencia
  Proporciona más información sobre EPE y la herramienta Intel Quartus Prime Power Analyzer.
• Implementación de la interfaz Bus LVDS en familias de dispositivos Intel FPGA compatibles en la página 3
  Enumera los estándares de E/S que se deben seleccionar en el EPE para estimar el consumo de energía del BLVDS.

Diseño BLVDS Example
El diseño exampEl archivo le muestra cómo crear una instancia del búfer de E/S BLVDS en los dispositivos compatibles con los núcleos IP de E/S de propósito general (GPIO) relevantes en el software Intel Quartus Prime.

•  Dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX: utilizan el núcleo IP GPIO Intel FPGA.
•  Dispositivos Intel MAX 10: utilice el núcleo IP GPIO Lite Intel FPGA.
•  Todos los demás dispositivos compatibles: utilizan el núcleo IP ALTIOBUF.

Puedes descargar el diseño ex.amparchivo desde el enlace en la información relacionada. Para la instancia del búfer de E/S BLVDS, Intel recomienda los siguientes elementos:

•  Implemente el núcleo GPIO IP en modo bidireccional con el modo diferencial activado.
•  Asigne el estándar de E/S a los pines bidireccionales:
•  BLVDS: dispositivos Intel Cyclone 10 LP, Cyclone IV, Cyclone III e Intel MAX 10.
•  SSTL-2 diferencial Clase I o Clase II: dispositivos Stratix V, Stratix IV, Stratix III, Arria V, Arria II y Cyclone V.
• Diferencial SSTL-18 Clase I o Clase II: dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX.

Operación de buffers de entrada o salida durante operaciones de escritura y lectura

• El puerto oe recibe la señal oe del núcleo del dispositivo para habilitar o deshabilitar los buffers de salida de un solo extremo.
•  Mantenga la señal oe baja para triplicar los buffers de salida durante la operación de lectura.
•  La función de la puerta AND es evitar que la señal transmitida regrese al núcleo del dispositivo. El buffer de entrada diferencial siempre está habilitado.

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Proporciona el diseño Intel Quartus Prime examparchivos utilizados en esta nota de aplicación.
Ex diseñoampGuías para dispositivos Intel Stratix 10
Estos pasos se aplican únicamente a dispositivos Intel Stratix 10. Asegúrese de utilizar el núcleo IP GPIO Intel FPGA.

1. Cree un núcleo IP GPIO Intel FPGA que pueda admitir un búfer de entrada y salida bidireccional:
   • a. Cree una instancia del núcleo IP GPIO Intel FPGA.
   • b. En Dirección de datos, seleccione Bidir.
   • C. En Ancho de datos, ingrese 1.
   • d. Active Usar búfer diferencial.
   • mi. En el modo Registro, no seleccione ninguno.
2. Conecte los módulos y los puertos de entrada y salida como se muestra en la siguiente figura:
   Conexión de puertos de entrada y salida Examparchivo para dispositivos Intel Stratix 10
3. En el Editor de asignaciones, asigne el estándar de E/S relevante como se muestra en la siguiente figura. También puede configurar las opciones de intensidad actual y velocidad de giro. De lo contrario, el software Intel Quartus Prime asume la configuración predeterminada.
   Asignación de E/S BLVDS en el editor de asignaciones Intel Quartus Prime para dispositivos Intel Stratix 10
4. Compile y realice simulaciones funcionales con el software ModelSim* – Intel FPGA Edition.

Información relacionada

• ModelSim: soporte de software Intel FPGA Edition
  Proporciona más información sobre el software ModelSim – Intel FPGA Edition y contiene varios enlaces a temas como instalación, uso y solución de problemas.
• Estándares de E/S para la interfaz BLVDS en dispositivos Intel FPGA en la página 7
  Enumera los pines y los estándares de E/S que puede asignar manualmente en los dispositivos Intel FPGA compatibles para aplicaciones BLVDS.
• Ex diseñoamparchivos para AN 522
  Proporciona el diseño Intel Quartus Prime examparchivos utilizados en esta nota de aplicación.

Ex diseñoampLas pautas para dispositivos Intel Arria 10
Estos pasos se aplican únicamente a dispositivos Intel Arria 10 que utilizan Intel Quartus Prime Standard Edition. Asegúrese de utilizar el núcleo IP GPIO Intel FPGA.

1. Abra StratixV_blvds.qar file para importar el diseño Stratix V examparchivo en el software Intel Quartus Prime Standard Edition.
2. Migrar el diseño examparchivo para utilizar el núcleo IP GPIO Intel FPGA:
   • a. En el menú, seleccione Proyecto ➤ Actualizar componentes IP.
   • b. Haga doble clic en la entidad “ALIOBUF”.
     Aparece la ventana MegaWizard Plug-In Manager para el núcleo ALTIOBUF IP.
   • C. Desactive Coincidir proyecto/predeterminado.
   • d. En Familia de dispositivos actualmente seleccionada, seleccione Arria 10.
   • mi. Haga clic en Finalizar y luego haga clic en Finalizar nuevamente.
   • F. En el cuadro de diálogo que aparece, haga clic en Aceptar.
     El software Intel Quartus Prime Pro Edition realiza el proceso de migración y luego muestra el editor de parámetros GPIO IP.
3. Configure el núcleo IP GPIO Intel FPGA para admitir un búfer de entrada y salida bidireccional:
   • a. En Dirección de datos, seleccione Bidir.
   • b. En Ancho de datos, ingrese 1.
   • C. Active Usar búfer diferencial.
   • d. Haga clic en Finalizar y genere el núcleo de IP.
4. Conecte los módulos y los puertos de entrada y salida como se muestra en la siguiente figura:
   Conexión de puertos de entrada y salida Examparchivo para dispositivos Intel Arria 10
5. En el Editor de asignaciones, asigne el estándar de E/S relevante como se muestra en la siguiente figura. También puede configurar las opciones de intensidad actual y velocidad de giro. De lo contrario, el software Intel Quartus Prime Standard Edition asume la configuración predeterminada para los dispositivos Intel Arria 10: estándar de E/S diferencial SSTL-18 Clase I o Clase II.
   Asignación de E/S BLVDS en el editor de asignaciones Intel Quartus Prime para dispositivos Intel Arria 10Nota:
   Para dispositivos Intel Arria 10, puede asignar manualmente las ubicaciones de los pines p y n para los pines LVDS con el Editor de asignaciones.
6. Compile y realice simulaciones funcionales con el software ModelSim – Intel FPGA Edition.

Información relacionada

• ModelSim: soporte de software Intel FPGA Edition
  Proporciona más información sobre el software ModelSim – Intel FPGA Edition y contiene varios enlaces a temas como instalación, uso y solución de problemas.
• Estándares de E/S para la interfaz BLVDS en dispositivos Intel FPGA en la página 7
  Enumera los pines y los estándares de E/S que puede asignar manualmente en los dispositivos Intel FPGA compatibles para aplicaciones BLVDS.
• Ex diseñoamparchivos para AN 522
  Proporciona el diseño Intel Quartus Prime examparchivos utilizados en esta nota de aplicación.

Ex diseñoample Directrices para dispositivos Intel MAX 10
Estos pasos se aplican únicamente a dispositivos Intel MAX 10. Asegúrese de utilizar el núcleo IP GPIO Lite Intel FPGA.

1. Cree un núcleo IP GPIO Lite Intel FPGA que pueda admitir un búfer de entrada y salida bidireccional:
   • a. Cree una instancia del núcleo IP GPIO Lite Intel FPGA.
   • b. En Dirección de datos, seleccione Bidir.
   • C. En Ancho de datos, ingrese 1.
   • d. Active Usar búfer pseudodiferencial.
   • mi. En el modo Registro, seleccione Anular.
2. Conecte los módulos y los puertos de entrada y salida como se muestra en la siguiente figura:
    Conexión de puertos de entrada y salida Examparchivo para dispositivos Intel MAX 10
3. En el Editor de asignaciones, asigne el estándar de E/S relevante como se muestra en la siguiente figura. También puede configurar las opciones de intensidad actual y velocidad de giro. De lo contrario, el software Intel Quartus Prime asume la configuración predeterminada.
   Asignación de E/S BLVDS en el editor de asignaciones Intel Quartus Prime para dispositivos Intel MAX 10
4. Compile y realice simulaciones funcionales con el software ModelSim – Intel FPGA Edition.

Información relacionada

• ModelSim: soporte de software Intel FPGA Edition
  Proporciona más información sobre el software ModelSim – Intel FPGA Edition y contiene varios enlaces a temas como instalación, uso y solución de problemas.
• Estándares de E/S para la interfaz BLVDS en dispositivos Intel FPGA en la página 7
  Enumera los pines y los estándares de E/S que puede asignar manualmente en los dispositivos Intel FPGA compatibles para aplicaciones BLVDS.
• Ex diseñoamparchivos para AN 522
  Proporciona el diseño Intel Quartus Prime examparchivos utilizados en esta nota de aplicación.

Ex diseñoampPautas para todos los dispositivos compatibles excepto Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10

Estos pasos se aplican a todos los dispositivos compatibles excepto Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10. Asegúrese de utilizar el núcleo IP ALTIOBUF.

1.  Cree un núcleo IP ALTIOBUF que pueda admitir un búfer de entrada y salida bidireccional:
   • a. Cree una instancia del núcleo IP de ALTIOBUF.
   • b. Configure el módulo como un búfer bidireccional.
   • C. En ¿Cuál es el número de búferes de los que se crearán instancias?, ingrese 1.
   • d. Active Usar modo diferencial.
2. Conecte los módulos y los puertos de entrada y salida como se muestra en la siguiente figura:
    Conexión de puertos de entrada y salida Examparchivo para todos los dispositivos compatibles excepto los dispositivos Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10
3. En el Editor de asignaciones, asigne el estándar de E/S relevante como se muestra en la siguiente figura según su dispositivo. También puede configurar las opciones de intensidad actual y velocidad de giro. De lo contrario, el software Intel Quartus Prime asume la configuración predeterminada.
   • Dispositivos Intel Cyclone 10 LP, Cyclone IV, Cyclone III y Cyclone III LS: estándar de E/S BLVDS para los pines bidireccionales p y n, como se muestra en la siguiente figura.
   • Dispositivos Stratix V, Stratix IV, Stratix III, Arria V, Arria II y Cyclone V: estándar de E/S diferencial SSTL-2 Clase I o Clase II.
     Asignación de E/S BLVDS en el editor de asignaciones Intel Quartus PrimeNota: Puede asignar manualmente las ubicaciones de los pines p y n para cada dispositivo compatible con el Editor de asignaciones. Para conocer los dispositivos compatibles y los pines que puede asignar manualmente, consulte la información relacionada.
4. Compile y realice simulaciones funcionales con el software ModelSim – Intel FPGA Edition.

ExampArchivo de resultados de simulación funcional.
Cuando se afirma la señal oe, el BLVDS está en modo de operación de escritura. Cuando se desactiva la señal oe, el BLVDS está en modo de operación de lectura.Nota:
Para la simulación utilizando Verilog HDL, puede utilizar el banco de pruebas blvds_tb.v, que se incluye en el ejemplo de diseño respectivo.ampel.
Información relacionada

• ModelSim: soporte de software Intel FPGA Edition
  Proporciona más información sobre el software ModelSim – Intel FPGA Edition y contiene varios enlaces a temas como instalación, uso y solución de problemas.
• Estándares de E/S para la interfaz BLVDS en dispositivos Intel FPGA en la página 7
  Enumera los pines y los estándares de E/S que puede asignar manualmente en los dispositivos Intel FPGA compatibles para aplicaciones BLVDS.
• Ex diseñoamparchivos para AN 522
  Proporciona el diseño Intel Quartus Prime examparchivos utilizados en esta nota de aplicación.

Análisis de rendimiento

El análisis de rendimiento multipunto de BLVDS demuestra el impacto de la terminación del autobús, la carga, las características del conductor y del receptor, y la ubicación del receptor del conductor en el sistema. Puede utilizar el diseño BLVDS incluido examparchivos para analizar el rendimiento de una aplicación multipunto:

•  Cyclone III BLVDS diseño example—este diseño exampEl archivo es aplicable a todas las series de dispositivos Stratix, Arria y Cyclone compatibles. Para la familia de dispositivos Intel Arria 10 o Intel Cyclone 10 GX, debe migrar el diseño examparchivo a la familia de dispositivos respectiva antes de poder usarlo.
• Diseño Intel MAX 10 BLVDS example—este diseño exampEl archivo es aplicable a la familia de dispositivos Intel MAX 10.
• Diseño Intel Stratix 10 BLVDS example—este diseño exampEl archivo es aplicable a la familia de dispositivos Intel Stratix 10.

Nota:
El análisis de rendimiento de un BLVDS multipunto en esta sección se basa en la simulación del modelo de especificación de información de búfer de entrada/salida (IBIS) de Cyclone III BLVDS en HyperLynx*.
Intel recomienda utilizar estos modelos Intel IBIS para la simulación:

• Dispositivos Stratix III, Stratix IV y Stratix V: modelo diferencial SSTL-2 IBIS específico del dispositivo
• Dispositivos Intel Stratix 10, Intel Arria 10(2) e Intel Cyclone 10 GX:
  •  Búfer de salida: modelo diferencial SSTL-18 IBIS
  • Búfer de entrada: modelo LVDS IBIS

Información relacionada

• Página del modelo Intel FPGA IBIS
  Proporciona descargas de modelos de dispositivos Intel FPGA.
•  Ex diseñoamparchivos para AN 522
  Proporciona el diseño Intel Quartus Prime examparchivos utilizados en esta nota de aplicación.

Configuración del sistema

 BLVDS multipunto con transceptores BLVDS Cyclone III
Esta figura muestra el esquema de una topología multipunto con diez transceptores BLVDS Cyclone III (llamados U1 a U10).Se supone que la línea de transmisión de bus tiene las siguientes características:

•  Una línea de tira
•  Impedancia característica de 50 Ω
• Capacitancia característica de 3.6 pF por pulgada
•  Longitud de 10 pulgadas
• Los modelos Intel Arria 10 IBIS son preliminares y no están disponibles en el modelo Intel IBIS web página. Si necesita estos modelos preliminares de Intel Arria 10 IBIS, comuníquese con Intel.
• Impedancia característica diferencial del bus de aproximadamente 100 Ω
•  Espaciado entre cada transceptor de 1 pulgada
• Bus terminado en ambos extremos con resistencia terminal RT

• Fuerza de unidad predeterminada de 12 mA
• Configuración de velocidad de respuesta lenta de forma predeterminada
• Capacitancia de pines de cada transceptor de 6 pF.
•  El trozo de cada transceptor BLVDS es una microbanda de 1 pulgada con una impedancia característica de 50 Ω y una capacitancia característica de 3 pF por pulgada.
•  Se supone que la capacitancia de la conexión (conector, pad y vía en PCB) de cada transceptor al bus es de 2 pF.
• La capacitancia total de cada carga es de aproximadamente 11 pF.

Para un espaciamiento de carga de 1 pulgada, la capacitancia distribuida es igual a 11 pF por pulgada. Para reducir la reflexión causada por los stubs, y también para atenuar las señales que salen de
En el controlador, se coloca una resistencia RS de 50 Ω de impedancia coincidente en la salida de cada transceptor.

Terminacion de bus
La impedancia efectiva del bus completamente cargado es 52 Ω si se sustituye la capacitancia característica del bus y la capacitancia distribuida por unidad de longitud de la configuración en la ecuación de impedancia diferencial efectiva. Para una integridad óptima de la señal, debe hacer coincidir RT con 52 Ω. Las siguientes figuras muestran los efectos de la terminación coincidente, insuficiente y excesiva en la forma de onda diferencial (VID) en los pines de entrada del receptor. La velocidad de datos es de 100 Mbps. En estas figuras, una terminación insuficiente (RT = 25 Ω) produce reflexiones y una reducción significativa del margen de ruido. En algunos casos, la subterminación incluso viola el umbral del receptor (VTH = ±100 mV). Cuando RT se cambia a 50 Ω, hay un margen de ruido sustancial con respecto a VTH y la reflexión es insignificante.

Efecto de la terminación del autobús (conductor en U1, receptor en U2)
En esta figura, U1 actúa como transmisor y U2 a U10 son los receptores.

Efecto de la terminación del autobús (conductor en U1, receptor en U10)
En esta figura, U1 actúa como transmisor y U2 a U10 son los receptores.

Efecto de la terminación del autobús (conductor en U5, receptor en U6)
En esta figura U5 es el transmisor y el resto son receptores.

Efecto de la terminación del autobús (conductor en U5, receptor en U10)
En esta figura U5 es el transmisor y el resto son receptores.La posición relativa del conductor y del receptor en el autobús también afecta a la calidad de la señal recibida. El receptor más cercano al conductor experimenta el peor efecto de línea de transmisión porque en esta ubicación la velocidad de borde es la más rápida. Esto empeora cuando el conductor se encuentra en el medio del autobús.
Por ejemploampPara ello, compare la Figura 16 en la página 20 y la Figura 18 en la página 21. El VID en el receptor U6 (controlador en U5) muestra un timbre más fuerte que el del receptor U2 (controlador en U1). Por otro lado, la velocidad del borde se ralentiza cuando el receptor se encuentra más lejos del conductor. El mayor tiempo de subida registrado es de 1.14 ns con el conductor situado en un extremo del autobús (U1) y el receptor en el otro extremo (U10).

Longitud del trozo
Una longitud más larga no sólo aumenta el tiempo de vuelo desde el conductor hasta el receptor, sino que también da como resultado una mayor capacitancia de carga, lo que provoca una mayor reflexión.

Efecto del aumento de la longitud del trozo (conductor en U1, receptor en U10)
Esta figura compara el VID en U10 cuando la longitud del trozo aumenta de una pulgada a dos pulgadas y el controlador está en U1.

Terminación del trozo
Debe hacer coincidir la impedancia del controlador con la impedancia característica del trozo. La colocación de una resistencia de terminación en serie RS en la salida del controlador reduce en gran medida el efecto adverso de la línea de transmisión causado por cortes largos y velocidades de borde rápidas. Además, RS se puede cambiar para atenuar el VID y cumplir con las especificaciones del receptor.

Efecto de la terminación del trozo (conductor en U1, receptor en U2 y U10)
Esta figura compara el VID en U2 y U10 cuando U1 está transmitiendo.

Velocidad de giro del conductor
Una velocidad de respuesta rápida ayuda a mejorar el tiempo de subida, especialmente en el receptor más alejado del conductor. Sin embargo, una velocidad de respuesta más rápida también magnifica el timbre debido a la reflexión.

Efecto de la tasa de borde del conductor (conductor en U1, receptor en U2 y U10)
Esta figura muestra el efecto de la velocidad de giro del conductor. Se hace una comparación entre la velocidad de respuesta lenta y rápida con una potencia de accionamiento de 12 mA. El controlador está en U1 y se examinan las formas de onda diferenciales en U2 y U10.

Rendimiento general del sistema

La velocidad de datos más alta admitida por un BLVDS multipunto se determina observando el diagrama de ojo del receptor más alejado de un controlador. En este lugar, la señal transmitida tiene la velocidad de flanco más lenta y afecta la apertura del ojo. Aunque la calidad de la señal recibida y el objetivo del margen de ruido dependen de las aplicaciones, cuanto mayor sea la apertura de los ojos, mejor. Sin embargo, también debe verificar el receptor más cercano al conductor, porque los efectos de la línea de transmisión tienden a ser peores si el receptor está ubicado más cerca del conductor.
Figura 23. Diagrama de Ojo a 400 Mbps (Driver en U1, Receptor en U2 y U10)
Esta figura ilustra los diagramas de ojo en U2 (curva roja) y U10 (curva azul) para una velocidad de datos de 400 Mbps. En la simulación se supone una fluctuación aleatoria de un intervalo unitario del 1%. El controlador está en U1 con configuraciones predeterminadas de intensidad de corriente y velocidad de giro. El bus está completamente cargado con RT óptimo = 50 Ω. La apertura ocular más pequeña se encuentra en U10, que está más lejos de U1. La altura del ojo sampLED en el intervalo de 0.5 unidades es 692 mV y 543 mV para U2 y U10, respectivamente. Existe un margen de ruido sustancial con respecto a VTH = ±100 mV para ambos casos.

Historial de revisiones de documentos para AN 522: Implementación de la interfaz Bus LVDS en familias de dispositivos Intel FPGA compatibles

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Referencias

• Manual de usuario