intel AN 522 Desteklenen FPGA Cihaz Ailelerinde Veri Yolu LVDS Arayüzünün Uygulanması

Bus LVDS (BLVDS), LVDS noktadan noktaya iletişim yeteneğini çok noktalı konfigürasyona kadar genişletir. Çok Noktalı BLVDS, çok noktalı arka panel uygulamaları için etkili bir çözüm sunar.

Intel FPGA Cihazlarında BLVDS Uygulama Desteği

Listelenen G/Ç standartlarını kullanarak bu Intel cihazlarına BLVDS arayüzlerini uygulayabilirsiniz.

Not:
Bu cihazlardaki programlanabilir sürücü gücü ve dönüş hızı özellikleri, çok noktalı sisteminizi maksimum performans için özelleştirmenize olanak tanır. Desteklenen maksimum veri hızını belirlemek için özel sistem kurulumunuza ve uygulamanıza göre bir simülasyon veya ölçüm gerçekleştirin.
BLVDS bittiview 4. sayfada
Intel Cihazlarda BLVDS Teknolojisi sayfa 6
BLVDS Güç Tüketimi sayfa 9
BLVDS Tasarım Examp10. sayfada le
Performans Analizi sayfa 17
AN 522 için Belge Revizyon Geçmişi: Desteklenen Intel FPGA Cihaz Ailelerinde Veri Yolu LVDS Arayüzünün Uygulanması sayfa 25
İlgili Bilgiler
Intel FPGA Cihazlarında BLVDS Arayüzü için G/Ç Standartları sayfa 7

BLVDS bittiview

Tipik çok noktalı BLVDS sistemi, veri yoluna bağlı bir dizi verici ve alıcı çiftinden (alıcı-vericiler) oluşur.
Çok noktalı BLVDSÖnceki şekildeki konfigürasyon, ara bağlantı yoğunluğunu en aza indirirken çift yönlü yarı çift yönlü iletişim sağlar. Herhangi bir alıcı-verici, geri kalan alıcı-vericiler alıcı olarak hareket ederek bir verici rolünü üstlenebilir (aynı anda yalnızca bir verici aktif olabilir). Veri yolu trafik kontrolü, bir protokol veya donanım çözümü yoluyla, genellikle veri yolunda sürücü çekişmesini önlemek için gereklidir. Çok noktalı bir BLVDS'nin performansı, veri yolu üzerindeki kapasitif yükleme ve sonlandırmadan büyük ölçüde etkilenir.
Tasarım Hususları
İyi bir çok noktalı tasarım, daha iyi sinyal bütünlüğü elde etmek için veri yolu üzerindeki kapasitif yükü ve sonlandırmayı dikkate almalıdır. Düşük pin kapasitanslı bir alıcı-verici, düşük kapasitanslı bir konnektör seçerek ve saplama uzunluğunu kısa tutarak yük kapasitansını en aza indirebilirsiniz. Çok noktalı BLVDS tasarımında dikkate alınan hususlardan biri, etkin empedans olarak adlandırılan, tam yüklü bir veri yolunun etkili diferansiyel empedansı ve veri yolu boyunca yayılma gecikmesidir. Diğer çok noktalı BLVDS tasarımında dikkate alınması gereken hususlar arasında arıza korumalı öngerilimleme, konnektör tipi ve pin çıkışı, PCB veri yolu izleme düzeni ve sürücü kenar hızı spesifikasyonları yer alır.
Etkili Empedans
Etkin empedans, bara iz karakteristik empedansı Zo'ya ve bara üzerindeki kapasitif yüklemeye bağlıdır. Konektörler, takılabilir karttaki saplama, ambalaj ve alıcı giriş kapasitansının tümü kapasitif yüklemeye katkıda bulunur ve bu da veri yolu etkin empedansını azaltır.
Denklem 1. Etkin Diferansiyel Empedans Denklemi
Yüklü baranın etkin diferansiyel empedansını (Zeff) yaklaşık olarak hesaplamak için bu denklemi kullanın.Nerede:

• Zdiff (Ω) ≈ 2 × Zo = veriyolunun diferansiyel karakteristik empedansı
•  Co (pF/inç) = veriyolunun birim uzunluğu başına karakteristik kapasitans
• CL (pF) = her yükün kapasitansı
•  N = otobüsteki yük sayısı
•  H (inç) = d × N = veriyolunun toplam uzunluğu
•  d (inç) = her eklenti kartı arasındaki boşluk
•  Cd (pF/inç) = CL/d = veri yolu boyunca birim uzunluk başına dağıtılmış kapasitans

Yük kapasitansındaki artış veya takılabilir kartlar arasındaki mesafenin daha yakın olması, etkin empedansı azaltır. Sistem performansını optimize etmek için düşük kapasitanslı bir alıcı-verici ve konnektör seçmek önemlidir. Konektör ile alıcı-verici I/O pini arasındaki her alıcı saplama uzunluğunu mümkün olduğu kadar kısa tutun.
Normalleştirilmiş Etkin Empedans ve Cd/Co
Bu şekil, dağıtılmış kapasitansın normalleştirilmiş etkin empedans üzerindeki etkilerini gösterir.Veriler her iki yönde akarken, veri yolunun her iki ucunda sonlandırma gerekir. Veriyolundaki yansımayı ve çınlamayı azaltmak için sonlandırma direncini etkin empedansla eşleştirmeniz gerekir. Cd/Co = 3 olan bir sistem için etkin empedans Zdiff'in 0.5 katıdır. Veri yolu üzerindeki çift sonlandırmalar ile sürücü, Zdiff'in 0.25 katına eşdeğer bir yük görür; ve böylece alıcı girişleri boyunca sinyal salınımını ve diferansiyel gürültü marjını azaltır (eğer standart LVDS sürücüsü kullanılıyorsa). BLVDS sürücüsü, benzer ses düzeyine ulaşmak için sürücü akımını artırarak bu sorunu çözer.tagAlıcı girişlerinde sallayın.
Yayılma Gecikmesi
Yayılma gecikmesi (tPD = Zo × Co), birim uzunluk başına iletim hattı boyunca geçen zaman gecikmesidir. Karakteristik empedansa ve karakteristiğe bağlıdır.
otobüsün kapasitesi.
Etkili Yayılma Gecikmesi
Yüklü bir veri yolu için etkin yayılma gecikmesini bu denklemle hesaplayabilirsiniz. Sinyalin sürücü A'dan alıcı B'ye yayılma süresini, sürücü A ile alıcı B arasındaki hattın tPDEFF × uzunluğu olarak hesaplayabilirsiniz.

Intel Cihazlarda BLVDS Teknolojisi

Desteklenen Intel cihazlarda, BLVDS arayüzü, 1.8 V (Intel Arria 10 ve Intel Cyclone 10 GX cihazları) veya 2.5 V (desteklenen diğer cihazlar) VCCIO tarafından desteklenen herhangi bir satır veya sütun I/bankasında desteklenir. Bu G/Ç kümelerinde arayüz, diferansiyel G/Ç pinlerinde desteklenir, ancak özel saat girişi veya saat çıkış pinlerinde desteklenmez. Ancak Intel Arria 10 ve Intel Cyclone 10 GX cihazlarında BLVDS arayüzü, genel G/Ç'ler olarak kullanılan özel saat pinlerinde desteklenir.

•  BLVDS vericisi, ikinci çıkış tamponu ters çevrilmiş olarak programlanmış iki tek uçlu çıkış tamponu kullanır.
•  BLVDS alıcısı özel bir LVDS giriş arabelleği kullanır.

Desteklenen Cihazlardaki BLVDS I/O TamponlarıUygulama türüne bağlı olarak farklı giriş veya çıkış arabellekleri kullanın:

• Multidrop uygulaması—cihazın sürücü veya alıcı işlemi için tasarlanmasına bağlı olarak giriş veya çıkış arabelleğini kullanın.
• Çok noktalı uygulama—çıkış arabelleği ve giriş arabelleği aynı I/O pinlerini paylaşır. LVDS çıkış tamponunu sinyal göndermediğinde üç durumlu hale getirmek için bir çıkış etkinleştirme (oe) sinyaline ihtiyacınız vardır.
•  Çıkış arabelleği için çip üzerinde seri sonlandırmayı (RS OCT) etkinleştirmeyin.
• Takılabilir karttaki saplamayla empedans uyumu sağlamak için çıkış arabelleklerinde harici dirençler kullanın.
• Veri yolu sonlandırması genellikle veri yolunun her iki ucundaki harici sonlandırma dirençleri kullanılarak uygulandığından, diferansiyel giriş arabelleği için çip üzerinde diferansiyel sonlandırmayı (RD OCT) etkinleştirmeyin.

Intel FPGA Cihazlarında BLVDS Arayüzü için G/Ç Standartları
Desteklenen Intel cihazları için ilgili G/Ç standartlarını ve mevcut güç gereksinimlerini kullanarak BLVDS arayüzünü uygulayabilirsiniz.
Desteklenen Intel Cihazlarda BLVDS Arayüzü için G/Ç Standardı ve Özellikler Desteği

1.  DIFFIO_TX pini gerçek LVDS diferansiyel alıcılarını desteklemez.

Daha fazla bilgi için ilgili bilgi bölümünde listelenen ilgili cihaz belgelerine bakın:

• Pin atama bilgileri için cihazın pin çıkışına bakın files.
• G/Ç standartları özellikleri için cihaz el kitabının G/Ç bölümüne bakın.
•  Elektrik özellikleri için cihazın veri sayfasına veya DC ve anahtarlama özellikleri belgesine bakın.

İlgili Bilgiler

•  Intel Stratix 10 Pin Çıkışı Files
•  Stratix V Pin Çıkışı Files
• Stratix IV Pin Çıkışı Files
•  Stratix III Cihaz Pin Çıkışı Files
•  Intel Arria 10 Cihaz Pin Çıkışı Files
•  Arria V Cihaz Pin Çıkışı Files
•  Arria II GX Cihaz Pin Çıkışı Files
• Intel Cyclone 10 GX Cihaz Bağlantı Çıkışı Files
• Intel Cyclone 10 LP Aygıt Bağlantı Çıkışı Files
• Cyclone V Cihaz Pin Çıkışı Files
•  Cyclone IV Cihaz Pin Çıkışı Files
• Cyclone III Cihaz Pin Çıkışı Files
• Intel MAX 10 Cihaz Bağlantı Çıkışı Files
• Intel Stratix 10 Genel Amaçlı G/Ç Kullanım Kılavuzu
•  Stratix V Cihazlarındaki G/Ç Özellikleri
•  Stratix IV Cihazındaki Giriş/Çıkış Özellikleri
•  Stratix III Cihaz G/Ç Özellikleri
• Stratix V Cihazlarındaki G/Ç Özellikleri
•  Stratix IV Cihazındaki Giriş/Çıkış Özellikleri
•  Stratix III Cihaz G/Ç Özellikleri
•  Intel Arria 10 Cihazlarda G/Ç ve Yüksek Hızlı G/Ç
•  Arria V Cihazlarındaki G/Ç Özellikleri
• Arria II Cihazlarındaki G/Ç Özellikleri
•  Intel Cyclone 10 GX Cihazlarında G/Ç ve Yüksek Hızlı G/Ç
•  Intel Cyclone 10 LP Cihazlarında G/Ç ve Yüksek Hızlı G/Ç
• Cyclone V Cihazlarındaki G/Ç Özellikleri
• Cyclone IV Cihazlarındaki G/Ç Özellikleri
•  Cyclone III Cihaz Ailesindeki G/Ç Özellikleri
• Intel MAX 10 Genel Amaçlı G/Ç Kullanıcı Kılavuzu
•  Intel Stratix 10 Cihaz Veri Sayfası
• Stratix V Cihaz Veri Sayfası
•  Stratix IV Cihazları için DC ve Anahtarlama Özellikleri
•  Stratix III Cihaz Veri Sayfası: DC ve Anahtarlama Özellikleri
•  Intel Arria 10 Cihaz Veri Sayfası
•  Arria V Cihaz Veri Sayfası
• Arria II Cihazları için Cihaz Veri Sayfası
• Intel Cyclone 10 GX Cihaz Veri Sayfası
•  Intel Cyclone 10 LP Cihaz Veri Sayfası
•  Cyclone V Cihaz Veri Sayfası
•  Cyclone IV Cihaz Veri Sayfası
• Cyclone III Cihaz Veri Sayfası
• Intel MAX 10 Cihaz Veri Sayfası

BLVDS Güç Tüketimi

• Tasarımınızı cihaza uygulamadan önce, BLVDS I/O güç tüketiminin tahmini büyüklüğünü elde etmek için kullandığınız desteklenen cihaz için Excel tabanlı EPE'yi kullanın.
•  Giriş ve çift yönlü pinler için BLVDS giriş tamponu her zaman etkindir. BLVDS giriş arabelleği, veri yolu üzerinde anahtarlama etkinliği varsa güç tüketir (örn.ampdiğer alıcı-vericiler veri gönderip alıyor ancak Cyclone III cihazı amaçlanan alıcı değil).
•  BLVDS'yi çoklu bağlantıda giriş arabelleği olarak veya çok noktalı uygulamalarda iki yönlü arabellek olarak kullanıyorsanız Intel, yalnızca Intel cihazı BLVDS giriş arabelleğine yönelik etkinlikleri değil, veri yolu üzerindeki tüm etkinlikleri içeren bir geçiş hızı girmenizi önerir.

ExampEPE'deki BLVDS I/O Veri Girişi dosyası
Bu şekil Cyclone III EPE'deki BLVDS I/O girişini göstermektedir. Desteklenen diğer Intel aygıtlarının EPE'sinde seçilecek G/Ç standartları için ilgili bilgilere bakın.Intel, tasarımınızı tamamladıktan sonra doğru bir BLVDS I/O güç analizi gerçekleştirmek için Intel Quartus Prime Güç Analiz Aracını kullanmanızı önerir. Güç Analiz Aracı, yer ve rota tamamlandıktan sonra tasarımın özelliklerine göre gücü tahmin eder. Güç Analiz Aracı, kullanıcı tarafından girilen, simülasyondan türetilen ve tahmin edilen sinyal etkinliklerinin bir kombinasyonunu uygular ve bu, ayrıntılı devre modelleri ile birleştirildiğinde çok doğru güç tahminleri sağlar.
İlgili Bilgiler

• Güç Analizi bölümü, Intel Quartus Prime Pro Sürümü El Kitabı
  Intel Stratix 10, Intel Arria 10 ve Intel Cyclone 10 GX cihaz aileleri için Intel Quartus Prime Pro Edition Güç Analizörü aracı hakkında daha fazla bilgi sağlar.
• Güç Analizi bölümü, Intel Quartus Prime Standard Edition El Kitabı
  Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III ve Intel için Intel Quartus Prime Standard Edition Güç Analizörü aracı hakkında daha fazla bilgi sağlar MAX 10 cihaz ailesi.
• Erken Güç Tahmincileri (EPE) ve Güç Analizörü sayfası
  EPE ve Intel Quartus Prime Güç Analiz Aracı hakkında daha fazla bilgi sağlar.
• Desteklenen Intel FPGA Cihaz Ailelerinde Veri Yolu LVDS Arayüzünün Uygulanması sayfa 3
  BLVDS güç tüketimini tahmin etmek için EPE'de seçilecek G/Ç standartlarını listeler.

BLVDS Tasarım Example
tasarım eskiampDosya, Intel Quartus Prime yazılımındaki ilgili genel amaçlı G/Ç (GPIO) IP çekirdekleriyle desteklenen cihazlarda BLVDS G/Ç arabelleğini nasıl başlatacağınızı gösterir.

•  Intel Stratix 10, Intel Arria 10 ve Intel Cyclone 10 GX cihazları — GPIO Intel FPGA IP çekirdeğini kullanır.
•  Intel MAX 10 cihazları—GPIO Lite Intel FPGA IP çekirdeğini kullanır.
•  Desteklenen diğer tüm cihazlar ALTIOBUF IP çekirdeğini kullanır.

Tasarım ex'i indirebilirsinizampİlgili bilgilerdeki linkten ulaşabilirsiniz. BLVDS G/Ç arabellek örneği için Intel aşağıdaki öğeleri önerir:

•  Diferansiyel mod açıkken GPIO IP çekirdeğini çift yönlü modda uygulayın.
•  G/Ç standardını çift yönlü pinlere atayın:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III ve Intel MAX 10 cihazları.
•  Diferansiyel SSTL-2 Sınıf I veya Sınıf II — Stratix V, Stratix IV, Stratix III, Arria V, Arria II ve Cyclone V cihazları.
• Diferansiyel SSTL-18 Sınıf I veya Sınıf II — Intel Stratix 10, Intel Arria 10 ve Intel Cyclone 10 GX cihazları.

Yazma ve Okuma İşlemleri Sırasında Giriş veya Çıkış Tamponlarının Çalışması

• Oe bağlantı noktası, tek uçlu çıkış arabelleklerini etkinleştirmek veya devre dışı bırakmak için aygıt çekirdeğinden oe sinyalini alır.
•  Okuma işlemi sırasında çıkış arabelleklerini üç durumlu hale getirmek için oe sinyalini düşük tutun.
•  AND geçidinin işlevi, iletilen sinyalin cihaz çekirdeğine geri gitmesini engellemektir. Diferansiyel giriş arabelleği her zaman etkindir.

İlgili Bilgiler

•  G/Ç Arabelleği (ALTIOBUF) IP Çekirdeği Kullanıcı Kılavuzu
•  GPIO IP Çekirdeği Kullanıcı Kılavuzu
•  Intel MAX 10 G/Ç Uygulama Kılavuzları
• Intel FPGA IP Çekirdeklerine Giriş
• Tasarım EskiampAN 522 için dosyalar

Intel Quartus Prime tasarım örneğini sağlarampBu uygulama notunda kullanılan dosyalar.
Tasarım EskiampIntel Stratix 10 Cihazları için Yönergeler
Bu adımlar yalnızca Intel Stratix 10 cihazları için geçerlidir. GPIO Intel FPGA IP çekirdeğini kullandığınızdan emin olun.

1. Çift yönlü giriş ve çıkış arabelleğini destekleyebilen bir GPIO Intel FPGA IP çekirdeği oluşturun:
   • A. GPIO Intel FPGA IP çekirdeğini oluşturun.
   • B. Veri Yönü'nde Bidir'i seçin.
   • C. Veri genişliği alanına 1 girin.
   • D. Diferansiyel arabellek kullan seçeneğini açın.
   • e. Kayıt modunda hiçbirini seçin.
2. Modülleri ve giriş ve çıkış bağlantı noktalarını aşağıdaki şekilde gösterildiği gibi bağlayın:
   Giriş ve Çıkış Bağlantı Noktaları Bağlantısı ExampIntel Stratix 10 Cihazları için dosya
3. Atama Düzenleyicisinde ilgili G/Ç standardını aşağıdaki şekilde gösterildiği gibi atayın. Ayrıca geçerli güç ve dönüş hızı seçeneklerini de ayarlayabilirsiniz. Aksi takdirde Intel Quartus Prime yazılımı varsayılan ayarları üstlenir.
   Intel Stratix 10 Cihazları için Intel Quartus Prime Atama Düzenleyicisinde BLVDS G/Ç Ataması
4. ModelSim* – Intel FPGA Edition yazılımıyla işlevsel simülasyonu derleyin ve gerçekleştirin.

İlgili Bilgiler

• ModelSim – Intel FPGA Sürümü Yazılım Desteği
  ModelSim – Intel FPGA Edition yazılımı hakkında daha fazla bilgi sağlar ve kurulum, kullanım ve sorun giderme gibi konulara çeşitli bağlantılar içerir.
• Intel FPGA Cihazlarında BLVDS Arayüzü için G/Ç Standartları sayfa 7
  BLVDS uygulamaları için desteklenen Intel FPGA cihazlarına manuel olarak atayabileceğiniz pinleri ve G/Ç standartlarını listeler.
• Tasarım EskiampAN 522 için dosyalar
  Intel Quartus Prime tasarım örneğini sağlarampBu uygulama notunda kullanılan dosyalar.

Tasarım EskiampIntel Arria 10 Cihazları için Yönergeler
Bu adımlar yalnızca Intel Quartus Prime Standard Edition'ı kullanan Intel Arria 10 cihazları için geçerlidir. GPIO Intel FPGA IP çekirdeğini kullandığınızdan emin olun.

1. StratixV_blvds.qar'ı açın file Stratix V tasarımını içe aktarmak için exampDosyayı Intel Quartus Prime Standard Edition yazılımına yükleyin.
2. Eski tasarımı taşıyınampGPIO Intel FPGA IP çekirdeğini kullanmak için dosya:
   • A. Menüde Proje ➤ IP Bileşenlerini Yükselt'i seçin.
   • B. “ALIOBUF” varlığına çift tıklayın.
     ALTIOBUF IP çekirdeği için MegaWizard Eklenti Yöneticisi penceresi görünür.
   • C. Eşleştirme projesini/varsayılanı kapatın.
   • D. Şu anda seçili cihaz ailesinde Arria 10'u seçin.
   • e. Bitir'i tıklayın ve ardından tekrar Bitir'i tıklayın.
   • F. Görüntülenen iletişim kutusunda Tamam'ı tıklayın.
     Intel Quartus Prime Pro Edition yazılımı geçiş işlemini gerçekleştirir ve ardından GPIO IP parametre düzenleyicisini görüntüler.
3. GPIO Intel FPGA IP çekirdeğini çift yönlü giriş ve çıkış arabelleğini destekleyecek şekilde yapılandırın:
   • A. Veri Yönü'nde Bidir'i seçin.
   • B. Veri genişliği alanına 1 girin.
   • C. Diferansiyel arabellek kullan seçeneğini açın.
   • D. Son'a tıklayın ve IP çekirdeğini oluşturun.
4. Modülleri ve giriş ve çıkış bağlantı noktalarını aşağıdaki şekilde gösterildiği gibi bağlayın:
   Giriş ve Çıkış Bağlantı Noktaları Bağlantısı ExampIntel Arria 10 Cihazları için dosya
5. Atama Düzenleyicisinde ilgili G/Ç standardını aşağıdaki şekilde gösterildiği gibi atayın. Ayrıca geçerli güç ve dönüş hızı seçeneklerini de ayarlayabilirsiniz. Aksi halde Intel Quartus Prime Standard Edition yazılımı, Intel Arria 10 aygıtları için varsayılan ayarları (Diferansiyel SSTL-18 Sınıf I veya Sınıf II I/O standardı) varsayar.
   Intel Arria 10 Cihazları için Intel Quartus Prime Atama Düzenleyicisinde BLVDS G/Ç AtamasıNot:
   Intel Arria 10 aygıtları için, Atama Düzenleyiciyi kullanarak LVDS pinleri için hem p hem de n pin konumlarını manuel olarak atayabilirsiniz.
6. ModelSim – Intel FPGA Edition yazılımıyla işlevsel simülasyonu derleyin ve gerçekleştirin.

İlgili Bilgiler

• ModelSim – Intel FPGA Sürümü Yazılım Desteği
  ModelSim – Intel FPGA Edition yazılımı hakkında daha fazla bilgi sağlar ve kurulum, kullanım ve sorun giderme gibi konulara çeşitli bağlantılar içerir.
• Intel FPGA Cihazlarında BLVDS Arayüzü için G/Ç Standartları sayfa 7
  BLVDS uygulamaları için desteklenen Intel FPGA cihazlarına manuel olarak atayabileceğiniz pinleri ve G/Ç standartlarını listeler.
• Tasarım EskiampAN 522 için dosyalar
  Intel Quartus Prime tasarım örneğini sağlarampBu uygulama notunda kullanılan dosyalar.

Tasarım EskiampIntel MAX 10 Cihazları için Yönergeler
Bu adımlar yalnızca Intel MAX 10 cihazları için geçerlidir. GPIO Lite Intel FPGA IP çekirdeğini kullandığınızdan emin olun.

1. Çift yönlü giriş ve çıkış arabelleğini destekleyebilen bir GPIO Lite Intel FPGA IP çekirdeği oluşturun:
   • A. GPIO Lite Intel FPGA IP çekirdeğini oluşturun.
   • B. Veri Yönü'nde Bidir'i seçin.
   • C. Veri genişliği alanına 1 girin.
   • D. Sahte diferansiyel arabellek kullan seçeneğini açın.
   • e. Kayıt modunda Bypass'ı seçin.
2. Modülleri ve giriş ve çıkış bağlantı noktalarını aşağıdaki şekilde gösterildiği gibi bağlayın:
    Giriş ve Çıkış Bağlantı Noktaları Bağlantısı ExampIntel MAX 10 Cihazları için dosya
3. Atama Düzenleyicisinde ilgili G/Ç standardını aşağıdaki şekilde gösterildiği gibi atayın. Ayrıca geçerli güç ve dönüş hızı seçeneklerini de ayarlayabilirsiniz. Aksi takdirde Intel Quartus Prime yazılımı varsayılan ayarları üstlenir.
   Intel MAX 10 Cihazları için Intel Quartus Prime Atama Düzenleyicisinde BLVDS G/Ç Ataması
4. ModelSim – Intel FPGA Edition yazılımıyla işlevsel simülasyonu derleyin ve gerçekleştirin.

İlgili Bilgiler

• ModelSim – Intel FPGA Sürümü Yazılım Desteği
  ModelSim – Intel FPGA Edition yazılımı hakkında daha fazla bilgi sağlar ve kurulum, kullanım ve sorun giderme gibi konulara çeşitli bağlantılar içerir.
• Intel FPGA Cihazlarında BLVDS Arayüzü için G/Ç Standartları sayfa 7
  BLVDS uygulamaları için desteklenen Intel FPGA cihazlarına manuel olarak atayabileceğiniz pinleri ve G/Ç standartlarını listeler.
• Tasarım EskiampAN 522 için dosyalar
  Intel Quartus Prime tasarım örneğini sağlarampBu uygulama notunda kullanılan dosyalar.

Tasarım EskiampIntel Arria 10, Intel Cyclone 10 GX ve Intel MAX 10 Dışında Desteklenen Tüm Cihazlar için Yönergeler

Bu adımlar Intel Arria 10, Intel Cyclone 10 GX ve Intel MAX 10 dışındaki tüm desteklenen cihazlar için geçerlidir. ALTIOBUF IP çekirdeğini kullandığınızdan emin olun.

1.  Çift yönlü giriş ve çıkış arabelleğini destekleyebilen bir ALTIOBUF IP çekirdeği oluşturun:
   • A. ALTIOBUF IP çekirdeğini oluşturun.
   • B. Modülü çift yönlü bir arabellek olarak yapılandırın.
   • C. Örneklenecek arabellek sayısı nedir alanına 1 girin.
   • D. Diferansiyel modu kullan seçeneğini açın.
2. Modülleri ve giriş ve çıkış bağlantı noktalarını aşağıdaki şekilde gösterildiği gibi bağlayın:
    Giriş ve Çıkış Bağlantı Noktaları Bağlantısı ExampIntel Arria 10, Intel Cyclone 10 GX ve Intel MAX 10 Cihazları Dışındaki Tüm Desteklenen Cihazlar için dosya
3. Atama Düzenleyicisinde aşağıdaki şekilde gösterildiği gibi ilgili I/O standardını cihazınıza göre atayın. Ayrıca geçerli güç ve dönüş hızı seçeneklerini de ayarlayabilirsiniz. Aksi takdirde Intel Quartus Prime yazılımı varsayılan ayarları üstlenir.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III ve Cyclone III LS cihazları — aşağıdaki şekilde gösterildiği gibi çift yönlü p ve n pinlerine BLVDS I/O standardı.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II ve Cyclone V cihazları - Diferansiyel SSTL-2 Sınıf I veya Sınıf II I/O standardı.
     Intel Quartus Prime Atama Düzenleyicisinde BLVDS G/Ç AtamasıNot: Atama Düzenleyicisi ile desteklenen her cihaz için hem p hem de n pin konumlarını manuel olarak atayabilirsiniz. Desteklenen cihazlar ve manuel olarak atayabileceğiniz pinler için ilgili bilgilere bakınız.
4. ModelSim – Intel FPGA Edition yazılımıyla işlevsel simülasyonu derleyin ve gerçekleştirin.

ExampFonksiyonel Simülasyon Sonuçları Dosyası
Oe sinyali onaylandığında BLVDS yazma işlemi modundadır. Oe sinyali iptal edildiğinde BLVDS okuma işlemi modundadır.Not:
Verilog HDL kullanan simülasyon için ilgili tasarım örneğinde yer alan blvds_tb.v testbench'i kullanabilirsiniz.ampley.
İlgili Bilgiler

• ModelSim – Intel FPGA Sürümü Yazılım Desteği
  ModelSim – Intel FPGA Edition yazılımı hakkında daha fazla bilgi sağlar ve kurulum, kullanım ve sorun giderme gibi konulara çeşitli bağlantılar içerir.
• Intel FPGA Cihazlarında BLVDS Arayüzü için G/Ç Standartları sayfa 7
  BLVDS uygulamaları için desteklenen Intel FPGA cihazlarına manuel olarak atayabileceğiniz pinleri ve G/Ç standartlarını listeler.
• Tasarım EskiampAN 522 için dosyalar
  Intel Quartus Prime tasarım örneğini sağlarampBu uygulama notunda kullanılan dosyalar.

Performans Analizi

Çok noktalı BLVDS performans analizi, veri yolu sonlandırmasının, yüklemenin, sürücü ve alıcı özelliklerinin ve sürücüden gelen alıcının konumunun sistem üzerindeki etkisini gösterir. Birlikte verilen BLVDS tasarımını kullanabilirsiniz.ampÇok noktalı bir uygulamanın performansını analiz etmek için dosyalar:

•  Siklon III BLVDS tasarımı eskiample—bu tasarım eskiampdosya, desteklenen tüm Stratix, Arria ve Cyclone cihaz serilerine uygulanabilir. Intel Arria 10 veya Intel Cyclone 10 GX cihaz ailesi için eski tasarımı taşımanız gerekir.ampKullanmadan önce ilgili cihaz ailesine dosya gönderin.
• Intel MAX 10 BLVDS tasarım örneğiample—bu tasarım eskiampdosya Intel MAX 10 cihaz ailesi için geçerlidir.
• Intel Stratix 10 BLVDS tasarımı eskiample—bu tasarım eskiampdosya Intel Stratix 10 cihaz ailesi için geçerlidir.

Not:
Bu bölümdeki çok noktalı BLVDS'nin performans analizi, HyperLynx*'teki Cyclone III BLVDS giriş/çıkış arabellek bilgisi spesifikasyonu (IBIS) model simülasyonuna dayanmaktadır.
Intel, simülasyon için şu Intel IBIS modellerini kullanmanızı önerir:

• Stratix III, Stratix IV ve Stratix V cihazları - cihaza özel Diferansiyel SSTL-2 IBIS modeli
• Intel Stratix 10, Intel Arria 10(2) ve Intel Cyclone 10 GX cihazları:
  •  Çıkış tamponu—Diferansiyel SSTL-18 IBIS modeli
  • Giriş arabelleği—LVDS IBIS modeli

İlgili Bilgiler

• Intel FPGA IBIS Modeli sayfası
  Intel FPGA cihaz modellerinin indirilmesini sağlar.
•  Tasarım EskiampAN 522 için dosyalar
  Intel Quartus Prime tasarım örneğini sağlarampBu uygulama notunda kullanılan dosyalar.

Sistem Kurulumu

 Cyclone III BLVDS Alıcı-Vericileri ile Çok Noktalı BLVDS
Bu şekil, on adet Cyclone III BLVDS alıcı-vericisine (U1 ila U10 olarak adlandırılır) sahip çok noktalı bir topolojinin şemasını gösterir.Otobüs iletim hattının aşağıdaki özelliklere sahip olduğu varsayılmaktadır:

•  Bir şerit çizgisi
•  50 Ω karakteristik empedans
• İnç başına 3.6 pF'lik karakteristik kapasite
•  10 inç uzunluk
• Intel Arria 10 IBIS modelleri ön hazırlık niteliğindedir ve Intel IBIS modelinde mevcut değildir web sayfa. Bu ön Intel Arria 10 IBIS modellerine ihtiyacınız varsa Intel ile iletişime geçin.
• Yaklaşık 100 Ω'luk bara diferansiyel karakteristik empedansı
•  Her alıcı-verici arasındaki boşluk 1 inçtir
• Bara her iki uçta sonlandırma direnci RT ile sonlandırıldı

• Varsayılan sürücü gücü 12 mA
• Varsayılan olarak yavaş dönüş hızı ayarları
• Her alıcı-vericinin 6 pF'lik pin kapasitesi
•  Her bir BLVDS alıcı-vericisindeki saplama, 1 Ω karakteristik empedansa ve inç başına 50 pF karakteristik kapasitansa sahip 3 inçlik bir mikroşerittir.
•  Her bir alıcı-vericinin veri yoluna bağlantısının (konektör, ped ve PCB'deki yol) kapasitansının 2 pF olduğu varsayılmaktadır.
• Her yükün toplam kapasitansı yaklaşık 11 pF'dir

1 inçlik yük aralığı için dağıtılmış kapasitans, inç başına 11 pF'ye eşittir. Saplamaların neden olduğu yansımayı azaltmak ve ayrıca gelen sinyalleri zayıflatmak için
Sürücü için, her bir alıcı-vericinin çıkışına 50 Ω direnç RS ile eşleşen bir empedans yerleştirilir.

Otobüs Sonlandırma
Eğer bara karakteristik kapasitansını ve kurulumun birim uzunluğu başına dağıtılmış kapasitansını etkin diferansiyel empedans denkleminde değiştirirseniz, tam yüklü baranın etkin empedansı 52 Ω olur. Optimum sinyal bütünlüğü için RT'yi 52 Ω ile eşleştirmeniz gerekir. Aşağıdaki şekiller, alıcı giriş pinlerindeki diferansiyel dalga biçimi (VID) üzerinde eşleşen, yetersiz ve aşırı sonlandırmanın etkilerini göstermektedir. Veri hızı 100 Mbps'dir. Bu şekillerde, yetersiz sonlandırma (RT = 25 Ω) yansımalara ve gürültü marjının önemli ölçüde azalmasına neden olur. Bazı durumlarda sonlandırma alıcı eşiğini bile ihlal eder (VTH = ±100 mV). RT 50 Ω olarak değiştirildiğinde, VTH'ye göre önemli bir gürültü marjı vardır ve yansıma ihmal edilebilir düzeydedir.

Veriyolu Sonlandırma Etkisi (U1'de Sürücü, U2'de Alıcı)
Bu şekilde, U1 verici görevi görür ve U2 ila U10 alıcıdır.

Veriyolu Sonlandırma Etkisi (U1'de Sürücü, U10'de Alıcı)
Bu şekilde, U1 verici görevi görür ve U2 ila U10 alıcıdır.

Veriyolu Sonlandırma Etkisi (U5'de Sürücü, U6'de Alıcı)
Bu şekilde U5 verici, geri kalanı alıcıdır.

Veriyolu Sonlandırma Etkisi (U5'de Sürücü, U10'de Alıcı)
Bu şekilde U5 verici, geri kalanı alıcıdır.Sürücünün ve alıcının veri yolu üzerindeki göreceli konumu da alınan sinyalin kalitesini etkiler. Sürücüye en yakın alıcı en kötü iletim hattı etkisini yaşar çünkü bu konumda kenar hızı en hızlıdır. Sürücü otobüsün ortasında yer aldığında bu durum daha da kötüleşiyor.
Örneğinample, 16. sayfadaki Şekil 20 ile 18. sayfadaki Şekil 21'i karşılaştırın. Alıcı U6'daki (U5'teki sürücü) VID, alıcı U2'dekinden (U1'deki sürücü) daha büyük zil sesi gösteriyor. Öte yandan, alıcı sürücüden uzağa yerleştirildiğinde kenar hızı yavaşlıyor. Kaydedilen en büyük artış süresi, sürücünün otobüsün bir ucunda (U1.14) ve alıcının diğer ucunda (U1) yer aldığı 10 ns'dir.

Saplama Uzunluğu
Daha uzun saplama uzunluğu yalnızca sürücüden alıcıya uçuş süresini arttırmakla kalmaz, aynı zamanda daha büyük bir yük kapasitesiyle sonuçlanır ve bu da daha büyük yansımaya neden olur.

Saplama Uzunluğunun Artırılmasının Etkisi (U1'de Sürücü, U10'da Alıcı)
Bu şekil, saplama uzunluğu bir inçten iki inçe çıkarıldığında ve sürücü U10'de olduğunda U1'daki VID'yi karşılaştırır.

Saplama Sonlandırma
Sürücü empedansını saplama karakteristik empedansıyla eşleştirmeniz gerekir. Sürücü çıkışına seri sonlandırma direnci RS'nin yerleştirilmesi, uzun saplama ve hızlı kenar hızlarının neden olduğu olumsuz iletim hattı etkisini büyük ölçüde azaltır. Ek olarak RS, alıcının özelliklerini karşılamak amacıyla VID'yi zayıflatacak şekilde değiştirilebilir.

Saplama Sonlandırma Etkisi (U1'de Sürücü, U2 ve U10'da Alıcı)
Bu şekil, U2 iletim yaparken U10 ve U1'daki VID'yi karşılaştırır.

Sürücü Dönüş Hızı
Hızlı bir dönüş hızı, özellikle sürücüden en uzaktaki alıcıda yükselme süresinin iyileştirilmesine yardımcı olur. Ancak daha hızlı bir dönüş hızı, yansıma nedeniyle çınlamayı da artırır.

Sürücü Kenar Hızının Etkisi (U1'de Sürücü, U2 ve U10'da Alıcı)
Bu şekil sürücünün dönüş hızı etkisini gösterir. 12 mA sürücü gücü ile yavaş ve hızlı dönüş hızı arasında bir karşılaştırma yapılır. Sürücü U1'dedir ve U2 ile U10'daki diferansiyel dalga formları incelenir.

Genel Sistem Performansı

Çok noktalı BLVDS'nin desteklediği en yüksek veri hızı, sürücüden en uzaktaki alıcının göz diyagramına bakılarak belirlenir. Bu konumda iletilen sinyal en yavaş kenar hızına sahiptir ve göz açıklığını etkiler. Alınan sinyalin kalitesi ve gürültü marjı hedefi uygulamalara bağlı olsa da göz açıklığı ne kadar geniş olursa o kadar iyidir. Ancak, sürücüye en yakın alıcıyı da kontrol etmeniz gerekir çünkü alıcı sürücüye daha yakınsa iletim hattının etkileri daha kötü olur.
Şekil 23. 400 Mbps'de Göz Diyagramı (U1'de Sürücü, U2 ve U10'da Alıcı)
Bu şekil, 2 Mbps'lik bir veri hızı için U10 (kırmızı eğri) ve U400'daki (mavi eğri) göz diyagramlarını göstermektedir. Simülasyonda %1 birim aralığının rastgele titreşimi varsayılmaktadır. Sürücü, varsayılan akım gücü ve dönüş hızı ayarlarıyla U1'dedir. Veri yolu optimum RT = 50 Ω ile tamamen yüklenmiştir. En küçük göz açıklığı U10'e en uzak olan U1'dadır. Göz yüksekliğiamp0.5 birim aralıktaki led U692 ve U543 için sırasıyla 2 mV ve 10 mV'dir. Her iki durumda da VTH = ±100 mV'ye göre önemli bir gürültü marjı vardır.

AN 522 için Belge Revizyon Geçmişi: Desteklenen Intel FPGA Cihaz Ailelerinde Veri Yolu LVDS Arayüzünün Uygulanması

Belgeler / Kaynaklar

intel AN 522 Desteklenen FPGA Cihaz Ailelerinde Veri Yolu LVDS Arayüzünün Uygulanması [pdf] Kullanıcı Kılavuzu AN 522 Desteklenen FPGA Cihaz Ailelerinde Bus LVDS Arayüzünün Uygulanması, AN 522, Desteklenen FPGA Cihaz Ailelerinde Bus LVDS Arayüzünün Uygulanması, Desteklenen FPGA Cihaz Ailelerinde Arayüz, FPGA Cihaz Ailelerinde

Referanslar

• Kullanıcı Kılavuzu