انٹیل اے این 522 سپورٹڈ ایف پی جی اے ڈیوائس فیملیز میں بس LVDS انٹرفیس کا نفاذ

بس LVDS (BLVDS) LVDS پوائنٹ ٹو پوائنٹ مواصلات کی صلاحیت کو ملٹی پوائنٹ کنفیگریشن تک بڑھاتا ہے۔ ملٹی پوائنٹ BLVDS ملٹی پوائنٹ بیک پلین ایپلی کیشنز کے لیے ایک موثر حل پیش کرتا ہے۔

Intel FPGA ڈیوائسز میں BLVDS نفاذ کی معاونت

آپ درج کردہ I/O معیارات کا استعمال کرتے ہوئے ان انٹیل ڈیوائسز میں BLVDS انٹرفیس کو نافذ کر سکتے ہیں۔

نوٹ:
ان ڈیوائسز میں قابل پروگرام ڈرائیو کی طاقت اور سلیو ریٹ فیچرز آپ کو زیادہ سے زیادہ کارکردگی کے لیے اپنے ملٹی پوائنٹ سسٹم کو اپنی مرضی کے مطابق کرنے کی اجازت دیتے ہیں۔ تعاون یافتہ ڈیٹا کی زیادہ سے زیادہ شرح کا تعین کرنے کے لیے، اپنے مخصوص سسٹم سیٹ اپ اور ایپلیکیشن کی بنیاد پر ایک سمولیشن یا پیمائش انجام دیں۔
BLVDS ختمview صفحہ 4 پر
صفحہ 6 پر انٹیل ڈیوائسز میں BLVDS ٹیکنالوجی
صفحہ 9 پر BLVDS بجلی کی کھپت
BLVDS ڈیزائن سابقampصفحہ 10 پر
صفحہ 17 پر کارکردگی کا تجزیہ
AN 522 کے لیے دستاویز پر نظرثانی کی تاریخ: صفحہ 25 پر معاون Intel FPGA ڈیوائس فیملیز میں بس LVDS انٹرفیس کا نفاذ
متعلقہ معلومات
صفحہ 7 پر Intel FPGA ڈیوائسز میں BLVDS انٹرفیس کے لیے I/O معیارات

BLVDS ختمview

عام ملٹی پوائنٹ BLVDS سسٹم متعدد ٹرانسمیٹر اور ریسیور جوڑوں (ٹرانسیور) پر مشتمل ہوتا ہے جو بس سے جڑے ہوتے ہیں۔
ملٹی پوائنٹ BLVDSپچھلے اعداد و شمار میں ترتیب دو طرفہ نصف ڈوپلیکس مواصلات فراہم کرتی ہے جبکہ باہمی ربط کی کثافت کو کم سے کم کرتی ہے۔ کوئی بھی ٹرانسیور ٹرانسمیٹر کا کردار سنبھال سکتا ہے، بقیہ ٹرانسیور ریسیورز کے طور پر کام کر رہے ہیں (ایک وقت میں صرف ایک ٹرانسمیٹر فعال ہو سکتا ہے)۔ بس پر ڈرائیور کے جھگڑے سے بچنے کے لیے عام طور پر پروٹوکول یا ہارڈویئر حل کے ذریعے بس ٹریفک کنٹرول کی ضرورت ہوتی ہے۔ ملٹی پوائنٹ BLVDS کی کارکردگی بس پر کیپسیٹیو لوڈنگ اور ختم ہونے سے بہت متاثر ہوتی ہے۔
ڈیزائن کے تحفظات
ایک اچھے ملٹی پوائنٹ ڈیزائن کو بہتر سگنل کی سالمیت حاصل کرنے کے لیے بس پر کیپسیٹو لوڈ اور ختم ہونے پر غور کرنا چاہیے۔ آپ کم پن کیپیسیٹینس والے ٹرانسیور، کم گنجائش والے کنیکٹر، اور سٹب کی لمبائی کو چھوٹا رکھ کر لوڈ کیپیسیٹینس کو کم کر سکتے ہیں۔ ملٹی پوائنٹ BLVDS ڈیزائن پر غور کرنے میں سے ایک مکمل طور پر بھری ہوئی بس کی مؤثر تفریق مائبادی ہے، جسے موثر رکاوٹ کہا جاتا ہے، اور بس کے ذریعے پھیلاؤ میں تاخیر۔ دیگر ملٹی پوائنٹ BLVDS ڈیزائن کے تحفظات میں فیل سیف بائیسنگ، کنیکٹر کی قسم اور پن آؤٹ، پی سی بی بس ٹریس لے آؤٹ، اور ڈرائیور ایج ریٹ کی وضاحتیں شامل ہیں۔
مؤثر رکاوٹ
مؤثر رکاوٹ کا انحصار بس کی خصوصیت کی مائبادا زو اور بس پر کیپسیٹیو لوڈنگ پر ہے۔ کنیکٹرز، پلگ ان کارڈ پر موجود اسٹب، پیکیجنگ، اور ریسیور ان پٹ کیپیسیٹینس سبھی کیپسیٹیو لوڈنگ میں حصہ ڈالتے ہیں، جس سے بس کی موثر رکاوٹ کم ہوتی ہے۔
مساوات 1. مؤثر تفریق مائبادی مساوات
بھری ہوئی بس (Zeff) کی مؤثر تفریق مائبادی کا تخمینہ لگانے کے لیے اس مساوات کا استعمال کریں۔کہاں:

• Zdiff (Ω) ≈ 2 × Zo = بس کی امتیازی خصوصیت کی رکاوٹ
•  Co (pF/inch) = خصوصیت کی گنجائش فی یونٹ بس کی لمبائی
• CL (pF) = ہر بوجھ کی گنجائش
•  N = بس پر بوجھ کی تعداد
•  H (انچ) = d × N = بس کی کل لمبائی
•  d (انچ) = ہر پلگ ان کارڈ کے درمیان فاصلہ
•  Cd (pF/inch) = CL/d = تقسیم شدہ اہلیت فی یونٹ لمبائی بس میں

لوڈ کیپیسیٹینس میں اضافہ یا پلگ ان کارڈز کے درمیان فاصلہ زیادہ مؤثر رکاوٹ کو کم کرتا ہے۔ سسٹم کی کارکردگی کو بہتر بنانے کے لیے، کم گنجائش والے ٹرانسیور اور کنیکٹر کو منتخب کرنا ضروری ہے۔ کنیکٹر اور ٹرانسیور I/O پن کے درمیان ہر ریسیور اسٹب کی لمبائی کو جتنا ممکن ہو چھوٹا رکھیں۔
Cd/Co بمقابلہ عام طور پر موثر مائبادی
یہ اعداد و شمار عام طور پر موثر رکاوٹ پر تقسیم شدہ گنجائش کے اثرات کو ظاہر کرتا ہے۔بس کے ہر سرے پر ختم کرنا ضروری ہے، جبکہ ڈیٹا دونوں سمتوں میں بہتا ہے۔ بس میں عکاسی اور گھنٹی بجنے کو کم کرنے کے لیے، آپ کو ٹرمینیشن ریزسٹر کو موثر رکاوٹ سے ملانا چاہیے۔ Cd/Co = 3 والے سسٹم کے لیے، مؤثر رکاوٹ Zdiff کا 0.5 گنا ہے۔ بس پر ڈبل ٹرمینیشن کے ساتھ، ڈرائیور Zdiff کے 0.25 گنا کے مساوی بوجھ دیکھتا ہے۔ اور اس طرح رسیور ان پٹس میں سگنلز کی سوئنگ اور ڈفرنشل شور مارجن کو کم کرتا ہے (اگر معیاری LVDS ڈرائیور استعمال کیا جاتا ہے)۔ BLVDS ڈرائیور اسی طرح کے والیوم کو حاصل کرنے کے لیے ڈرائیو کرنٹ کو بڑھا کر اس مسئلے کو حل کرتا ہے۔tagای ریسیور ان پٹس پر جھولنا۔
تبلیغ میں تاخیر
پھیلاؤ میں تاخیر (tPD = Zo × Co) فی یونٹ کی لمبائی ٹرانسمیشن لائن کے ذریعے وقت کی تاخیر ہے۔ یہ خصوصیت کی رکاوٹ اور خصوصیت پر منحصر ہے۔
بس کی گنجائش
مؤثر تبلیغ میں تاخیر
بھری ہوئی بس کے لیے، آپ اس مساوات کے ساتھ مؤثر تبلیغ میں تاخیر کا حساب لگا سکتے ہیں۔ آپ ڈرائیور A اور ریسیور B کے درمیان tPDEFF × لائن کی لمبائی کے طور پر ڈرائیور A سے وصول کنندہ B تک سگنل کے پھیلنے کے وقت کا حساب لگا سکتے ہیں۔

انٹیل ڈیوائسز میں BLVDS ٹیکنالوجی

تعاون یافتہ انٹیل ڈیوائسز میں، BLVDS انٹرفیس کسی بھی قطار یا کالم I/ بینکوں میں تعاون یافتہ ہے جو 1.8 V کے VCCIO (Intel Arria 10 اور Intel Cyclone 10 GX ڈیوائسز) یا 2.5 V (دیگر معاون آلات) سے تقویت یافتہ ہیں۔ ان I/O بینکوں میں، انٹرفیس کو تفریق I/O پنوں پر سپورٹ کیا جاتا ہے لیکن وقف شدہ کلاک ان پٹ یا کلاک آؤٹ پٹ پن پر نہیں۔ تاہم، Intel Arria 10 اور Intel Cyclone 10 GX آلات میں، BLVDS انٹرفیس وقف شدہ گھڑی پنوں پر معاون ہے جو عام I/Os کے طور پر استعمال ہوتے ہیں۔

•  BLVDS ٹرانسمیٹر دو سنگل اینڈڈ آؤٹ پٹ بفرز کا استعمال کرتا ہے جس میں دوسرے آؤٹ پٹ بفر کو الٹا پروگرام کیا گیا ہے۔
•  BLVDS ریسیور ایک وقف شدہ LVDS ان پٹ بفر استعمال کرتا ہے۔

معاون آلات میں BLVDS I/O بفرزدرخواست کی قسم کے لحاظ سے مختلف ان پٹ یا آؤٹ پٹ بفرز استعمال کریں:

• ملٹی ڈراپ ایپلیکیشن—ان پٹ یا آؤٹ پٹ بفر استعمال کریں اس بات پر منحصر ہے کہ آیا ڈیوائس ڈرائیور یا ریسیور کے آپریشن کے لیے ہے۔
• ملٹی پوائنٹ ایپلی کیشن - آؤٹ پٹ بفر اور ان پٹ بفر ایک جیسے I/O پنوں کا اشتراک کرتے ہیں۔ آپ کو LVDS آؤٹ پٹ بفر کو سہ رخی حالت کے لیے آؤٹ پٹ ان ایبل (oe) سگنل کی ضرورت ہوتی ہے جب یہ سگنل نہیں بھیج رہا ہو۔
•  آؤٹ پٹ بفر کے لیے آن چپ سیریز ٹرمینیشن (RS OCT) کو فعال نہ کریں۔
• آؤٹ پٹ بفرز پر بیرونی ریزسٹرس کا استعمال کریں تاکہ پلگ ان کارڈ پر موجود اسٹب کو مماثلت فراہم کریں۔
• ڈفرنشل ان پٹ بفر کے لیے آن چپ ڈیفرینشل ٹرمینیشن (RD OCT) کو فعال نہ کریں کیونکہ بس ٹرمینیشن عام طور پر بس کے دونوں سروں پر ایکسٹرنل ٹرمینیشن ریزسٹرس کا استعمال کرتے ہوئے لاگو کیا جاتا ہے۔

Intel FPGA آلات میں BLVDS انٹرفیس کے لیے I/O معیارات
آپ متعلقہ I/O معیارات اور معاون Intel آلات کے لیے موجودہ طاقت کے تقاضوں کا استعمال کرتے ہوئے BLVDS انٹرفیس کو نافذ کر سکتے ہیں۔
I/O اسٹینڈرڈ اور فیچر سپورٹ انٹیل ڈیوائسز میں BLVDS انٹرفیس کے لیے

1.  DIFFIO_TX پن حقیقی LVDS ڈیفرینشل ریسیورز کو سپورٹ نہیں کرتا ہے۔

مزید معلومات کے لیے، متعلقہ ڈیوائس دستاویزات کو دیکھیں جیسا کہ متعلقہ معلومات کے سیکشن میں درج ہے:

• پن اسائنمنٹس کی معلومات کے لیے، ڈیوائس پن آؤٹ سے رجوع کریں۔ files.
• I/O معیار کی خصوصیات کے لیے، ڈیوائس ہینڈ بک I/O باب سے رجوع کریں۔
•  برقی تفصیلات کے لیے، ڈیوائس ڈیٹا شیٹ یا DC اور سوئچنگ کی خصوصیات کی دستاویز دیکھیں۔

متعلقہ معلومات

•  انٹیل اسٹریٹکس 10 پن آؤٹ Files
•  Stratix V پن آؤٹ Files
• Stratix IV پن آؤٹ Files
•  Stratix III ڈیوائس پن آؤٹ Files
•  Intel Arria 10 ڈیوائس پن آؤٹ Files
•  Arria V ڈیوائس پن آؤٹ Files
•  Arria II GX ڈیوائس پن آؤٹ Files
• Intel Cyclone 10 GX ڈیوائس پن آؤٹ Files
• Intel Cyclone 10 LP ڈیوائس پن آؤٹ Files
• سائیکلون V ڈیوائس پن آؤٹ Files
•  سائیکلون IV ڈیوائس پن آؤٹ Files
• سائیکلون III ڈیوائس پن آؤٹ Files
• Intel MAX 10 ڈیوائس پن آؤٹ Files
• Intel Stratix 10 عمومی مقصد I/O صارف گائیڈ
•  Stratix V آلات میں I/O خصوصیات
•  Stratix IV ڈیوائس میں I/O خصوصیات
•  Stratix III ڈیوائس I/O کی خصوصیات
• Stratix V آلات میں I/O خصوصیات
•  Stratix IV ڈیوائس میں I/O خصوصیات
•  Stratix III ڈیوائس I/O کی خصوصیات
•  Intel Arria 10 آلات میں I/O اور تیز رفتار I/O
•  Arria V آلات میں I/O خصوصیات
• Arria II آلات میں I/O خصوصیات
•  Intel Cyclone 10 GX آلات میں I/O اور تیز رفتار I/O
•  Intel Cyclone 10 LP آلات میں I/O اور تیز رفتار I/O
• سائیکلون V آلات میں I/O خصوصیات
• سائیکلون IV آلات میں I/O خصوصیات
•  سائیکلون III ڈیوائس فیملی میں I/O کی خصوصیات
• Intel MAX 10 عمومی مقصد I/O صارف گائیڈ
•  انٹیل اسٹریٹکس 10 ڈیوائس ڈیٹا شیٹ
• Stratix V ڈیوائس ڈیٹا شیٹ
•  Stratix IV آلات کے لیے DC اور سوئچنگ کی خصوصیات
•  Stratix III ڈیوائس ڈیٹا شیٹ: DC اور سوئچنگ کی خصوصیات
•  انٹیل ارریا 10 ڈیوائس ڈیٹا شیٹ
•  Arria V ڈیوائس ڈیٹا شیٹ
• Arria II آلات کے لیے ڈیوائس ڈیٹا شیٹ
• Intel Cyclone 10 GX ڈیوائس ڈیٹا شیٹ
•  انٹیل سائکلون 10 ایل پی ڈیوائس ڈیٹا شیٹ
•  سائیکلون V ڈیوائس ڈیٹا شیٹ
•  سائیکلون IV ڈیوائس ڈیٹا شیٹ
• سائیکلون III ڈیوائس ڈیٹا شیٹ
• انٹیل میکس 10 ڈیوائس ڈیٹا شیٹ

BLVDS بجلی کی کھپت

• ڈیوائس میں اپنے ڈیزائن کو لاگو کرنے سے پہلے، ایکسل پر مبنی EPE اس معاون ڈیوائس کے لیے استعمال کریں جو آپ BLVDS I/O بجلی کی کھپت کا اندازہ لگانے کے لیے استعمال کرتے ہیں۔
•  ان پٹ اور دو طرفہ پنوں کے لیے، BLVDS ان پٹ بفر ہمیشہ فعال ہوتا ہے۔ BLVDS ان پٹ بفر بجلی استعمال کرتا ہے اگر بس میں سوئچنگ کی سرگرمی ہو (سابقہ ​​کے لیےample، دوسرے ٹرانسیور ڈیٹا بھیج رہے ہیں اور وصول کر رہے ہیں، لیکن سائیکلون III ڈیوائس مطلوبہ وصول کنندہ نہیں ہے)۔
•  اگر آپ BLVDS کو ملٹی ڈراپ میں ان پٹ بفر کے طور پر یا ملٹی پوائنٹ ایپلی کیشنز میں ایک دو طرفہ بفر کے طور پر استعمال کرتے ہیں، تو Intel تجویز کرتا ہے کہ ٹوگل ریٹ درج کریں جس میں بس کی تمام سرگرمیاں شامل ہوں، نہ کہ صرف Intel ڈیوائس BLVDS ان پٹ بفر کے لیے بنائی گئی سرگرمیاں۔

ExampEPE میں BLVDS I/O ڈیٹا انٹری کا لی
یہ اعداد و شمار سائیکلون III EPE میں BLVDS I/O کے اندراج کو ظاہر کرتا ہے۔ دیگر معاون Intel آلات کے EPE میں منتخب کرنے کے لیے I/O معیارات کے لیے، متعلقہ معلومات سے رجوع کریں۔Intel تجویز کرتا ہے کہ آپ اپنے ڈیزائن کو مکمل کرنے کے بعد ایک درست BLVDS I/O پاور تجزیہ کرنے کے لیے Intel Quartus Prime Power Analyzer Tool کا استعمال کریں۔ پاور اینالائزر ٹول جگہ اور راستے کے مکمل ہونے کے بعد ڈیزائن کی تفصیلات کی بنیاد پر طاقت کا تخمینہ لگاتا ہے۔ پاور اینالائزر ٹول صارف کے داخل کردہ، تخروپن سے اخذ کردہ، اور تخمینہ شدہ سگنل کی سرگرمیوں کے امتزاج کا اطلاق کرتا ہے جو تفصیلی سرکٹ ماڈلز کے ساتھ مل کر، بہت درست پاور تخمینہ دیتا ہے۔
متعلقہ معلومات

• پاور تجزیہ باب، انٹیل کوارٹس پرائم پرو ایڈیشن ہینڈ بک
  Intel Stratix 10, Intel Arria 10, اور Intel Cyclone 10 GX ڈیوائس فیملیز کے لیے Intel Quartus Prime Pro Edition Power Analyzer ٹول کے بارے میں مزید معلومات فراہم کرتا ہے۔
• پاور تجزیہ باب، انٹیل کوارٹس پرائم اسٹینڈرڈ ایڈیشن ہینڈ بک
  Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, اور Intel کے لیے Intel Quartus Prime Standard Edition Power Analyzer ٹول کے بارے میں مزید معلومات فراہم کرتا ہے۔ MAX 10 ڈیوائس فیملیز۔
• Early Power Estimators (EPE) اور پاور اینالائزر صفحہ
  EPE اور Intel Quartus Prime Power Analyzer ٹول کے بارے میں مزید معلومات فراہم کرتا ہے۔
• صفحہ 3 پر معاون انٹیل FPGA ڈیوائس فیملیز میں بس LVDS انٹرفیس کا نفاذ
  BLVDS بجلی کی کھپت کا اندازہ لگانے کے لیے EPE میں منتخب کرنے کے لیے I/O معیارات کی فہرست بناتا ہے۔

BLVDS ڈیزائن سابقample
ڈیزائن سابقample آپ کو دکھاتا ہے کہ انٹیل کوارٹس پرائم سافٹ ویئر میں متعلقہ عمومی مقصد I/O (GPIO) IP کور کے ساتھ معاون آلات میں BLVDS I/O بفر کو کیسے شروع کیا جائے۔

•  Intel Stratix 10، Intel Arria 10، اور Intel Cyclone 10 GX آلات—GPIO Intel FPGA IP کور استعمال کرتے ہیں۔
•  Intel MAX 10 آلات—GPIO Lite Intel FPGA IP کور استعمال کریں۔
•  دیگر تمام معاون آلات — ALTIOBUF IP کور استعمال کریں۔

آپ ڈیزائن سابق ڈاؤن لوڈ کر سکتے ہیںampمتعلقہ معلومات میں لنک سے. BLVDS I/O بفر مثال کے لیے، Intel مندرجہ ذیل اشیاء کی سفارش کرتا ہے:

•  GPIO IP کور کو دو طرفہ موڈ میں ڈیفرینشل موڈ آن کر کے لاگو کریں۔
•  دو طرفہ پنوں کو I/O معیار تفویض کریں:
•  BLVDS—Intel Cyclone 10 LP، Cyclone IV، Cyclone III، اور Intel MAX 10 آلات۔
•  تفریق SSTL-2 کلاس I یا کلاس II — Stratix V، Stratix IV، Stratix III، Arria V، Arria II، اور Cyclone V آلات۔
• تفریق SSTL-18 کلاس I یا کلاس II—Intel Stratix 10، Intel Arria 10، اور Intel Cyclone 10 GX آلات۔

لکھنے اور پڑھنے کے آپریشن کے دوران ان پٹ یا آؤٹ پٹ بفرز آپریشن

• oe پورٹ سنگل اینڈڈ آؤٹ پٹ بفرز کو فعال یا غیر فعال کرنے کے لیے ڈیوائس کور سے oe سگنل وصول کرتا ہے۔
•  ریڈ آپریشن کے دوران آؤٹ پٹ بفرز کو سہ رخی حالت میں رکھنے کے لیے oe سگنل کو کم رکھیں۔
•  AND گیٹ کا کام منتقل شدہ سگنل کو ڈیوائس کور میں واپس جانے سے روکنا ہے۔ تفریق ان پٹ بفر ہمیشہ فعال ہوتا ہے۔

متعلقہ معلومات

•  I/O بفر (ALTIOBUF) IP کور صارف گائیڈ
•  GPIO IP کور صارف گائیڈ
•  Intel MAX 10 I/O نفاذ کے رہنما
• انٹیل ایف پی جی اے آئی پی کور کا تعارف
• ڈیزائن سابقampAN 522 کے لیے

انٹیل کوارٹس پرائم ڈیزائن فراہم کرتا ہے۔ampاس ایپلیکیشن نوٹ میں les کا استعمال کیا گیا ہے۔
ڈیزائن سابقampانٹیل اسٹریٹکس 10 ڈیوائسز کے لیے رہنما خطوط
یہ اقدامات صرف Intel Stratix 10 آلات پر لاگو ہوتے ہیں۔ یقینی بنائیں کہ آپ GPIO Intel FPGA IP کور استعمال کرتے ہیں۔

1. ایک GPIO Intel FPGA IP کور بنائیں جو دو طرفہ ان پٹ اور آؤٹ پٹ بفر کو سپورٹ کر سکے۔
   • a GPIO Intel FPGA IP کور کو فوری بنائیں۔
   • ب ڈیٹا ڈائریکشن میں، Bidir کو منتخب کریں۔
   • c ڈیٹا چوڑائی میں، 1 درج کریں۔
   • d تفریق بفر استعمال کریں کو آن کریں۔
   • e رجسٹر موڈ میں، کوئی بھی نہیں منتخب کریں۔
2. ماڈیولز اور ان پٹ اور آؤٹ پٹ پورٹس کو جوڑیں جیسا کہ درج ذیل تصویر میں دکھایا گیا ہے:
   ان پٹ اور آؤٹ پٹ پورٹس کنکشن Exampلی انٹیل اسٹریٹکس 10 ڈیوائسز کے لیے
3. اسائنمنٹ ایڈیٹر میں، متعلقہ I/O معیار تفویض کریں جیسا کہ مندرجہ ذیل تصویر میں دکھایا گیا ہے۔ آپ موجودہ طاقت اور سلیو ریٹ کے اختیارات بھی سیٹ کر سکتے ہیں۔ بصورت دیگر، Intel Quartus Prime سافٹ ویئر پہلے سے طے شدہ ترتیبات کو فرض کرتا ہے۔
   Intel Stratix 10 ڈیوائسز کے لیے انٹیل کوارٹس پرائم اسائنمنٹ ایڈیٹر میں BLVDS I/O اسائنمنٹ
4. ModelSim* - Intel FPGA ایڈیشن سافٹ ویئر کے ساتھ فنکشنل سمولیشن مرتب کریں اور انجام دیں۔

متعلقہ معلومات

• ModelSim - Intel FPGA ایڈیشن سافٹ ویئر سپورٹ
  ModelSim – Intel FPGA Edition سافٹ ویئر کے بارے میں مزید معلومات فراہم کرتا ہے اور اس میں انسٹالیشن، استعمال، اور ٹربل شوٹنگ جیسے موضوعات کے مختلف لنکس شامل ہیں۔
• صفحہ 7 پر Intel FPGA ڈیوائسز میں BLVDS انٹرفیس کے لیے I/O معیارات
  پنوں اور I/O معیارات کی فہرست بناتا ہے جو آپ BLVDS ایپلیکیشنز کے لیے معاون Intel FPGA آلات میں دستی طور پر تفویض کر سکتے ہیں۔
• ڈیزائن سابقampAN 522 کے لیے
  انٹیل کوارٹس پرائم ڈیزائن فراہم کرتا ہے۔ampاس ایپلیکیشن نوٹ میں les کا استعمال کیا گیا ہے۔

ڈیزائن سابقampانٹیل آرریا 10 ڈیوائسز کے لیے رہنما خطوط
یہ اقدامات صرف Intel Quartus Prime Standard Edition استعمال کرنے والے Intel Arria 10 آلات پر لاگو ہوتے ہیں۔ یقینی بنائیں کہ آپ GPIO Intel FPGA IP کور استعمال کرتے ہیں۔

1. StratixV_blvds.qar کھولیں۔ file Stratix V ڈیزائن ایکس درآمد کرنے کے لیےampIntel Quartus Prime Standard Edition سافٹ ویئر میں داخل ہوں۔
2. ڈیزائن سابق کو منتقل کریں۔ampGPIO Intel FPGA IP کور استعمال کرنے کے لیے:
   • a مینو پر، پروجیکٹ ➤ اپ گریڈ IP اجزاء کو منتخب کریں۔
   • ب "ALIOBUF" ہستی پر ڈبل کلک کریں۔
     ALTIOBUF IP کور کے لیے میگا وزرڈ پلگ ان مینیجر ونڈو ظاہر ہوتا ہے۔
   • c میچ پروجیکٹ/ڈیفالٹ کو آف کریں۔
   • d فی الحال منتخب کردہ ڈیوائس فیملی میں، Arria 10 کو منتخب کریں۔
   • e Finish پر کلک کریں اور پھر Finish پر دوبارہ کلک کریں۔
   • f ظاہر ہونے والے ڈائیلاگ باکس میں، ٹھیک ہے پر کلک کریں۔
     Intel Quartus Prime Pro Edition سافٹ ویئر منتقلی کا عمل انجام دیتا ہے اور پھر GPIO IP پیرامیٹر ایڈیٹر دکھاتا ہے۔
3. دو طرفہ ان پٹ اور آؤٹ پٹ بفر کو سپورٹ کرنے کے لیے GPIO Intel FPGA IP کور کو کنفیگر کریں:
   • a ڈیٹا ڈائریکشن میں، Bidir کو منتخب کریں۔
   • ب ڈیٹا چوڑائی میں، 1 درج کریں۔
   • c تفریق بفر استعمال کریں کو آن کریں۔
   • d ختم پر کلک کریں اور آئی پی کور تیار کریں۔
4. ماڈیولز اور ان پٹ اور آؤٹ پٹ پورٹس کو جوڑیں جیسا کہ درج ذیل تصویر میں دکھایا گیا ہے:
   ان پٹ اور آؤٹ پٹ پورٹس کنکشن Exampلی انٹیل ارریا 10 ڈیوائسز کے لیے
5. اسائنمنٹ ایڈیٹر میں، متعلقہ I/O معیار تفویض کریں جیسا کہ مندرجہ ذیل تصویر میں دکھایا گیا ہے۔ آپ موجودہ طاقت اور سلیو ریٹ کے اختیارات بھی سیٹ کر سکتے ہیں۔ بصورت دیگر، Intel Quartus Prime Standard Edition سافٹ ویئر Intel Arria 10 ڈیوائسز کے لیے ڈیفالٹ سیٹنگز کو فرض کرتا ہے—Differential SSTL-18 Class I یا Class II I/O معیار۔
   Intel Arria 10 ڈیوائسز کے لیے انٹیل کوارٹس پرائم اسائنمنٹ ایڈیٹر میں BLVDS I/O اسائنمنٹنوٹ:
   Intel Arria 10 ڈیوائسز کے لیے، آپ اسائنمنٹ ایڈیٹر کے ساتھ LVDS پنوں کے لیے p اور n پن دونوں مقامات کو دستی طور پر تفویض کر سکتے ہیں۔
6. ModelSim – Intel FPGA Edition سافٹ ویئر کے ساتھ فنکشنل سمولیشن مرتب کریں اور انجام دیں۔

متعلقہ معلومات

• ModelSim - Intel FPGA ایڈیشن سافٹ ویئر سپورٹ
  ModelSim – Intel FPGA Edition سافٹ ویئر کے بارے میں مزید معلومات فراہم کرتا ہے اور اس میں انسٹالیشن، استعمال، اور ٹربل شوٹنگ جیسے موضوعات کے مختلف لنکس شامل ہیں۔
• صفحہ 7 پر Intel FPGA ڈیوائسز میں BLVDS انٹرفیس کے لیے I/O معیارات
  پنوں اور I/O معیارات کی فہرست بناتا ہے جو آپ BLVDS ایپلیکیشنز کے لیے معاون Intel FPGA آلات میں دستی طور پر تفویض کر سکتے ہیں۔
• ڈیزائن سابقampAN 522 کے لیے
  انٹیل کوارٹس پرائم ڈیزائن فراہم کرتا ہے۔ampاس ایپلیکیشن نوٹ میں les کا استعمال کیا گیا ہے۔

ڈیزائن سابقampانٹیل میکس 10 ڈیوائسز کے لیے رہنما خطوط
یہ اقدامات صرف Intel MAX 10 آلات پر لاگو ہوتے ہیں۔ یقینی بنائیں کہ آپ GPIO Lite Intel FPGA IP کور استعمال کرتے ہیں۔

1. ایک GPIO Lite Intel FPGA IP کور بنائیں جو دو طرفہ ان پٹ اور آؤٹ پٹ بفر کو سپورٹ کر سکے:
   • a GPIO Lite Intel FPGA IP کور کو فوری بنائیں۔
   • ب ڈیٹا ڈائریکشن میں، Bidir کو منتخب کریں۔
   • c ڈیٹا چوڑائی میں، 1 درج کریں۔
   • d سیڈو ڈیفرینشل بفر استعمال کریں کو آن کریں۔
   • e رجسٹر موڈ میں، بائی پاس کو منتخب کریں۔
2. ماڈیولز اور ان پٹ اور آؤٹ پٹ پورٹس کو جوڑیں جیسا کہ درج ذیل تصویر میں دکھایا گیا ہے:
    ان پٹ اور آؤٹ پٹ پورٹس کنکشن Exampلی انٹیل میکس 10 ڈیوائسز کے لیے
3. اسائنمنٹ ایڈیٹر میں، متعلقہ I/O معیار تفویض کریں جیسا کہ مندرجہ ذیل تصویر میں دکھایا گیا ہے۔ آپ موجودہ طاقت اور سلیو ریٹ کے اختیارات بھی سیٹ کر سکتے ہیں۔ بصورت دیگر، Intel Quartus Prime سافٹ ویئر پہلے سے طے شدہ ترتیبات کو فرض کرتا ہے۔
   Intel MAX 10 آلات کے لیے انٹیل کوارٹس پرائم اسائنمنٹ ایڈیٹر میں BLVDS I/O اسائنمنٹ
4. ModelSim – Intel FPGA Edition سافٹ ویئر کے ساتھ فنکشنل سمولیشن مرتب کریں اور انجام دیں۔

متعلقہ معلومات

• ModelSim - Intel FPGA ایڈیشن سافٹ ویئر سپورٹ
  ModelSim – Intel FPGA Edition سافٹ ویئر کے بارے میں مزید معلومات فراہم کرتا ہے اور اس میں انسٹالیشن، استعمال، اور ٹربل شوٹنگ جیسے موضوعات کے مختلف لنکس شامل ہیں۔
• صفحہ 7 پر Intel FPGA ڈیوائسز میں BLVDS انٹرفیس کے لیے I/O معیارات
  پنوں اور I/O معیارات کی فہرست بناتا ہے جو آپ BLVDS ایپلیکیشنز کے لیے معاون Intel FPGA آلات میں دستی طور پر تفویض کر سکتے ہیں۔
• ڈیزائن سابقampAN 522 کے لیے
  انٹیل کوارٹس پرائم ڈیزائن فراہم کرتا ہے۔ampاس ایپلیکیشن نوٹ میں les کا استعمال کیا گیا ہے۔

ڈیزائن سابقampIntel Arria 10، Intel Cyclone 10 GX، اور Intel MAX 10 کے علاوہ تمام معاون آلات کے لیے رہنما خطوط

یہ اقدامات تمام معاون آلات پر لاگو ہوتے ہیں سوائے Intel Arria 10، Intel Cyclone 10 GX، اور Intel MAX 10 کے۔ یقینی بنائیں کہ آپ ALTIOBUF IP کور استعمال کرتے ہیں۔

1.  ایک ALTIOBUF IP کور بنائیں جو دو طرفہ ان پٹ اور آؤٹ پٹ بفر کو سپورٹ کر سکے۔
   • a ALTIOBUF IP کور کو فوری بنائیں۔
   • ب ماڈیول کو دو طرفہ بفر کے طور پر ترتیب دیں۔
   • c بفرز کی تعداد کتنی ہے اس میں، 1 درج کریں۔
   • d تفریق موڈ استعمال کریں کو آن کریں۔
2. ماڈیولز اور ان پٹ اور آؤٹ پٹ پورٹس کو جوڑیں جیسا کہ درج ذیل تصویر میں دکھایا گیا ہے:
    ان پٹ اور آؤٹ پٹ پورٹس کنکشن Exampانٹیل ارریا 10، انٹیل سائکلون 10 جی ایکس، اور انٹیل میکس 10 آلات کے علاوہ تمام معاون آلات کے لیے
3. اسائنمنٹ ایڈیٹر میں، متعلقہ I/O معیار تفویض کریں جیسا کہ آپ کے آلے کے مطابق درج ذیل تصویر میں دکھایا گیا ہے۔ آپ موجودہ طاقت اور سلیو ریٹ کے اختیارات بھی سیٹ کر سکتے ہیں۔ بصورت دیگر، Intel Quartus Prime سافٹ ویئر پہلے سے طے شدہ ترتیبات کو فرض کرتا ہے۔
   • Intel Cyclone 10 LP، Cyclone IV، Cyclone III، اور Cyclone III LS ڈیوائسز—BLVDS I/O معیاری دو طرفہ p اور n پنوں کے لیے جیسا کہ درج ذیل تصویر میں دکھایا گیا ہے۔
   • Stratix V، Stratix IV، Stratix III، Arria V، Arria II، اور Cyclone V آلات—Differential SSTL-2 کلاس I یا کلاس II I/O معیار۔
     انٹیل کوارٹس پرائم اسائنمنٹ ایڈیٹر میں BLVDS I/O اسائنمنٹنوٹ: آپ اسائنمنٹ ایڈیٹر کے ساتھ ہر معاون ڈیوائس کے لیے p اور n پن دونوں مقامات کو دستی طور پر تفویض کر سکتے ہیں۔ معاون آلات اور پنوں کے لیے جو آپ دستی طور پر تفویض کر سکتے ہیں، متعلقہ معلومات سے رجوع کریں۔
4. ModelSim – Intel FPGA Edition سافٹ ویئر کے ساتھ فنکشنل سمولیشن مرتب کریں اور انجام دیں۔

Exampفنکشنل سمولیشن کے نتائج
جب oe سگنل پر زور دیا جاتا ہے، BLVDS تحریری آپریشن موڈ میں ہوتا ہے۔ جب oe سگنل ختم ہوجاتا ہے، BLVDS ریڈ آپریشن موڈ میں ہوتا ہے۔نوٹ:
ویریلوگ ایچ ڈی ایل کا استعمال کرتے ہوئے تخروپن کے لیے، آپ blvds_tb.v ٹیسٹ بینچ استعمال کر سکتے ہیں، جو متعلقہ ڈیزائن میں شامل ہے۔ample
متعلقہ معلومات

• ModelSim - Intel FPGA ایڈیشن سافٹ ویئر سپورٹ
  ModelSim – Intel FPGA Edition سافٹ ویئر کے بارے میں مزید معلومات فراہم کرتا ہے اور اس میں انسٹالیشن، استعمال، اور ٹربل شوٹنگ جیسے موضوعات کے مختلف لنکس شامل ہیں۔
• صفحہ 7 پر Intel FPGA ڈیوائسز میں BLVDS انٹرفیس کے لیے I/O معیارات
  پنوں اور I/O معیارات کی فہرست بناتا ہے جو آپ BLVDS ایپلیکیشنز کے لیے معاون Intel FPGA آلات میں دستی طور پر تفویض کر سکتے ہیں۔
• ڈیزائن سابقampAN 522 کے لیے
  انٹیل کوارٹس پرائم ڈیزائن فراہم کرتا ہے۔ampاس ایپلیکیشن نوٹ میں les کا استعمال کیا گیا ہے۔

کارکردگی کا تجزیہ

ملٹی پوائنٹ BLVDS کارکردگی کا تجزیہ بس کے ختم ہونے، لوڈنگ، ڈرائیور اور ریسیور کی خصوصیات، اور سسٹم پر ڈرائیور سے وصول کنندہ کے مقام کے اثرات کو ظاہر کرتا ہے۔ آپ شامل BLVDS ڈیزائن سابق استعمال کر سکتے ہیںampملٹی پوائنٹ ایپلی کیشن کی کارکردگی کا تجزیہ کرنے کے لیے:

•  سائیکلون III BLVDS ڈیزائن سابقample—یہ ڈیزائن سابقample تمام تعاون یافتہ Stratix، Arria، اور Cyclone ڈیوائس سیریز پر لاگو ہوتا ہے۔ Intel Arria 10 یا Intel Cyclone 10 GX ڈیوائس فیملی کے لیے، آپ کو ڈیزائن کو منتقل کرنے کی ضرورت ہے۔ampاس سے پہلے کہ آپ اسے استعمال کر سکیں پہلے متعلقہ ڈیوائس فیملی کو بھیجیں۔
• Intel MAX 10 BLVDS ڈیزائن سابقample—یہ ڈیزائن سابقample Intel MAX 10 ڈیوائس فیملی پر لاگو ہوتا ہے۔
• Intel Stratix 10 BLVDS ڈیزائن سابقample—یہ ڈیزائن سابقampلی انٹیل اسٹریٹکس 10 ڈیوائس فیملی پر لاگو ہے۔

نوٹ:
اس سیکشن میں ملٹی پوائنٹ BLVDS کی کارکردگی کا تجزیہ HyperLynx* میں Cyclone III BLVDS ان پٹ/آؤٹ پٹ بفر انفارمیشن سپیکیشن (IBIS) ماڈل سمولیشن پر مبنی ہے۔
Intel تجویز کرتا ہے کہ آپ ان Intel IBIS ماڈلز کو نقلی کے لیے استعمال کریں:

• Stratix III، Stratix IV، اور Stratix V آلات—آلہ کے لیے مخصوص فرق SSTL-2 IBIS ماڈل
• Intel Stratix 10، Intel Arria 10(2) اور Intel Cyclone 10 GX آلات:
  •  آؤٹ پٹ بفر — تفریق SSTL-18 IBIS ماڈل
  • ان پٹ بفر—LVDS IBIS ماڈل

متعلقہ معلومات

• انٹیل FPGA IBIS ماڈل صفحہ
  Intel FPGA ڈیوائس ماڈلز کے ڈاؤن لوڈز فراہم کرتا ہے۔
•  ڈیزائن سابقampAN 522 کے لیے
  انٹیل کوارٹس پرائم ڈیزائن فراہم کرتا ہے۔ampاس ایپلیکیشن نوٹ میں les کا استعمال کیا گیا ہے۔

سسٹم سیٹ اپ

 ملٹی پوائنٹ BLVDS سائیکلون III BLVDS ٹرانسسیورز کے ساتھ
یہ اعداد و شمار دس سائیکلون III BLVDS ٹرانسسیور (جس کا نام U1 سے U10 ہے) کے ساتھ ملٹی پوائنٹ ٹوپولوجی کی منصوبہ بندی کو ظاہر کرتا ہے۔فرض کیا جاتا ہے کہ بس ٹرانسمیشن لائن میں درج ذیل خصوصیات ہیں:

•  ایک پٹی لائن
•  50 Ω کی خصوصیت کی رکاوٹ
• 3.6 pF فی انچ کی خصوصیت کی گنجائش
•  10 انچ کی لمبائی
• Intel Arria 10 IBIS ماڈل ابتدائی ہیں اور Intel IBIS ماڈل پر دستیاب نہیں ہیں۔ web صفحہ اگر آپ کو ان ابتدائی Intel Arria 10 IBIS ماڈلز کی ضرورت ہے تو Intel سے رابطہ کریں۔
• تقریباً 100 Ω کی بس تفریق خصوصیت کی رکاوٹ
•  1 انچ کے ہر ٹرانسیور کے درمیان فاصلہ
• بس کو دونوں سروں پر ٹرمینیشن ریزسٹر RT کے ساتھ ختم کیا گیا۔

• ڈیفالٹ ڈرائیو کی طاقت 12 ایم اے
• ڈیفالٹ کے لحاظ سے سست رفتار کی ترتیبات
• 6 pF کے ہر ٹرانسیور کی پن کیپیسیٹینس
•  ہر BLVDS ٹرانسیور پر سٹب 1 Ω کی خصوصیت کی رکاوٹ اور 50 pF فی انچ کی خصوصیت کی گنجائش والی 3 انچ کی مائیکرو اسٹریپ ہے۔
•  بس میں ہر ٹرانسیور کے کنکشن (کنیکٹر، پیڈ، اور پی سی بی کے ذریعے) کی گنجائش 2 پی ایف سمجھی جاتی ہے۔
• ہر بوجھ کی کل گنجائش تقریباً 11 pF ہے۔

1 انچ لوڈ اسپیسنگ کے لیے، تقسیم شدہ گنجائش 11 pF فی انچ کے برابر ہے۔ سٹبس کی وجہ سے ہونے والی عکاسی کو کم کرنے کے لیے، اور اس سے نکلنے والے سگنلز کو کم کرنے کے لیے
ڈرائیور، 50 Ω ریزسٹر RS سے مماثل ایک مائبادا ہر ٹرانسیور کے آؤٹ پٹ پر رکھا جاتا ہے۔

بس ختم کرنا
مکمل طور پر بھری ہوئی بس کا موثر مائبادا 52 Ω ہے اگر آپ بس کی خصوصیت کی گنجائش اور سیٹ اپ کی فی یونٹ لمبائی کی تقسیم شدہ گنجائش کو مؤثر تفریق مائبادی مساوات میں بدل دیتے ہیں۔ زیادہ سے زیادہ سگنل کی سالمیت کے لیے، آپ کو RT کو 52 Ω سے ملانا چاہیے۔ درج ذیل اعداد و شمار ریسیور ان پٹ پنوں پر ڈیفرینشل ویوفارم (VID) پر مماثل-، انڈر-، اور اوور ٹرمینیشن کے اثرات دکھاتے ہیں۔ ڈیٹا کی شرح 100 ایم بی پی ایس ہے۔ ان اعداد و شمار میں، انڈر ٹرمینیشن (RT = 25 Ω) کے نتیجے میں عکاسی ہوتی ہے اور شور کے مارجن میں نمایاں کمی ہوتی ہے۔ کچھ معاملات میں، برطرفی کے تحت وصول کنندہ کی حد (VTH = ±100 mV) کی بھی خلاف ورزی ہوتی ہے۔ جب RT کو 50 Ω میں تبدیل کیا جاتا ہے، VTH کے حوالے سے کافی شور مارجن ہوتا ہے اور عکاسی نہ ہونے کے برابر ہوتی ہے۔

بس ختم ہونے کا اثر (ڈرائیور U1 میں، ریسیور U2 میں)
اس اعداد و شمار میں، U1 ٹرانسمیٹر کے طور پر کام کرتا ہے اور U2 سے U10 وصول کنندگان ہیں۔

بس ختم ہونے کا اثر (ڈرائیور U1 میں، ریسیور U10 میں)
اس اعداد و شمار میں، U1 ٹرانسمیٹر کے طور پر کام کرتا ہے اور U2 سے U10 وصول کنندگان ہیں۔

بس ختم ہونے کا اثر (ڈرائیور U5 میں، ریسیور U6 میں)
اس اعداد و شمار میں، U5 ٹرانسمیٹر ہے اور باقی ریسیورز ہیں۔

بس ختم ہونے کا اثر (ڈرائیور U5 میں، ریسیور U10 میں)
اس اعداد و شمار میں، U5 ٹرانسمیٹر ہے اور باقی ریسیورز ہیں۔بس پر ڈرائیور اور ریسیور کی رشتہ دار پوزیشن بھی موصول ہونے والے سگنل کے معیار کو متاثر کرتی ہے۔ ڈرائیور کے قریب ترین وصول کنندہ کو ٹرانسمیشن لائن کے بدترین اثر کا سامنا کرنا پڑتا ہے کیونکہ اس مقام پر، کنارے کی شرح سب سے تیز ہے۔ جب ڈرائیور بس کے بیچ میں ہوتا ہے تو یہ اور بھی خراب ہو جاتا ہے۔
سابق کے لیےampلی، صفحہ 16 پر تصویر 20 اور صفحہ 18 پر تصویر 21 کا موازنہ کریں۔ وصول کنندہ U6 پر VID (ڈرائیور U5 پر) وصول کنندہ U2 (ڈرائیور U1 پر) سے زیادہ بڑی گھنٹی دکھاتا ہے۔ دوسری طرف، جب ریسیور ڈرائیور سے مزید دور ہوتا ہے تو کنارے کی شرح کم ہوجاتی ہے۔ ریکارڈ کیا گیا سب سے بڑا اضافہ وقت 1.14 ns ہے جس میں ڈرائیور بس کے ایک سرے پر واقع ہے (U1) اور ریسیور دوسرے سرے پر (U10)۔

سٹب کی لمبائی
سٹب کی لمبی لمبائی نہ صرف ڈرائیور سے ریسیور تک پرواز کے وقت کو بڑھاتی ہے، بلکہ اس کے نتیجے میں لوڈ کی گنجائش بھی زیادہ ہوتی ہے، جس کی وجہ سے زیادہ عکاسی ہوتی ہے۔

سٹب کی لمبائی بڑھانے کا اثر (ڈرائیور U1 میں، وصول کنندہ U10 میں)
یہ اعداد و شمار U10 پر VID کا موازنہ کرتا ہے جب سٹب کی لمبائی ایک انچ سے دو انچ تک بڑھ جاتی ہے اور ڈرائیور U1 پر ہوتا ہے۔

سٹب ختم کرنا
آپ کو ڈرائیور کی رکاوٹ کو اسٹب خصوصیت کی رکاوٹ سے ملانا چاہیے۔ ڈرائیور آؤٹ پٹ پر سیریز ٹرمینیشن ریزسٹر RS رکھنے سے لمبے سٹب اور تیز کنارے کی شرح کی وجہ سے ہونے والے منفی ٹرانسمیشن لائن اثر کو بہت حد تک کم کر دیتا ہے۔ اس کے علاوہ، وصول کنندہ کی تفصیلات کو پورا کرنے کے لیے VID کو کم کرنے کے لیے RS کو تبدیل کیا جا سکتا ہے۔

سٹب ختم کرنے کا اثر (ڈرائیور U1 میں، وصول کنندہ U2 اور U10 میں)
یہ اعداد و شمار U2 اور U10 پر VID کا موازنہ کرتا ہے جب U1 منتقل ہوتا ہے۔

ڈرائیور سلیو ریٹ
ایک تیز رفتار شرح عروج کے وقت کو بہتر بنانے میں مدد کرتی ہے، خاص طور پر ڈرائیور سے سب سے دور ریسیور پر۔ تاہم، ایک تیز تر سلیو ریٹ بھی عکاسی کی وجہ سے بجنے کی آواز کو بڑھاتا ہے۔

ڈرائیور ایج ریٹ کا اثر (ڈرائیور U1 میں، وصول کنندہ U2 اور U10 میں)
یہ اعداد و شمار ڈرائیور سلیو ریٹ اثر کو ظاہر کرتا ہے۔ 12 ایم اے ڈرائیو کی طاقت کے ساتھ سست اور تیز رفتار سلیو ریٹ کے درمیان موازنہ کیا جاتا ہے۔ ڈرائیور U1 پر ہے اور U2 اور U10 پر تفریق لہروں کی جانچ کی جاتی ہے۔

سسٹم کی مجموعی کارکردگی

ایک ملٹی پوائنٹ BLVDS کے ذریعہ تعاون یافتہ سب سے زیادہ ڈیٹا ریٹ کا تعین ڈرائیور کے سب سے دور رسیور کے آئی آریگرام کو دیکھ کر کیا جاتا ہے۔ اس مقام پر، منتقل ہونے والے سگنل میں کنارے کی رفتار سب سے سست ہوتی ہے اور آنکھ کھلنے کو متاثر کرتی ہے۔ اگرچہ موصول ہونے والے سگنل کا معیار اور شور کے مارجن کا مقصد ایپلی کیشنز پر منحصر ہے، آنکھ جتنی وسیع ہوگی، اتنا ہی بہتر ہے۔ تاہم، آپ کو ڈرائیور کے قریب ترین ریسیور کو بھی چیک کرنا چاہیے، کیونکہ اگر رسیور ڈرائیور کے قریب ہوتا ہے تو ٹرانسمیشن لائن کے اثرات بدتر ہوتے ہیں۔
شکل 23۔ 400 ایم بی پی ایس پر آئی ڈائیگرام (ڈرائیور U1 میں، ریسیور U2 اور U10 میں)
یہ اعداد و شمار 2 Mbps پر ڈیٹا کی شرح کے لیے U10 (سرخ وکر) اور U400 (نیلے رنگ کے منحنی خطوط) پر آنکھوں کے خاکوں کی وضاحت کرتا ہے۔ تخروپن میں 1٪ یونٹ کے وقفے کی بے ترتیب جھٹکے کو فرض کیا جاتا ہے۔ ڈرائیور پہلے سے طے شدہ موجودہ طاقت اور متعدد شرح کی ترتیبات کے ساتھ U1 پر ہے۔ بس پوری طرح سے زیادہ سے زیادہ RT = 50 Ω سے بھری ہوئی ہے۔ آنکھ کا سب سے چھوٹا کھلنا U10 پر ہے، جو U1 سے سب سے دور ہے۔ آنکھ کی اونچائی samp0.5 یونٹ وقفہ پر لیڈ بالترتیب U692 اور U543 کے لیے 2 mV اور 10 mV ہے۔ دونوں صورتوں کے لیے VTH = ±100 mV کے حوالے سے کافی شور کا مارجن ہے۔

AN 522 کے لیے دستاویز پر نظر ثانی کی تاریخ: تعاون یافتہ Intel FPGA ڈیوائس فیملیز میں بس LVDS انٹرفیس کا نفاذ

دستاویزات / وسائل

انٹیل اے این 522 سپورٹڈ ایف پی جی اے ڈیوائس فیملیز میں بس LVDS انٹرفیس کا نفاذ [پی ڈی ایف] یوزر گائیڈ AN 522 سپورٹڈ FPGA ڈیوائس فیملیز میں بس LVDS انٹرفیس کا نفاذ، AN 522، FPGA ڈیوائس فیملیز میں بس LVDS انٹرفیس کا نفاذ، FPGA ڈیوائس فیملیز میں انٹرفیس، FPGA ڈیوائس فیملیز

حوالہ جات

• صارف دستی