intel AN 522 പിന്തുണയ്ക്കുന്ന FPGA ഉപകരണ കുടുംബങ്ങളിൽ ബസ് എൽവിഡിഎസ് ഇന്റർഫേസ് നടപ്പിലാക്കുന്നു

ബസ് എൽ‌വി‌ഡി‌എസ് (ബി‌എൽ‌വി‌ഡി‌എസ്) എൽ‌വി‌ഡി‌എസ് പോയിന്റ്-ടു-പോയിന്റ് ആശയവിനിമയത്തിന്റെ ശേഷി മൾട്ടിപോയിന്റ് കോൺഫിഗറേഷനിലേക്ക് വിപുലീകരിക്കുന്നു. മൾട്ടിപോയിന്റ് BLVDS മൾട്ടിപോയിന്റ് ബാക്ക്‌പ്ലെയിൻ ആപ്ലിക്കേഷനുകൾക്ക് കാര്യക്ഷമമായ പരിഹാരം വാഗ്ദാനം ചെയ്യുന്നു.

ഇന്റൽ FPGA ഉപകരണങ്ങളിൽ BLVDS നടപ്പിലാക്കുന്നതിനുള്ള പിന്തുണ

ലിസ്റ്റുചെയ്ത I/O മാനദണ്ഡങ്ങൾ ഉപയോഗിച്ച് നിങ്ങൾക്ക് ഈ Intel ഉപകരണങ്ങളിൽ BLVDS ഇന്റർഫേസുകൾ നടപ്പിലാക്കാൻ കഴിയും.

കുറിപ്പ്:
ഈ ഉപകരണങ്ങളിലെ പ്രോഗ്രാമബിൾ ഡ്രൈവ് ശക്തിയും സ്ലേ റേറ്റ് സവിശേഷതകളും പരമാവധി പ്രകടനത്തിനായി നിങ്ങളുടെ മൾട്ടിപോയിന്റ് സിസ്റ്റം ഇഷ്ടാനുസൃതമാക്കാൻ നിങ്ങളെ അനുവദിക്കുന്നു. പിന്തുണയ്ക്കുന്ന പരമാവധി ഡാറ്റ നിരക്ക് നിർണ്ണയിക്കാൻ, നിങ്ങളുടെ നിർദ്ദിഷ്ട സിസ്റ്റം സജ്ജീകരണവും ആപ്ലിക്കേഷനും അടിസ്ഥാനമാക്കി ഒരു സിമുലേഷൻ അല്ലെങ്കിൽ അളവ് നടത്തുക.
BLVDS കഴിഞ്ഞുview പേജ് 4-ൽ
പേജ് 6-ൽ ഇന്റൽ ഉപകരണങ്ങളിലെ BLVDS സാങ്കേതികവിദ്യ
പേജ് 9-ലെ BLVDS വൈദ്യുതി ഉപഭോഗം
BLVDS ഡിസൈൻ എക്സിample പേജ് 10-ൽ
പേജ് 17-ലെ പ്രകടന വിശകലനം
AN 522-നുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ഹിസ്റ്ററി: പേജ് 25-ൽ പിന്തുണയ്ക്കുന്ന Intel FPGA ഉപകരണ കുടുംബങ്ങളിൽ ബസ് എൽവിഡിഎസ് ഇന്റർഫേസ് നടപ്പിലാക്കുന്നു
ബന്ധപ്പെട്ട വിവരങ്ങൾ
പേജ് 7-ലെ ഇന്റൽ FPGA ഉപകരണങ്ങളിലെ BLVDS ഇന്റർഫേസിനായുള്ള I/O മാനദണ്ഡങ്ങൾ

BLVDS കഴിഞ്ഞുview

സാധാരണ മൾട്ടിപോയിന്റ് BLVDS സിസ്റ്റത്തിൽ ബസ്സുമായി ബന്ധിപ്പിച്ചിരിക്കുന്ന നിരവധി ട്രാൻസ്മിറ്റർ, റിസീവർ ജോഡികൾ (ട്രാൻസ്സീവറുകൾ) അടങ്ങിയിരിക്കുന്നു.
മൾട്ടിപോയിന്റ് BLVDSമുമ്പത്തെ ചിത്രത്തിലെ കോൺഫിഗറേഷൻ പരസ്പര ബന്ധിത സാന്ദ്രത കുറയ്ക്കുമ്പോൾ ദ്വിദിശ അർദ്ധ-ഡ്യൂപ്ലക്സ് ആശയവിനിമയം നൽകുന്നു. ഏതൊരു ട്രാൻസ്മിറ്ററിനും ഒരു ട്രാൻസ്മിറ്ററിന്റെ പങ്ക് വഹിക്കാൻ കഴിയും, ശേഷിക്കുന്ന ട്രാൻസ്‌സിവറുകൾ റിസീവറുകളായി പ്രവർത്തിക്കുന്നു (ഒരു സമയം ഒരു ട്രാൻസ്മിറ്റർ മാത്രമേ സജീവമാകൂ). ബസിലെ ഡ്രൈവർ തർക്കം ഒഴിവാക്കാൻ ഒരു പ്രോട്ടോക്കോൾ വഴിയോ ഹാർഡ്‌വെയർ സൊല്യൂഷൻ വഴിയോ ബസ് ട്രാഫിക് നിയന്ത്രണം ആവശ്യമാണ്. ഒരു മൾട്ടിപോയിന്റ് BLVDS-ന്റെ പ്രകടനത്തെ ബസിലെ കപ്പാസിറ്റീവ് ലോഡിംഗും ടെർമിനേഷനും വളരെയധികം ബാധിക്കുന്നു.
ഡിസൈൻ പരിഗണനകൾ
മികച്ച സിഗ്നൽ ഇന്റഗ്രിറ്റി ലഭിക്കുന്നതിന് ഒരു നല്ല മൾട്ടിപോയിന്റ് ഡിസൈൻ ബസിലെ കപ്പാസിറ്റീവ് ലോഡും ടെർമിനേഷനും പരിഗണിക്കണം. കുറഞ്ഞ പിൻ കപ്പാസിറ്റൻസുള്ള ഒരു ട്രാൻസ്‌സിവർ, കുറഞ്ഞ കപ്പാസിറ്റൻസുള്ള കണക്ടർ, സ്റ്റബിന്റെ നീളം ചെറുതാക്കി എന്നിവ തിരഞ്ഞെടുത്ത് നിങ്ങൾക്ക് ലോഡ് കപ്പാസിറ്റൻസ് കുറയ്ക്കാൻ കഴിയും. മൾട്ടിപോയിന്റ് BLVDS ഡിസൈൻ പരിഗണനകളിലൊന്ന് പൂർണ്ണമായി ലോഡുചെയ്‌ത ബസിന്റെ ഫലപ്രദമായ ഡിഫറൻഷ്യൽ ഇം‌പെഡൻസാണ്, ഇതിനെ ഫലപ്രദമായ ഇം‌പെഡൻസ് എന്ന് വിളിക്കുന്നു, കൂടാതെ ബസിലൂടെയുള്ള പ്രചരണ കാലതാമസവുമാണ്. മറ്റ് മൾട്ടിപോയിന്റ് BLVDS ഡിസൈൻ പരിഗണനകളിൽ ഫെയിൽ-സേഫ് ബയേസിംഗ്, കണക്റ്റർ ടൈപ്പ്, പിൻ-ഔട്ട്, പിസിബി ബസ് ട്രേസ് ലേഔട്ട്, ഡ്രൈവർ എഡ്ജ് റേറ്റ് സ്പെസിഫിക്കേഷനുകൾ എന്നിവ ഉൾപ്പെടുന്നു.
ഫലപ്രദമായ ഇം‌പെഡൻസ്
ഫലപ്രദമായ ഇം‌പെഡൻസ് ബസ് ട്രെയ്‌സ് സ്വഭാവ സവിശേഷതകളായ ഇം‌പെഡൻസ് സോയെയും ബസിലെ കപ്പാസിറ്റീവ് ലോഡിംഗിനെയും ആശ്രയിച്ചിരിക്കുന്നു. കണക്ടറുകൾ, പ്ലഗ്-ഇൻ കാർഡിലെ സ്റ്റബ്, പാക്കേജിംഗ്, റിസീവർ ഇൻപുട്ട് കപ്പാസിറ്റൻസ് എന്നിവയെല്ലാം കപ്പാസിറ്റീവ് ലോഡിംഗിന് കാരണമാകുന്നു, ഇത് ബസിന്റെ ഫലപ്രദമായ ഇം‌പെഡൻസ് കുറയ്ക്കുന്നു.
സമവാക്യം 1. ഫലപ്രദമായ ഡിഫറൻഷ്യൽ ഇം‌പെഡൻസ് സമവാക്യം
ലോഡ് ചെയ്ത ബസിന്റെ (Zeff) ഫലപ്രദമായ ഡിഫറൻഷ്യൽ ഇം‌പെഡൻസ് കണക്കാക്കാൻ ഈ സമവാക്യം ഉപയോഗിക്കുക.എവിടെ:

• Zdiff (Ω) ≈ 2 × Zo = ബസിന്റെ ഡിഫറൻഷ്യൽ സ്വഭാവ രോധ
•  കോ (pF/ഇഞ്ച്) = ബസിന്റെ ഓരോ യൂണിറ്റ് ദൈർഘ്യത്തിനും സ്വഭാവഗുണമുള്ള കപ്പാസിറ്റൻസ്
• CL (pF) = ഓരോ ലോഡിന്റെയും കപ്പാസിറ്റൻസ്
•  N = ബസിലെ ലോഡുകളുടെ എണ്ണം
•  H (ഇഞ്ച്) = d × N = ബസിന്റെ ആകെ നീളം
•  d (ഇഞ്ച്) = ഓരോ പ്ലഗ്-ഇൻ കാർഡിനും ഇടയിലുള്ള അകലം
•  Cd (pF/inch) = CL/d = ബസിലുടനീളം യൂണിറ്റ് ദൈർഘ്യത്തിന് വിതരണം ചെയ്ത കപ്പാസിറ്റൻസ്

ലോഡ് കപ്പാസിറ്റൻസിന്റെ വർദ്ധനവ് അല്ലെങ്കിൽ പ്ലഗ്-ഇൻ കാർഡുകൾക്കിടയിലുള്ള അടുത്ത അകലം ഫലപ്രദമായ ഇം‌പെഡൻസ് കുറയ്ക്കുന്നു. സിസ്റ്റം പെർഫോമൻസ് ഒപ്റ്റിമൈസ് ചെയ്യുന്നതിന്, കുറഞ്ഞ കപ്പാസിറ്റൻസ് ട്രാൻസ്‌സീവറും കണക്ടറും തിരഞ്ഞെടുക്കേണ്ടത് പ്രധാനമാണ്. കണക്ടറിനും ട്രാൻസ്‌സിവർ I/O പിന്നിനും ഇടയിലുള്ള ഓരോ റിസീവർ സ്റ്റബ് നീളവും കഴിയുന്നത്ര ചെറുതാക്കി നിലനിർത്തുക.
സിഡി/കോ വേഴ്സസ് നോർമലൈസ്ഡ് ഇഫക്റ്റീവ് ഇംപെഡൻസ്
നോർമലൈസ്ഡ് എഫെക്‌ഫിക്റ്റ് ഇം‌പെഡൻസിൽ വിതരണം ചെയ്ത കപ്പാസിറ്റൻസിന്റെ ഫലങ്ങൾ ഈ കണക്ക് കാണിക്കുന്നു.രണ്ട് ദിശകളിലേക്കും ഡാറ്റ ഒഴുകുമ്പോൾ, ബസിന്റെ ഓരോ അറ്റത്തും ടെർമിനേഷൻ ആവശ്യമാണ്. ബസിലെ പ്രതിഫലനവും റിംഗിംഗും കുറയ്ക്കുന്നതിന്, നിങ്ങൾ ടെർമിനേഷൻ റെസിസ്റ്ററുമായി ഫലപ്രദമായ ഇം‌പെഡൻസുമായി പൊരുത്തപ്പെടണം. Cd/Co = 3 ഉള്ള ഒരു സിസ്റ്റത്തിന്, Zdiff-ന്റെ 0.5 മടങ്ങാണ് ഫലപ്രദമായ പ്രതിരോധം. ബസിലെ ഇരട്ട ടെർമിനേഷനുകൾക്കൊപ്പം, ഡ്രൈവർ Zdiff-ന്റെ 0.25 മടങ്ങ് തുല്യമായ ലോഡ് കാണുന്നു; അങ്ങനെ റിസീവർ ഇൻപുട്ടുകളിലുടനീളം സിഗ്നലുകൾ സ്വിംഗും ഡിഫറൻഷ്യൽ നോയിസ് മാർജിനും കുറയ്ക്കുന്നു (സാധാരണ എൽവിഡിഎസ് ഡ്രൈവർ ഉപയോഗിച്ചിട്ടുണ്ടെങ്കിൽ). സമാനമായ വോള്യം നേടുന്നതിന് ഡ്രൈവ് കറന്റ് വർദ്ധിപ്പിച്ചുകൊണ്ട് BLVDS ഡ്രൈവർ ഈ പ്രശ്നം പരിഹരിക്കുന്നുtagറിസീവർ ഇൻപുട്ടുകളിൽ ഇ സ്വിംഗ്.
പ്രചരണ കാലതാമസം
പ്രൊപ്പഗേഷൻ കാലതാമസം (tPD = Zo × Co) എന്നത് ഒരു യൂണിറ്റ് ദൈർഘ്യമുള്ള ട്രാൻസ്മിഷൻ ലൈനിലൂടെയുള്ള സമയ കാലതാമസമാണ്. ഇത് സ്വഭാവ പ്രതിരോധത്തെയും സ്വഭാവത്തെയും ആശ്രയിച്ചിരിക്കുന്നു
ബസിന്റെ കപ്പാസിറ്റൻസ്.
ഫലപ്രദമായ പ്രചരണ കാലതാമസം
ഒരു ലോഡുചെയ്ത ബസിനായി, ഈ സമവാക്യം ഉപയോഗിച്ച് നിങ്ങൾക്ക് ഫലപ്രദമായ പ്രചരണ കാലതാമസം കണക്കാക്കാം. ഡ്രൈവർ എയിൽ നിന്നും റിസീവർ ബിയിലേക്ക് സിഗ്നൽ പ്രചരിപ്പിക്കുന്നതിനുള്ള സമയം, ഡ്രൈവർ എയ്ക്കും റിസീവർ ബിക്കും ഇടയിലുള്ള tPDEFF × ദൈർഘ്യമായി കണക്കാക്കാം.

ഇന്റൽ ഉപകരണങ്ങളിലെ BLVDS സാങ്കേതികവിദ്യ

പിന്തുണയ്‌ക്കുന്ന ഇന്റൽ ഉപകരണങ്ങളിൽ, 1.8 V (Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ) അല്ലെങ്കിൽ 2.5 V (പിന്തുണയ്‌ക്കുന്ന മറ്റ് ഉപകരണങ്ങൾ) VCCIO ഉപയോഗിച്ച് പ്രവർത്തിക്കുന്ന ഏതെങ്കിലും വരി അല്ലെങ്കിൽ കോളം I/ ബാങ്കുകളിൽ BLVDS ഇന്റർഫേസ് പിന്തുണയ്‌ക്കുന്നു. ഈ I/O ബാങ്കുകളിൽ, ഡിഫറൻഷ്യൽ I/O പിന്നുകളിൽ ഇന്റർഫേസ് പിന്തുണയ്ക്കുന്നു, എന്നാൽ ഡെഡിക്കേറ്റഡ് ക്ലോക്ക് ഇൻപുട്ടിലോ ക്ലോക്ക് ഔട്ട്പുട്ട് പിന്നുകളിലോ അല്ല. എന്നിരുന്നാലും, Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങളിൽ, പൊതുവായ I/Os ആയി ഉപയോഗിക്കുന്ന ഡെഡിക്കേറ്റഡ് ക്ലോക്ക് പിന്നുകളിൽ BLVDS ഇന്റർഫേസ് പിന്തുണയ്ക്കുന്നു.

•  BLVDS ട്രാൻസ്മിറ്റർ രണ്ട് സിംഗിൾ-എൻഡ് ഔട്ട്പുട്ട് ബഫറുകൾ ഉപയോഗിക്കുന്നു, രണ്ടാമത്തെ ഔട്ട്പുട്ട് ബഫർ വിപരീതമായി പ്രോഗ്രാം ചെയ്യുന്നു.
•  BLVDS റിസീവർ ഒരു സമർപ്പിത LVDS ഇൻപുട്ട് ബഫർ ഉപയോഗിക്കുന്നു.

പിന്തുണയ്ക്കുന്ന ഉപകരണങ്ങളിലെ BLVDS I/O ബഫറുകൾആപ്ലിക്കേഷൻ തരം അനുസരിച്ച് വ്യത്യസ്ത ഇൻപുട്ട് അല്ലെങ്കിൽ ഔട്ട്പുട്ട് ബഫറുകൾ ഉപയോഗിക്കുക:

• മൾട്ടിഡ്രോപ്പ് ആപ്ലിക്കേഷൻ-ഡ്രൈവർ അല്ലെങ്കിൽ റിസീവർ പ്രവർത്തനത്തിന് വേണ്ടിയാണോ ഉപകരണം ഉദ്ദേശിക്കുന്നത് എന്നതിനെ ആശ്രയിച്ച് ഇൻപുട്ട് അല്ലെങ്കിൽ ഔട്ട്പുട്ട് ബഫർ ഉപയോഗിക്കുക.
• മൾട്ടിപോയിന്റ് ആപ്ലിക്കേഷൻ-ഔട്ട്പുട്ട് ബഫറും ഇൻപുട്ട് ബഫറും ഒരേ I/O പിൻസ് പങ്കിടുന്നു. സിഗ്നലുകൾ അയയ്‌ക്കാത്തപ്പോൾ എൽവിഡിഎസ് ഔട്ട്‌പുട്ട് ബഫർ ട്രൈ-സ്‌റ്റേറ്റ് ചെയ്യുന്നതിന് നിങ്ങൾക്ക് ഒരു ഔട്ട്‌പുട്ട് പ്രവർത്തനക്ഷമമായ (oe) സിഗ്നൽ ആവശ്യമാണ്.
•  ഔട്ട്‌പുട്ട് ബഫറിനായി ഓൺ-ചിപ്പ് സീരീസ് ടെർമിനേഷൻ (RS OCT) പ്രവർത്തനക്ഷമമാക്കരുത്.
• പ്ലഗ്-ഇൻ കാർഡിലെ സ്റ്റബിലേക്ക് ഇം‌പെഡൻസ് പൊരുത്തപ്പെടുത്തൽ നൽകുന്നതിന് ഔട്ട്‌പുട്ട് ബഫറുകളിൽ ബാഹ്യ റെസിസ്റ്ററുകൾ ഉപയോഗിക്കുക.
• ഡിഫറൻഷ്യൽ ഇൻപുട്ട് ബഫറിനായി ഓൺ-ചിപ്പ് ഡിഫറൻഷ്യൽ ടെർമിനേഷൻ (RD OCT) പ്രവർത്തനക്ഷമമാക്കരുത്, കാരണം ബസ് ടെർമിനേഷൻ സാധാരണയായി ബസിന്റെ രണ്ടറ്റത്തും ബാഹ്യ ടെർമിനേഷൻ റെസിസ്റ്ററുകൾ ഉപയോഗിച്ചാണ് നടപ്പിലാക്കുന്നത്.

ഇന്റൽ FPGA ഉപകരണങ്ങളിലെ BLVDS ഇന്റർഫേസിനായുള്ള I/O മാനദണ്ഡങ്ങൾ
പിന്തുണയ്‌ക്കുന്ന ഇന്റൽ ഉപകരണങ്ങൾക്കായുള്ള പ്രസക്തമായ I/O മാനദണ്ഡങ്ങളും നിലവിലെ ശക്തി ആവശ്യകതകളും ഉപയോഗിച്ച് നിങ്ങൾക്ക് BLVDS ഇന്റർഫേസ് നടപ്പിലാക്കാൻ കഴിയും.
പിന്തുണയ്‌ക്കുന്ന ഇന്റൽ ഉപകരണങ്ങളിലെ BLVDS ഇന്റർഫേസിനുള്ള I/O സ്റ്റാൻഡേർഡും ഫീച്ചറുകൾ പിന്തുണയും

1.  DIFFIO_TX പിൻ യഥാർത്ഥ LVDS ഡിഫറൻഷ്യൽ റിസീവറുകളെ പിന്തുണയ്ക്കുന്നില്ല.

കൂടുതൽ വിവരങ്ങൾക്ക്, അനുബന്ധ വിവര വിഭാഗത്തിൽ ലിസ്റ്റുചെയ്തിരിക്കുന്ന ബന്ധപ്പെട്ട ഉപകരണ ഡോക്യുമെന്റേഷൻ പരിശോധിക്കുക:

• പിൻ അസൈൻമെന്റ് വിവരങ്ങൾക്ക്, ഉപകരണ പിൻ-ഔട്ട് കാണുക files.
• I/O സ്റ്റാൻഡേർഡ് സവിശേഷതകൾക്കായി, ഉപകരണ ഹാൻഡ്‌ബുക്ക് I/O ചാപ്റ്റർ കാണുക.
•  ഇലക്ട്രിക്കൽ സ്പെസിഫിക്കേഷനുകൾക്കായി, ഉപകരണ ഡാറ്റാഷീറ്റ് അല്ലെങ്കിൽ ഡിസി, സ്വിച്ചിംഗ് സ്വഭാവസവിശേഷതകൾ എന്നിവയുടെ പ്രമാണം പരിശോധിക്കുക.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

•  ഇന്റൽ സ്ട്രാറ്റിക്സ് 10 പിൻ-ഔട്ട് Files
•  സ്ട്രാറ്റിക്സ് വി പിൻ-ഔട്ട് Files
• സ്ട്രാറ്റിക്സ് IV പിൻ-ഔട്ട് Files
•  സ്ട്രാറ്റിക്സ് III ഉപകരണം പിൻ-ഔട്ട് Files
•  Intel Arria 10 ഡിവൈസ് പിൻ-ഔട്ട് Files
•  Arria V ഉപകരണം പിൻ-ഔട്ട് Files
•  Arria II GX ഉപകരണം പിൻ-ഔട്ട് Files
• ഇന്റൽ സൈക്ലോൺ 10 GX ഡിവൈസ് പിൻ-ഔട്ട് Files
• ഇന്റൽ സൈക്ലോൺ 10 എൽപി ഡിവൈസ് പിൻ-ഔട്ട് Files
• സൈക്ലോൺ V ഉപകരണം പിൻ-ഔട്ട് Files
•  സൈക്ലോൺ IV ഉപകരണം പിൻ-ഔട്ട് Files
• സൈക്ലോൺ III ഉപകരണം പിൻ-ഔട്ട് Files
• Intel MAX 10 ഡിവൈസ് പിൻ-ഔട്ട് Files
• ഇന്റൽ സ്ട്രാറ്റിക്സ് 10 ജനറൽ പർപ്പസ് I/O യൂസർ ഗൈഡ്
•  സ്ട്രാറ്റിക്സ് V ഉപകരണങ്ങളിലെ I/O സവിശേഷതകൾ
•  സ്ട്രാറ്റിക്സ് IV ഉപകരണത്തിലെ I/O സവിശേഷതകൾ
•  സ്ട്രാറ്റിക്സ് III ഡിവൈസ് I/O സവിശേഷതകൾ
• സ്ട്രാറ്റിക്സ് V ഉപകരണങ്ങളിലെ I/O സവിശേഷതകൾ
•  സ്ട്രാറ്റിക്സ് IV ഉപകരണത്തിലെ I/O സവിശേഷതകൾ
•  സ്ട്രാറ്റിക്സ് III ഡിവൈസ് I/O സവിശേഷതകൾ
•  Intel Arria 10 ഉപകരണങ്ങളിൽ I/O, High Speed ​​I/O എന്നിവ
•  Arria V ഉപകരണങ്ങളിലെ I/O ഫീച്ചറുകൾ
• Arria II ഉപകരണങ്ങളിലെ I/O സവിശേഷതകൾ
•  ഇന്റൽ സൈക്ലോൺ 10 GX ഉപകരണങ്ങളിൽ I/O, ഹൈ സ്പീഡ് I/O എന്നിവ
•  ഇന്റൽ സൈക്ലോൺ 10 എൽപി ഉപകരണങ്ങളിൽ I/O, ഹൈ സ്പീഡ് I/O എന്നിവ
• സൈക്ലോൺ V ഉപകരണങ്ങളിലെ I/O സവിശേഷതകൾ
• സൈക്ലോൺ IV ഉപകരണങ്ങളിലെ I/O സവിശേഷതകൾ
•  സൈക്ലോൺ III ഉപകരണ കുടുംബത്തിലെ I/O സവിശേഷതകൾ
• Intel MAX 10 പൊതു ഉദ്ദേശ്യം I/O ഉപയോക്തൃ ഗൈഡ്
•  ഇന്റൽ സ്ട്രാറ്റിക്സ് 10 ഉപകരണ ഡാറ്റാഷീറ്റ്
• സ്ട്രാറ്റിക്സ് V ഉപകരണ ഡാറ്റാഷീറ്റ്
•  സ്ട്രാറ്റിക്സ് IV ഉപകരണങ്ങൾക്കുള്ള ഡിസിയും സ്വിച്ചിംഗ് സവിശേഷതകളും
•  സ്ട്രാറ്റിക്സ് III ഉപകരണ ഡാറ്റാഷീറ്റ്: ഡിസിയും സ്വിച്ചിംഗ് സ്വഭാവവും
•  Intel Arria 10 ഉപകരണ ഡാറ്റാഷീറ്റ്
•  Arria V ഉപകരണ ഡാറ്റാഷീറ്റ്
• Arria II ഉപകരണങ്ങൾക്കുള്ള ഉപകരണ ഡാറ്റാഷീറ്റ്
• ഇന്റൽ സൈക്ലോൺ 10 GX ഉപകരണ ഡാറ്റാഷീറ്റ്
•  ഇന്റൽ സൈക്ലോൺ 10 LP ഉപകരണ ഡാറ്റാഷീറ്റ്
•  സൈക്ലോൺ V ഉപകരണ ഡാറ്റാഷീറ്റ്
•  സൈക്ലോൺ IV ഉപകരണ ഡാറ്റാഷീറ്റ്
• സൈക്ലോൺ III ഉപകരണ ഡാറ്റാഷീറ്റ്
• Intel MAX 10 ഉപകരണ ഡാറ്റാഷീറ്റ്

BLVDS വൈദ്യുതി ഉപഭോഗം

• ഉപകരണത്തിൽ നിങ്ങളുടെ ഡിസൈൻ നടപ്പിലാക്കുന്നതിന് മുമ്പ്, BLVDS I/O പവർ ഉപഭോഗത്തിന്റെ കണക്കാക്കിയ അളവ് ലഭിക്കുന്നതിന് നിങ്ങൾ ഉപയോഗിക്കുന്ന പിന്തുണയുള്ള ഉപകരണത്തിനായി Excel-അധിഷ്ഠിത EPE ഉപയോഗിക്കുക.
•  ഇൻപുട്ടിനും ബൈഡയറക്ഷണൽ പിന്നുകൾക്കുമായി, BLVDS ഇൻപുട്ട് ബഫർ എപ്പോഴും പ്രവർത്തനക്ഷമമാക്കിയിരിക്കും. ബസ്സിൽ സ്വിച്ചിംഗ് ആക്റ്റിവിറ്റി ഉണ്ടെങ്കിൽ BLVDS ഇൻപുട്ട് ബഫർ വൈദ്യുതി ഉപയോഗിക്കുന്നു (ഉദാample, മറ്റ് ട്രാൻസ്‌സീവറുകൾ ഡാറ്റ അയയ്ക്കുകയും സ്വീകരിക്കുകയും ചെയ്യുന്നു, എന്നാൽ സൈക്ലോൺ III ഉപകരണം ഉദ്ദേശിച്ച സ്വീകർത്താവല്ല).
•  നിങ്ങൾ മൾട്ടിഡ്രോപ്പിലെ ഇൻപുട്ട് ബഫറായോ മൾട്ടിപോയിന്റ് ആപ്ലിക്കേഷനുകളിൽ ബൈഡയറക്ഷണൽ ബഫറായോ BLVDS ഉപയോഗിക്കുകയാണെങ്കിൽ, Intel ഉപകരണ BLVDS ഇൻപുട്ട് ബഫറിനായി ഉദ്ദേശിച്ചിട്ടുള്ള പ്രവർത്തനങ്ങൾ മാത്രമല്ല, ബസിലെ എല്ലാ പ്രവർത്തനങ്ങളും ഉൾപ്പെടുന്ന ടോഗിൾ നിരക്ക് നൽകാൻ Intel ശുപാർശ ചെയ്യുന്നു.

ExampEPE-യിലെ BLVDS I/O ഡാറ്റാ എൻട്രി
ഈ കണക്ക് Cyclone III EPE-ലെ BLVDS I/O എൻട്രി കാണിക്കുന്നു. പിന്തുണയ്‌ക്കുന്ന മറ്റ് ഇന്റൽ ഉപകരണങ്ങളുടെ EPE-യിൽ തിരഞ്ഞെടുക്കുന്നതിന് I/O മാനദണ്ഡങ്ങൾക്കായി, ബന്ധപ്പെട്ട വിവരങ്ങൾ കാണുക.നിങ്ങളുടെ ഡിസൈൻ പൂർത്തിയാക്കിയതിന് ശേഷം കൃത്യമായ BLVDS I/O പവർ അനാലിസിസ് നടത്താൻ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പവർ അനലൈസർ ടൂൾ ഉപയോഗിക്കണമെന്ന് ഇന്റൽ ശുപാർശ ചെയ്യുന്നു. പവർ അനലൈസർ ടൂൾ, സ്ഥലവും റൂട്ടും പൂർത്തിയാക്കിയ ശേഷം ഡിസൈനിന്റെ പ്രത്യേകതകളെ അടിസ്ഥാനമാക്കി പവർ കണക്കാക്കുന്നു. പവർ അനലൈസർ ടൂൾ ഉപയോക്താക്കൾ നൽകിയ, സിമുലേഷൻ-ഡിറൈവ്ഡ്, എസ്റ്റിമേറ്റ് ചെയ്ത സിഗ്നൽ പ്രവർത്തനങ്ങളുടെ സംയോജനമാണ് പ്രയോഗിക്കുന്നത്, ഇത് വിശദമായ സർക്യൂട്ട് മോഡലുകൾക്കൊപ്പം വളരെ കൃത്യമായ പവർ എസ്റ്റിമേറ്റ് നൽകുന്നു.
ബന്ധപ്പെട്ട വിവരങ്ങൾ

• പവർ അനാലിസിസ് ചാപ്റ്റർ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ ഹാൻഡ്‌ബുക്ക്
  Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX ഡിവൈസ് ഫാമിലികൾക്കുള്ള ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ പവർ അനലൈസർ ടൂളിനെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾ നൽകുന്നു.
• പവർ അനാലിസിസ് ചാപ്റ്റർ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ ഹാൻഡ്‌ബുക്ക്
  Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, Intel എന്നിവയ്‌ക്കായുള്ള ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ പവർ അനലൈസർ ടൂളിനെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾ നൽകുന്നു. പരമാവധി 10 ഉപകരണ കുടുംബങ്ങൾ.
• ആദ്യകാല പവർ എസ്റ്റിമേറ്ററുകളും (ഇപിഇ) പവർ അനലൈസർ പേജും
  EPE, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പവർ അനലൈസർ ടൂൾ എന്നിവയെ കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾ നൽകുന്നു.
• പേജ് 3-ൽ പിന്തുണയ്‌ക്കുന്ന ഇന്റൽ FPGA ഉപകരണ കുടുംബങ്ങളിൽ ബസ് എൽവിഡിഎസ് ഇന്റർഫേസ് നടപ്പിലാക്കുന്നു
  BLVDS വൈദ്യുതി ഉപഭോഗം കണക്കാക്കാൻ EPE-യിൽ തിരഞ്ഞെടുക്കാനുള്ള I/O മാനദണ്ഡങ്ങൾ ലിസ്റ്റ് ചെയ്യുന്നു.

BLVDS ഡിസൈൻ എക്സിample
ഡിസൈൻ മുൻampഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിലെ പ്രസക്തമായ പൊതു ഉദ്ദേശ്യ I/O (GPIO) IP കോറുകൾ ഉപയോഗിച്ച് പിന്തുണയ്‌ക്കുന്ന ഉപകരണങ്ങളിൽ BLVDS I/O ബഫർ എങ്ങനെ തൽക്ഷണം ചെയ്യാമെന്ന് le കാണിക്കുന്നു.

•  Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ—GPIO Intel FPGA IP കോർ ഉപയോഗിക്കുന്നു.
•  Intel MAX 10 ഉപകരണങ്ങൾ—GPIO Lite Intel FPGA IP കോർ ഉപയോഗിക്കുക.
•  പിന്തുണയ്‌ക്കുന്ന മറ്റെല്ലാ ഉപകരണങ്ങളും-ALTIOBUF IP കോർ ഉപയോഗിക്കുക.

നിങ്ങൾക്ക് മുൻ ഡിസൈൻ ഡൗൺലോഡ് ചെയ്യാംampബന്ധപ്പെട്ട വിവരങ്ങളിലെ ലിങ്കിൽ നിന്ന് le. BLVDS I/O ബഫർ ഉദാഹരണത്തിനായി, Intel ഇനിപ്പറയുന്ന ഇനങ്ങൾ ശുപാർശ ചെയ്യുന്നു:

•  ഡിഫറൻഷ്യൽ മോഡ് ഓണാക്കി ബൈഡയറക്ഷണൽ മോഡിൽ GPIO IP കോർ നടപ്പിലാക്കുക.
•  ബൈഡയറക്ഷണൽ പിന്നുകൾക്ക് I/O സ്റ്റാൻഡേർഡ് നൽകുക:
•  BLVDS-Intel Cyclone 10 LP, Cyclone IV, Cyclone III, Intel MAX 10 ഉപകരണങ്ങൾ.
•  ഡിഫറൻഷ്യൽ SSTL-2 ക്ലാസ് I അല്ലെങ്കിൽ ക്ലാസ് II-സ്ട്രാറ്റിക്സ് V, സ്ട്രാറ്റിക്സ് IV, സ്ട്രാറ്റിക്സ് III, Arria V, Arria II, Cyclone V ഉപകരണങ്ങൾ.
• ഡിഫറൻഷ്യൽ എസ്എസ്ടിഎൽ-18 ക്ലാസ് I അല്ലെങ്കിൽ ക്ലാസ് II-ഇന്റൽ സ്ട്രാറ്റിക്സ് 10, ഇന്റൽ അരിയ 10, ഇന്റൽ സൈക്ലോൺ 10 ജിഎക്സ് ഉപകരണങ്ങൾ.

എഴുത്ത്, വായന പ്രവർത്തനങ്ങളിൽ ഇൻപുട്ട് അല്ലെങ്കിൽ ഔട്ട്പുട്ട് ബഫറുകളുടെ പ്രവർത്തനം

• സിംഗിൾ-എൻഡ് ഔട്ട്‌പുട്ട് ബഫറുകൾ പ്രവർത്തനക്ഷമമാക്കുന്നതിനോ പ്രവർത്തനരഹിതമാക്കുന്നതിനോ ഉപകരണ കോറിൽ നിന്ന് oe പോർട്ടിന് oe സിഗ്നൽ ലഭിക്കുന്നു.
•  റീഡ് ഓപ്പറേഷൻ സമയത്ത് ഔട്ട്‌പുട്ട് ബഫറുകളെ ത്രി-സ്‌റ്റേറ്റ് ചെയ്യാൻ ഒ സിഗ്നൽ താഴ്ത്തുക.
•  സംപ്രേഷണം ചെയ്ത സിഗ്നലിനെ ഉപകരണ കോറിലേക്ക് തിരികെ പോകുന്നത് തടയുക എന്നതാണ് AND ഗേറ്റിന്റെ പ്രവർത്തനം. ഡിഫറൻഷ്യൽ ഇൻപുട്ട് ബഫർ എപ്പോഴും പ്രവർത്തനക്ഷമമായിരിക്കും.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

•  I/O ബഫർ (ALTIOBUF) IP കോർ ഉപയോക്തൃ ഗൈഡ്
•  GPIO IP കോർ ഉപയോക്തൃ ഗൈഡ്
•  Intel MAX 10 I/O ഇംപ്ലിമെന്റേഷൻ ഗൈഡുകൾ
• ഇന്റൽ FPGA IP കോറുകളിലേക്കുള്ള ആമുഖം
• ഡിസൈൻ എക്സിampഎഎൻ 522-നുള്ള ലെസ്

ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ നൽകുന്നുampഈ ആപ്ലിക്കേഷൻ കുറിപ്പിൽ les ഉപയോഗിച്ചിരിക്കുന്നു.
ഡിസൈൻ എക്സിample Intel Stratix 10 ഉപകരണങ്ങൾക്കുള്ള മാർഗ്ഗനിർദ്ദേശങ്ങൾ
ഈ ഘട്ടങ്ങൾ Intel Stratix 10 ഉപകരണങ്ങൾക്ക് മാത്രം ബാധകമാണ്. നിങ്ങൾ GPIO Intel FPGA IP കോർ ഉപയോഗിക്കുന്നുണ്ടെന്ന് ഉറപ്പാക്കുക.

1. ഒരു ദ്വിദിശ ഇൻപുട്ടും ഔട്ട്പുട്ട് ബഫറും പിന്തുണയ്ക്കാൻ കഴിയുന്ന ഒരു GPIO Intel FPGA IP കോർ സൃഷ്ടിക്കുക:
   • എ. GPIO Intel FPGA IP കോർ ഉടനടി സ്ഥാപിക്കുക.
   • ബി. ഡാറ്റ ദിശയിൽ, ബിദിർ തിരഞ്ഞെടുക്കുക.
   • സി. ഡാറ്റ വീതിയിൽ, 1 നൽകുക.
   • ഡി. ഡിഫറൻഷ്യൽ ബഫർ ഉപയോഗിക്കുക ഓണാക്കുക.
   • ഇ. രജിസ്റ്റർ മോഡിൽ, ഒന്നുമില്ല തിരഞ്ഞെടുക്കുക.
2. ഇനിപ്പറയുന്ന ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നതുപോലെ മൊഡ്യൂളുകളും ഇൻപുട്ട്, ഔട്ട്പുട്ട് പോർട്ടുകളും ബന്ധിപ്പിക്കുക:
   ഇൻപുട്ട്, ഔട്ട്പുട്ട് പോർട്ട് കണക്ഷൻ എക്സിample Intel Stratix 10 ഉപകരണങ്ങൾക്കായി
3. അസൈൻമെന്റ് എഡിറ്ററിൽ, ഇനിപ്പറയുന്ന ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നതുപോലെ പ്രസക്തമായ I/O സ്റ്റാൻഡേർഡ് നൽകുക. നിങ്ങൾക്ക് നിലവിലെ ശക്തിയും സ്ലോ റേറ്റ് ഓപ്ഷനുകളും സജ്ജമാക്കാനും കഴിയും. അല്ലെങ്കിൽ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയർ സ്ഥിരസ്ഥിതി ക്രമീകരണങ്ങൾ അനുമാനിക്കുന്നു.
   ഇന്റൽ സ്ട്രാറ്റിക്സ് 10 ഉപകരണങ്ങൾക്കായുള്ള ഇന്റൽ ക്വാർട്ടസ് പ്രൈം അസൈൻമെന്റ് എഡിറ്ററിലെ BLVDS I/O അസൈൻമെന്റ്
4. മോഡൽസിം* - ഇന്റൽ എഫ്‌പിജിഎ പതിപ്പ് സോഫ്‌റ്റ്‌വെയർ ഉപയോഗിച്ച് ഫങ്ഷണൽ സിമുലേഷൻ സമാഹരിച്ച് നടപ്പിലാക്കുക.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

• മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ പതിപ്പ് സോഫ്റ്റ്വെയർ പിന്തുണ
  മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിനെക്കുറിച്ച് കൂടുതൽ വിവരങ്ങൾ നൽകുന്നു കൂടാതെ ഇൻസ്റ്റാളേഷൻ, ഉപയോഗം, ട്രബിൾഷൂട്ടിംഗ് തുടങ്ങിയ വിഷയങ്ങളിലേക്കുള്ള വിവിധ ലിങ്കുകൾ അടങ്ങിയിരിക്കുന്നു.
• പേജ് 7-ലെ ഇന്റൽ FPGA ഉപകരണങ്ങളിലെ BLVDS ഇന്റർഫേസിനായുള്ള I/O മാനദണ്ഡങ്ങൾ
  BLVDS ആപ്ലിക്കേഷനുകൾക്കായി പിന്തുണയ്‌ക്കുന്ന Intel FPGA ഉപകരണങ്ങളിൽ നിങ്ങൾക്ക് സ്വമേധയാ അസൈൻ ചെയ്യാനാകുന്ന പിൻ, I/O സ്റ്റാൻഡേർഡുകൾ എന്നിവ ലിസ്റ്റുചെയ്യുന്നു.
• ഡിസൈൻ എക്സിampഎഎൻ 522-നുള്ള ലെസ്
  ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ നൽകുന്നുampഈ ആപ്ലിക്കേഷൻ കുറിപ്പിൽ les ഉപയോഗിച്ചിരിക്കുന്നു.

ഡിസൈൻ എക്സിample Intel Arria 10 ഉപകരണങ്ങൾക്കുള്ള മാർഗ്ഗനിർദ്ദേശങ്ങൾ
Intel Quartus Prime Standard Edition ഉപയോഗിക്കുന്ന Intel Arria 10 ഉപകരണങ്ങൾക്ക് മാത്രമേ ഈ ഘട്ടങ്ങൾ ബാധകമാകൂ. നിങ്ങൾ GPIO Intel FPGA IP കോർ ഉപയോഗിക്കുന്നുണ്ടെന്ന് ഉറപ്പാക്കുക.

1. StratixV_blvds.qar തുറക്കുക file സ്ട്രാറ്റിക്സ് വി ഡിസൈൻ ഇമ്പോർട്ടുചെയ്യാൻ മുൻampഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിലേക്ക്.
2. മുൻ ഡിസൈൻ മൈഗ്രേറ്റ് ചെയ്യുകampGPIO Intel FPGA IP കോർ ഉപയോഗിക്കുന്നതിന്:
   • എ. മെനുവിൽ, Project ➤ IP ഘടകങ്ങൾ നവീകരിക്കുക തിരഞ്ഞെടുക്കുക.
   • ബി. "ALIOBUF" എന്റിറ്റിയിൽ ഡബിൾ ക്ലിക്ക് ചെയ്യുക.
     ALTIOBUF IP കോറിനായി MegaWizard പ്ലഗ്-ഇൻ മാനേജർ വിൻഡോ ദൃശ്യമാകുന്നു.
   • സി. മാച്ച് പ്രോജക്റ്റ്/ഡിഫോൾട്ട് ഓഫാക്കുക.
   • ഡി. നിലവിൽ തിരഞ്ഞെടുത്ത ഉപകരണ കുടുംബത്തിൽ, Arria 10 തിരഞ്ഞെടുക്കുക.
   • ഇ. പൂർത്തിയാക്കുക ക്ലിക്കുചെയ്യുക, തുടർന്ന് വീണ്ടും പൂർത്തിയാക്കുക ക്ലിക്കുചെയ്യുക.
   • എഫ്. ദൃശ്യമാകുന്ന ഡയലോഗ് ബോക്സിൽ, ശരി ക്ലിക്കുചെയ്യുക.
     ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ മൈഗ്രേഷൻ പ്രക്രിയ നടത്തുകയും തുടർന്ന് GPIO IP പാരാമീറ്റർ എഡിറ്റർ പ്രദർശിപ്പിക്കുകയും ചെയ്യുന്നു.
3. ഒരു ദ്വിദിശ ഇൻപുട്ടും ഔട്ട്പുട്ട് ബഫറും പിന്തുണയ്ക്കുന്നതിനായി GPIO Intel FPGA IP കോർ കോൺഫിഗർ ചെയ്യുക:
   • എ. ഡാറ്റ ദിശയിൽ, ബിദിർ തിരഞ്ഞെടുക്കുക.
   • ബി. ഡാറ്റ വീതിയിൽ, 1 നൽകുക.
   • സി. ഡിഫറൻഷ്യൽ ബഫർ ഉപയോഗിക്കുക ഓണാക്കുക.
   • ഡി. ഫിനിഷ് ക്ലിക്ക് ചെയ്ത് ഐപി കോർ ജനറേറ്റ് ചെയ്യുക.
4. ഇനിപ്പറയുന്ന ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നതുപോലെ മൊഡ്യൂളുകളും ഇൻപുട്ട്, ഔട്ട്പുട്ട് പോർട്ടുകളും ബന്ധിപ്പിക്കുക:
   ഇൻപുട്ട്, ഔട്ട്പുട്ട് പോർട്ട് കണക്ഷൻ എക്സിampIntel Arria 10 ഉപകരണങ്ങൾക്കായി le
5. അസൈൻമെന്റ് എഡിറ്ററിൽ, ഇനിപ്പറയുന്ന ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നതുപോലെ പ്രസക്തമായ I/O സ്റ്റാൻഡേർഡ് നൽകുക. നിങ്ങൾക്ക് നിലവിലെ ശക്തിയും സ്ലോ റേറ്റ് ഓപ്ഷനുകളും സജ്ജമാക്കാനും കഴിയും. അല്ലെങ്കിൽ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ Intel Arria 10 ഉപകരണങ്ങളുടെ ഡിഫോൾട്ട് ക്രമീകരണം അനുമാനിക്കുന്നു—ഡിഫറൻഷ്യൽ SSTL-18 ക്ലാസ് I അല്ലെങ്കിൽ ക്ലാസ് II I/O സ്റ്റാൻഡേർഡ്.
   Intel Arria 10 ഉപകരണങ്ങൾക്കുള്ള ഇന്റൽ ക്വാർട്ടസ് പ്രൈം അസൈൻമെന്റ് എഡിറ്ററിലെ BLVDS I/O അസൈൻമെന്റ്കുറിപ്പ്:
   Intel Arria 10 ഉപകരണങ്ങൾക്കായി, നിങ്ങൾക്ക് അസൈൻമെന്റ് എഡിറ്റർ ഉപയോഗിച്ച് LVDS പിന്നുകൾക്കായി p, n പിൻ ലൊക്കേഷനുകൾ സ്വമേധയാ അസൈൻ ചെയ്യാൻ കഴിയും.
6. മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ ഉപയോഗിച്ച് ഫങ്ഷണൽ സിമുലേഷൻ സമാഹരിച്ച് നടപ്പിലാക്കുക.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

• മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ പതിപ്പ് സോഫ്റ്റ്വെയർ പിന്തുണ
  മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിനെക്കുറിച്ച് കൂടുതൽ വിവരങ്ങൾ നൽകുന്നു കൂടാതെ ഇൻസ്റ്റാളേഷൻ, ഉപയോഗം, ട്രബിൾഷൂട്ടിംഗ് തുടങ്ങിയ വിഷയങ്ങളിലേക്കുള്ള വിവിധ ലിങ്കുകൾ അടങ്ങിയിരിക്കുന്നു.
• പേജ് 7-ലെ ഇന്റൽ FPGA ഉപകരണങ്ങളിലെ BLVDS ഇന്റർഫേസിനായുള്ള I/O മാനദണ്ഡങ്ങൾ
  BLVDS ആപ്ലിക്കേഷനുകൾക്കായി പിന്തുണയ്‌ക്കുന്ന Intel FPGA ഉപകരണങ്ങളിൽ നിങ്ങൾക്ക് സ്വമേധയാ അസൈൻ ചെയ്യാനാകുന്ന പിൻ, I/O സ്റ്റാൻഡേർഡുകൾ എന്നിവ ലിസ്റ്റുചെയ്യുന്നു.
• ഡിസൈൻ എക്സിampഎഎൻ 522-നുള്ള ലെസ്
  ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ നൽകുന്നുampഈ ആപ്ലിക്കേഷൻ കുറിപ്പിൽ les ഉപയോഗിച്ചിരിക്കുന്നു.

ഡിസൈൻ എക്സിample Intel MAX 10 ഉപകരണങ്ങൾക്കുള്ള മാർഗ്ഗനിർദ്ദേശങ്ങൾ
ഈ ഘട്ടങ്ങൾ Intel MAX 10 ഉപകരണങ്ങൾക്ക് മാത്രം ബാധകമാണ്. നിങ്ങൾ GPIO Lite Intel FPGA IP കോർ ഉപയോഗിക്കുന്നുണ്ടെന്ന് ഉറപ്പാക്കുക.

1. ഒരു ദ്വിദിശ ഇൻപുട്ടും ഔട്ട്പുട്ട് ബഫറും പിന്തുണയ്ക്കാൻ കഴിയുന്ന ഒരു GPIO Lite Intel FPGA IP കോർ സൃഷ്ടിക്കുക:
   • എ. GPIO Lite Intel FPGA IP കോർ ഉടനടി സ്ഥാപിക്കുക.
   • ബി. ഡാറ്റ ദിശയിൽ, ബിദിർ തിരഞ്ഞെടുക്കുക.
   • സി. ഡാറ്റ വീതിയിൽ, 1 നൽകുക.
   • ഡി. വ്യാജ ഡിഫറൻഷ്യൽ ബഫർ ഉപയോഗിക്കുക ഓണാക്കുക.
   • ഇ. രജിസ്റ്റർ മോഡിൽ, ബൈപാസ് തിരഞ്ഞെടുക്കുക.
2. ഇനിപ്പറയുന്ന ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നതുപോലെ മൊഡ്യൂളുകളും ഇൻപുട്ട്, ഔട്ട്പുട്ട് പോർട്ടുകളും ബന്ധിപ്പിക്കുക:
    ഇൻപുട്ട്, ഔട്ട്പുട്ട് പോർട്ട് കണക്ഷൻ എക്സിampIntel MAX 10 ഉപകരണങ്ങൾക്കുള്ള le
3. അസൈൻമെന്റ് എഡിറ്ററിൽ, ഇനിപ്പറയുന്ന ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നതുപോലെ പ്രസക്തമായ I/O സ്റ്റാൻഡേർഡ് നൽകുക. നിങ്ങൾക്ക് നിലവിലെ ശക്തിയും സ്ലോ റേറ്റ് ഓപ്ഷനുകളും സജ്ജമാക്കാനും കഴിയും. അല്ലെങ്കിൽ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയർ സ്ഥിരസ്ഥിതി ക്രമീകരണങ്ങൾ അനുമാനിക്കുന്നു.
   Intel MAX 10 ഉപകരണങ്ങൾക്കായുള്ള ഇന്റൽ ക്വാർട്ടസ് പ്രൈം അസൈൻമെന്റ് എഡിറ്ററിലെ BLVDS I/O അസൈൻമെന്റ്
4. മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ ഉപയോഗിച്ച് ഫങ്ഷണൽ സിമുലേഷൻ സമാഹരിച്ച് നടപ്പിലാക്കുക.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

• മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ പതിപ്പ് സോഫ്റ്റ്വെയർ പിന്തുണ
  മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിനെക്കുറിച്ച് കൂടുതൽ വിവരങ്ങൾ നൽകുന്നു കൂടാതെ ഇൻസ്റ്റാളേഷൻ, ഉപയോഗം, ട്രബിൾഷൂട്ടിംഗ് തുടങ്ങിയ വിഷയങ്ങളിലേക്കുള്ള വിവിധ ലിങ്കുകൾ അടങ്ങിയിരിക്കുന്നു.
• പേജ് 7-ലെ ഇന്റൽ FPGA ഉപകരണങ്ങളിലെ BLVDS ഇന്റർഫേസിനായുള്ള I/O മാനദണ്ഡങ്ങൾ
  BLVDS ആപ്ലിക്കേഷനുകൾക്കായി പിന്തുണയ്‌ക്കുന്ന Intel FPGA ഉപകരണങ്ങളിൽ നിങ്ങൾക്ക് സ്വമേധയാ അസൈൻ ചെയ്യാനാകുന്ന പിൻ, I/O സ്റ്റാൻഡേർഡുകൾ എന്നിവ ലിസ്റ്റുചെയ്യുന്നു.
• ഡിസൈൻ എക്സിampഎഎൻ 522-നുള്ള ലെസ്
  ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ നൽകുന്നുampഈ ആപ്ലിക്കേഷൻ കുറിപ്പിൽ les ഉപയോഗിച്ചിരിക്കുന്നു.

ഡിസൈൻ എക്സിampIntel Arria 10, Intel Cyclone 10 GX, Intel MAX 10 എന്നിവ ഒഴികെയുള്ള പിന്തുണയുള്ള എല്ലാ ഉപകരണങ്ങൾക്കുമുള്ള മാർഗ്ഗനിർദ്ദേശങ്ങൾ

Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10 എന്നിവ ഒഴികെയുള്ള പിന്തുണയുള്ള എല്ലാ ഉപകരണങ്ങൾക്കും ഈ ഘട്ടങ്ങൾ ബാധകമാണ്. നിങ്ങൾ ALTIOBUF IP കോർ ഉപയോഗിക്കുന്നുണ്ടെന്ന് ഉറപ്പാക്കുക.

1.  ഒരു ദ്വിദിശ ഇൻപുട്ടും ഔട്ട്പുട്ട് ബഫറും പിന്തുണയ്ക്കാൻ കഴിയുന്ന ഒരു ALTIOBUF IP കോർ സൃഷ്ടിക്കുക:
   • എ. ALTIOBUF IP കോർ ഉടനടി സ്ഥാപിക്കുക.
   • ബി. ഒരു ദ്വിദിശ ബഫറായി മൊഡ്യൂൾ കോൺഫിഗർ ചെയ്യുക.
   • സി. തൽക്ഷണം ചെയ്യേണ്ട ബഫറുകളുടെ എണ്ണം എത്ര എന്നതിൽ, 1 നൽകുക.
   • ഡി. ഡിഫറൻഷ്യൽ മോഡ് ഉപയോഗിക്കുക ഓണാക്കുക.
2. ഇനിപ്പറയുന്ന ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നതുപോലെ മൊഡ്യൂളുകളും ഇൻപുട്ട്, ഔട്ട്പുട്ട് പോർട്ടുകളും ബന്ധിപ്പിക്കുക:
    ഇൻപുട്ട്, ഔട്ട്പുട്ട് പോർട്ട് കണക്ഷൻ എക്സിampIntel Arria 10, Intel Cyclone 10 GX, Intel MAX 10 ഉപകരണങ്ങൾ ഒഴികെയുള്ള പിന്തുണയുള്ള എല്ലാ ഉപകരണങ്ങൾക്കും le
3. അസൈൻമെന്റ് എഡിറ്ററിൽ, നിങ്ങളുടെ ഉപകരണത്തിനനുസരിച്ച് ഇനിപ്പറയുന്ന ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നതുപോലെ പ്രസക്തമായ I/O സ്റ്റാൻഡേർഡ് നൽകുക. നിങ്ങൾക്ക് നിലവിലെ ശക്തിയും സ്ലോ റേറ്റ് ഓപ്ഷനുകളും സജ്ജമാക്കാനും കഴിയും. അല്ലെങ്കിൽ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയർ സ്ഥിരസ്ഥിതി ക്രമീകരണങ്ങൾ അനുമാനിക്കുന്നു.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III, Cyclone III LS ഉപകരണങ്ങൾ-BLVDS I/O സ്റ്റാൻഡേർഡ് ബൈഡയറക്ഷണൽ p, n പിൻസ് എന്നിവ താഴെ കൊടുത്തിരിക്കുന്ന ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നു.
   • സ്ട്രാറ്റിക്സ് വി, സ്ട്രാറ്റിക്സ് IV, സ്ട്രാറ്റിക്സ് III, അരിരിയ വി, അരിയ II, സൈക്ലോൺ വി ഉപകരണങ്ങൾ-ഡിഫറൻഷ്യൽ എസ്എസ്ടിഎൽ-2 ക്ലാസ് I അല്ലെങ്കിൽ ക്ലാസ് II I/O സ്റ്റാൻഡേർഡ്.
     ഇന്റൽ ക്വാർട്ടസ് പ്രൈം അസൈൻമെന്റ് എഡിറ്ററിലെ BLVDS I/O അസൈൻമെന്റ്കുറിപ്പ്: അസൈൻമെന്റ് എഡിറ്റർ ഉപയോഗിച്ച് നിങ്ങൾക്ക് പിന്തുണയ്‌ക്കുന്ന ഓരോ ഉപകരണത്തിനും p, n പിൻ ലൊക്കേഷനുകൾ സ്വമേധയാ നൽകാം. പിന്തുണയ്‌ക്കുന്ന ഉപകരണങ്ങൾക്കും നിങ്ങൾക്ക് സ്വമേധയാ അസൈൻ ചെയ്യാനാകുന്ന പിന്നുകൾക്കും, അനുബന്ധ വിവരങ്ങൾ കാണുക.
4. മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ ഉപയോഗിച്ച് ഫങ്ഷണൽ സിമുലേഷൻ സമാഹരിച്ച് നടപ്പിലാക്കുക.

Exampപ്രവർത്തനപരമായ സിമുലേഷൻ ഫലങ്ങളുടെ le
ഓ സിഗ്നൽ ഉറപ്പിക്കുമ്പോൾ, BLVDS റൈറ്റ് ഓപ്പറേഷൻ മോഡിലാണ്. ഓ സിഗ്നൽ തകരാറിലാകുമ്പോൾ, BLVDS റീഡ് ഓപ്പറേഷൻ മോഡിലാണ്.കുറിപ്പ്:
വെരിലോഗ് എച്ച്ഡിഎൽ ഉപയോഗിച്ചുള്ള സിമുലേഷനായി, നിങ്ങൾക്ക് blvds_tb.v ടെസ്റ്റ്ബെഞ്ച് ഉപയോഗിക്കാം, അത് ബന്ധപ്പെട്ട ഡിസൈനിൽ ഉൾപ്പെടുത്തിയിട്ടുണ്ട്.ample.
ബന്ധപ്പെട്ട വിവരങ്ങൾ

• മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ പതിപ്പ് സോഫ്റ്റ്വെയർ പിന്തുണ
  മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിനെക്കുറിച്ച് കൂടുതൽ വിവരങ്ങൾ നൽകുന്നു കൂടാതെ ഇൻസ്റ്റാളേഷൻ, ഉപയോഗം, ട്രബിൾഷൂട്ടിംഗ് തുടങ്ങിയ വിഷയങ്ങളിലേക്കുള്ള വിവിധ ലിങ്കുകൾ അടങ്ങിയിരിക്കുന്നു.
• പേജ് 7-ലെ ഇന്റൽ FPGA ഉപകരണങ്ങളിലെ BLVDS ഇന്റർഫേസിനായുള്ള I/O മാനദണ്ഡങ്ങൾ
  BLVDS ആപ്ലിക്കേഷനുകൾക്കായി പിന്തുണയ്‌ക്കുന്ന Intel FPGA ഉപകരണങ്ങളിൽ നിങ്ങൾക്ക് സ്വമേധയാ അസൈൻ ചെയ്യാനാകുന്ന പിൻ, I/O സ്റ്റാൻഡേർഡുകൾ എന്നിവ ലിസ്റ്റുചെയ്യുന്നു.
• ഡിസൈൻ എക്സിampഎഎൻ 522-നുള്ള ലെസ്
  ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ നൽകുന്നുampഈ ആപ്ലിക്കേഷൻ കുറിപ്പിൽ les ഉപയോഗിച്ചിരിക്കുന്നു.

പ്രകടന വിശകലനം

മൾട്ടിപോയിന്റ് BLVDS പ്രകടന വിശകലനം ബസ് അവസാനിപ്പിക്കൽ, ലോഡിംഗ്, ഡ്രൈവർ, റിസീവർ സവിശേഷതകൾ, സിസ്റ്റത്തിലെ ഡ്രൈവറിൽ നിന്നുള്ള റിസീവറിന്റെ സ്ഥാനം എന്നിവയുടെ സ്വാധീനം കാണിക്കുന്നു. നിങ്ങൾക്ക് ഉൾപ്പെടുത്തിയിരിക്കുന്ന BLVDS ഡിസൈൻ ഉപയോഗിക്കാംampഒരു മൾട്ടിപോയിന്റ് ആപ്ലിക്കേഷന്റെ പ്രകടനം വിശകലനം ചെയ്യാൻ les:

•  സൈക്ലോൺ III BLVDS ഡിസൈൻ എക്സിample-ഈ ഡിസൈൻ മുൻampപിന്തുണയ്‌ക്കുന്ന എല്ലാ സ്‌ട്രാറ്റിക്‌സ്, അരിയ, സൈക്ലോൺ ഉപകരണ ശ്രേണികൾക്കും le ബാധകമാണ്. Intel Arria 10 അല്ലെങ്കിൽ Intel Cyclone 10 GX ഉപകരണ കുടുംബത്തിന്, നിങ്ങൾ മുൻ ഡിസൈൻ മൈഗ്രേറ്റ് ചെയ്യേണ്ടതുണ്ട്ampനിങ്ങൾ അത് ഉപയോഗിക്കുന്നതിന് മുമ്പ് ആദ്യം ബന്ധപ്പെട്ട ഉപകരണ കുടുംബത്തിലേക്ക് le.
• Intel MAX 10 BLVDS ഡിസൈൻ മുൻample-ഈ ഡിസൈൻ മുൻample Intel MAX 10 ഉപകരണ കുടുംബത്തിന് ബാധകമാണ്.
• ഇന്റൽ സ്ട്രാറ്റിക്സ് 10 BLVDS ഡിസൈൻ എക്സിample-ഈ ഡിസൈൻ മുൻample Intel Stratix 10 ഉപകരണ കുടുംബത്തിന് ബാധകമാണ്.

കുറിപ്പ്:
ഈ വിഭാഗത്തിലെ ഒരു മൾട്ടിപോയിന്റ് BLVDS-ന്റെ പ്രകടന വിശകലനം, HyperLynx* ലെ സൈക്ലോൺ III BLVDS ഇൻപുട്ട്/ഔട്ട്‌പുട്ട് ബഫർ ഇൻഫർമേഷൻ സ്പെസിഫിക്കേഷൻ (IBIS) മോഡൽ സിമുലേഷനെ അടിസ്ഥാനമാക്കിയുള്ളതാണ്.
സിമുലേഷനായി ഈ Intel IBIS മോഡലുകൾ ഉപയോഗിക്കാൻ Intel ശുപാർശ ചെയ്യുന്നു:

• സ്ട്രാറ്റിക്സ് III, സ്ട്രാറ്റിക്സ് IV, സ്ട്രാറ്റിക്സ് V ഉപകരണങ്ങൾ-ഉപകരണ-നിർദ്ദിഷ്ട ഡിഫറൻഷ്യൽ SSTL-2 IBIS മോഡൽ
• Intel Stratix 10, Intel Arria 10(2), Intel Cyclone 10 GX ഉപകരണങ്ങൾ:
  •  ഔട്ട്‌പുട്ട് ബഫർ-ഡിഫറൻഷ്യൽ SSTL-18 IBIS മോഡൽ
  • ഇൻപുട്ട് ബഫർ-LVDS IBIS മോഡൽ

ബന്ധപ്പെട്ട വിവരങ്ങൾ

• ഇന്റൽ FPGA IBIS മോഡൽ പേജ്
  Intel FPGA ഉപകരണ മോഡലുകളുടെ ഡൗൺലോഡുകൾ നൽകുന്നു.
•  ഡിസൈൻ എക്സിampഎഎൻ 522-നുള്ള ലെസ്
  ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ നൽകുന്നുampഈ ആപ്ലിക്കേഷൻ കുറിപ്പിൽ les ഉപയോഗിച്ചിരിക്കുന്നു.

സിസ്റ്റം സജ്ജീകരണം

 Cyclone III BLVDS ട്രാൻസ്‌സീവറുകൾ ഉള്ള മൾട്ടിപോയിന്റ് BLVDS
പത്ത് സൈക്ലോൺ III BLVDS ട്രാൻസ്‌സീവറുകൾ (U1 മുതൽ U10 വരെ) ഉള്ള ഒരു മൾട്ടിപോയിന്റ് ടോപ്പോളജിയുടെ സ്കീമാറ്റിക് ഈ ചിത്രം കാണിക്കുന്നു.ബസ് ട്രാൻസ്മിഷൻ ലൈനിന് ഇനിപ്പറയുന്ന സവിശേഷതകൾ ഉണ്ടെന്ന് അനുമാനിക്കപ്പെടുന്നു:

•  ഒരു സ്ട്രിപ്പ് ലൈൻ
•  50 Ω ന്റെ സ്വഭാവ പ്രതിരോധം
• ഒരു ഇഞ്ചിന് 3.6 പിഎഫ് എന്ന സ്വഭാവഗുണമുള്ള കപ്പാസിറ്റൻസ്
•  10 ഇഞ്ച് നീളം
• Intel Arria 10 IBIS മോഡലുകൾ പ്രാഥമികമാണ്, Intel IBIS മോഡലിൽ ലഭ്യമല്ല web പേജ്. നിങ്ങൾക്ക് ഈ പ്രാഥമിക Intel Arria 10 IBIS മോഡലുകൾ ആവശ്യമുണ്ടെങ്കിൽ, Intel-നെ ബന്ധപ്പെടുക.
• ഏകദേശം 100 Ω ബസ് ഡിഫറൻഷ്യൽ സ്വഭാവ ഇംപെഡൻസ്
•  1 ഇഞ്ച് ദൈർഘ്യമുള്ള ഓരോ ട്രാൻസ്‌സിവർ തമ്മിലുള്ള അകലം
• ടെർമിനേഷൻ റെസിസ്റ്റർ RT ഉപയോഗിച്ച് ബസ് രണ്ടറ്റത്തും അവസാനിപ്പിച്ചു

• ഡിഫോൾട്ട് ഡ്രൈവ് ശക്തി 12 mA
• സ്ഥിരസ്ഥിതിയായി സ്ലോ സ്ലോ റേറ്റ് ക്രമീകരണം
• ഓരോ ട്രാൻസ്‌സീവറിന്റെയും പിൻ കപ്പാസിറ്റൻസ് 6 pF
•  ഓരോ BLVDS ട്രാൻസ്‌സീവറിലെയും സ്റ്റബ് 1 Ω സ്വഭാവ സവിശേഷതകളുള്ള 50 ഇഞ്ച് മൈക്രോസ്ട്രിപ്പും ഒരു ഇഞ്ചിന് 3 pF സ്വഭാവ സവിശേഷതകളും ആണ്.
•  ബസിലേക്കുള്ള ഓരോ ട്രാൻസ്‌സീവറിന്റെയും കണക്ഷന്റെ (കണക്ടർ, പാഡ്, പിസിബി വഴി) കപ്പാസിറ്റൻസ് 2 പിഎഫ് ആണെന്ന് അനുമാനിക്കപ്പെടുന്നു.
• ഓരോ ലോഡിന്റെയും മൊത്തം കപ്പാസിറ്റൻസ് ഏകദേശം 11 pF ആണ്

1-ഇഞ്ച് ലോഡ് സ്‌പെയ്‌സിങ്ങിന്, വിതരണം ചെയ്‌ത കപ്പാസിറ്റൻസ് ഒരു ഇഞ്ചിന് 11 പിഎഫ് ആണ്. അപൂർണ്ണതകൾ മൂലമുണ്ടാകുന്ന പ്രതിഫലനം കുറയ്ക്കുന്നതിനും പുറത്തുവരുന്ന സിഗ്നലുകൾ ദുർബലപ്പെടുത്തുന്നതിനും
ഡ്രൈവർ, 50 Ω റെസിസ്റ്റർ RS മായി പൊരുത്തപ്പെടുന്ന ഒരു ഇം‌പെഡൻസ് ഓരോ ട്രാൻസ്‌സിവറിന്റെ ഔട്ട്‌പുട്ടിലും സ്ഥാപിച്ചിരിക്കുന്നു.

ബസ് ടെർമിനേഷൻ
പൂർണ്ണമായി ലോഡുചെയ്‌ത ബസിന്റെ ഫലപ്രദമായ ഇം‌പെഡൻസ് 52 Ω ആണ്, നിങ്ങൾ ബസിന്റെ സ്വഭാവ കപ്പാസിറ്റൻസും സജ്ജീകരണത്തിന്റെ ഓരോ യൂണിറ്റ് ദൈർഘ്യമുള്ള ഡിസ്ട്രിബ്യൂഡ് കപ്പാസിറ്റൻസും ഫലപ്രദമായ ഡിഫറൻഷ്യൽ ഇം‌പെഡൻസ് സമവാക്യത്തിലേക്ക് മാറ്റിസ്ഥാപിക്കുകയാണെങ്കിൽ. ഒപ്റ്റിമൽ സിഗ്നൽ ഇന്റഗ്രിറ്റിക്ക്, നിങ്ങൾ RT 52 Ω ആയി പൊരുത്തപ്പെടുത്തണം. റിസീവർ ഇൻപുട്ട് പിന്നുകളിലെ ഡിഫറൻഷ്യൽ വേവ്‌ഫോമിൽ (VID) പൊരുത്തപ്പെടുന്ന, അണ്ടർ-, ഓവർ ടെർമിനേഷൻ എന്നിവയുടെ ഫലങ്ങൾ ഇനിപ്പറയുന്ന കണക്കുകൾ കാണിക്കുന്നു. ഡാറ്റ നിരക്ക് 100 Mbps ആണ്. ഈ കണക്കുകളിൽ, അണ്ടർ-ടെർമിനേഷൻ (RT = 25 Ω) പ്രതിഫലനങ്ങൾക്കും ശബ്ദ മാർജിൻ ഗണ്യമായി കുറയ്ക്കുന്നതിനും കാരണമാകുന്നു. ചില സന്ദർഭങ്ങളിൽ, അവസാനിപ്പിക്കുമ്പോൾ റിസീവർ ത്രെഷോൾഡ് പോലും ലംഘിക്കുന്നു (VTH = ± 100 mV). RT 50 Ω ആയി മാറ്റുമ്പോൾ, VTH മായി ബന്ധപ്പെട്ട് ഗണ്യമായ ശബ്ദ മാർജിൻ ഉണ്ടാകുകയും പ്രതിഫലനം നിസ്സാരവുമാണ്.

ബസ് ടെർമിനേഷൻ പ്രഭാവം (U1-ൽ ഡ്രൈവർ, U2-ൽ റിസീവർ)
ഈ ചിത്രത്തിൽ, U1 ട്രാൻസ്മിറ്ററായും U2 മുതൽ U10 വരെയുള്ള റിസീവറുകളുമാണ്.

ബസ് ടെർമിനേഷൻ പ്രഭാവം (U1-ൽ ഡ്രൈവർ, U10-ൽ റിസീവർ)
ഈ ചിത്രത്തിൽ, U1 ട്രാൻസ്മിറ്ററായും U2 മുതൽ U10 വരെയുള്ള റിസീവറുകളുമാണ്.

ബസ് ടെർമിനേഷൻ പ്രഭാവം (U5-ൽ ഡ്രൈവർ, U6-ൽ റിസീവർ)
ഈ ചിത്രത്തിൽ, U5 ട്രാൻസ്മിറ്ററും ബാക്കിയുള്ളവ റിസീവറുകളും ആണ്.

ബസ് ടെർമിനേഷൻ പ്രഭാവം (U5-ൽ ഡ്രൈവർ, U10-ൽ റിസീവർ)
ഈ ചിത്രത്തിൽ, U5 ട്രാൻസ്മിറ്ററും ബാക്കിയുള്ളവ റിസീവറുകളും ആണ്.ബസിലെ ഡ്രൈവറുടെയും റിസീവറിന്റെയും ആപേക്ഷിക സ്ഥാനവും ലഭിച്ച സിഗ്നൽ ഗുണനിലവാരത്തെ ബാധിക്കുന്നു. ഡ്രൈവർക്ക് ഏറ്റവും അടുത്തുള്ള റിസീവറിന് ഏറ്റവും മോശം ട്രാൻസ്മിഷൻ ലൈൻ പ്രഭാവം അനുഭവപ്പെടുന്നു, കാരണം ഈ ലൊക്കേഷനിൽ, എഡ്ജ് റേറ്റ് ഏറ്റവും വേഗതയേറിയതാണ്. ഡ്രൈവർ ബസിന്റെ മധ്യഭാഗത്ത് ഇരിക്കുമ്പോൾ ഇത് കൂടുതൽ വഷളാകുന്നു.
ഉദാample, പേജ് 16-ലെ ചിത്രം 20-ഉം പേജ് 18-ലെ ചിത്രം 21-ഉം താരതമ്യം ചെയ്യുക. റിസീവർ U6-ലെ VID (U5-ലെ ഡ്രൈവർ) റിസീവർ U2-ൽ (U1-ലെ ഡ്രൈവർ) ഉള്ളതിനേക്കാൾ വലിയ റിംഗിംഗ് കാണിക്കുന്നു. മറുവശത്ത്, റിസീവർ ഡ്രൈവറിൽ നിന്ന് കൂടുതൽ അകലെ സ്ഥിതിചെയ്യുമ്പോൾ എഡ്ജ് നിരക്ക് കുറയുന്നു. ബസിന്റെ ഒരറ്റത്ത് (U1.14) ഡ്രൈവറും മറ്റേ അറ്റത്ത് റിസീവറും (U1) സ്ഥിതി ചെയ്യുന്ന 10 ns ആണ് രേഖപ്പെടുത്തിയിരിക്കുന്ന ഏറ്റവും വലിയ വർധന സമയം.

കുറ്റി നീളം
നീളമുള്ള സ്റ്റബ് ദൈർഘ്യം ഡ്രൈവറിൽ നിന്ന് റിസീവറിലേക്കുള്ള ഫ്ലൈറ്റ് സമയം വർദ്ധിപ്പിക്കുക മാത്രമല്ല, വലിയ പ്രതിഫലനത്തിന് കാരണമാകുന്ന ഒരു വലിയ ലോഡ് കപ്പാസിറ്റൻസിന് കാരണമാകുകയും ചെയ്യുന്നു.

സ്റ്റബ് ദൈർഘ്യം വർദ്ധിപ്പിക്കുന്നതിന്റെ പ്രഭാവം (U1-ൽ ഡ്രൈവർ, U10-ൽ റിസീവർ)
സ്റ്റബിന്റെ നീളം ഒരു ഇഞ്ചിൽ നിന്ന് രണ്ട് ഇഞ്ചായി വർദ്ധിപ്പിക്കുകയും ഡ്രൈവർ U10-ൽ ആയിരിക്കുകയും ചെയ്യുമ്പോൾ ഈ കണക്ക് U1-ൽ VID-യെ താരതമ്യം ചെയ്യുന്നു.

സ്റ്റബ് അവസാനിപ്പിക്കൽ
നിങ്ങൾ ഡ്രൈവർ ഇം‌പെഡൻസിനെ സ്റ്റബ് സ്വഭാവ ഇം‌പെഡൻസുമായി പൊരുത്തപ്പെടുത്തണം. ഡ്രൈവർ ഔട്ട്‌പുട്ടിൽ ഒരു സീരീസ് ടെർമിനേഷൻ റെസിസ്റ്റർ RS സ്ഥാപിക്കുന്നത് ലോംഗ് സ്റ്റബ്, ഫാസ്റ്റ് എഡ്ജ് നിരക്കുകൾ മൂലമുണ്ടാകുന്ന പ്രതികൂല ട്രാൻസ്മിഷൻ ലൈൻ ഇഫക്റ്റ് വളരെ കുറയ്ക്കുന്നു. കൂടാതെ, റിസീവറിന്റെ സ്പെസിഫിക്കേഷൻ പാലിക്കുന്നതിന് വിഐഡിയെ അറ്റൻവേറ്റ് ചെയ്യുന്നതിനായി RS മാറ്റാവുന്നതാണ്.

സ്റ്റബ് ടെർമിനേഷന്റെ പ്രഭാവം (U1-ൽ ഡ്രൈവർ, U2-ലും U10-ലും റിസീവർ)
ഈ കണക്ക് U2 പ്രക്ഷേപണം ചെയ്യുമ്പോൾ U10, U1 എന്നിവയിൽ VID താരതമ്യം ചെയ്യുന്നു.

ഡ്രൈവർ സ്ലോ നിരക്ക്
ഒരു ഫാസ്റ്റ് സ്ലോ റേറ്റ്, റൈസ് ടൈം മെച്ചപ്പെടുത്താൻ സഹായിക്കുന്നു, പ്രത്യേകിച്ച് ഡ്രൈവറിൽ നിന്ന് ഏറ്റവും അകലെയുള്ള റിസീവറിൽ. എന്നിരുന്നാലും, വേഗതയേറിയ സ്ലേ നിരക്ക് പ്രതിഫലനം കാരണം റിംഗിംഗിനെ വലുതാക്കുന്നു.

ഡ്രൈവർ എഡ്ജ് നിരക്കിന്റെ പ്രഭാവം (U1-ലെ ഡ്രൈവർ, U2-ലും U10-ലും റിസീവർ)
ഈ കണക്ക് ഡ്രൈവർ സ്ലോ റേറ്റ് ഇഫക്റ്റ് കാണിക്കുന്നു. 12 mA ഡ്രൈവ് ശക്തിയുള്ള സ്ലോ ഫാസ്റ്റ് സ്ലോ റേറ്റ് തമ്മിൽ ഒരു താരതമ്യം നടത്തുന്നു. ഡ്രൈവർ U1-ൽ ആണ്, U2, U10 എന്നിവയിലെ ഡിഫറൻഷ്യൽ തരംഗരൂപങ്ങൾ പരിശോധിക്കുന്നു.

മൊത്തത്തിലുള്ള സിസ്റ്റം പ്രകടനം

ഒരു മൾട്ടിപോയിന്റ് BLVDS പിന്തുണയ്ക്കുന്ന ഏറ്റവും ഉയർന്ന ഡാറ്റാ നിരക്ക് നിർണ്ണയിക്കുന്നത് ഡ്രൈവറിൽ നിന്നുള്ള ഏറ്റവും ദൂരെയുള്ള റിസീവറിന്റെ ഐ ഡയഗ്രം നോക്കിയാണ്. ഈ ലൊക്കേഷനിൽ, കൈമാറ്റം ചെയ്യപ്പെടുന്ന സിഗ്നലിന് ഏറ്റവും വേഗത കുറഞ്ഞ എഡ്ജ് റേറ്റ് ഉണ്ട്, ഇത് കണ്ണ് തുറക്കുന്നതിനെ ബാധിക്കുന്നു. ലഭിച്ച സിഗ്നലിന്റെ ഗുണനിലവാരവും നോയ്‌സ് മാർജിൻ ലക്ഷ്യവും ആപ്ലിക്കേഷനുകളെ ആശ്രയിച്ചിരിക്കുന്നുവെങ്കിലും, വിശാലമായ കണ്ണ് തുറക്കുന്നത് നല്ലതാണ്. എന്നിരുന്നാലും, ഡ്രൈവറിന് അടുത്തുള്ള റിസീവറും നിങ്ങൾ പരിശോധിക്കണം, കാരണം റിസീവർ ഡ്രൈവറോട് അടുത്താണെങ്കിൽ ട്രാൻസ്മിഷൻ ലൈൻ ഇഫക്റ്റുകൾ മോശമാകും.
ചിത്രം 23. 400 Mbps-ൽ നേത്രരേഖ (U1-ൽ ഡ്രൈവർ, U2-ലും U10-ലും റിസീവർ)
2 Mbps-ൽ ഡാറ്റാ നിരക്കിനായി U10 (ചുവപ്പ് കർവ്), U400 (നീല കർവ്) എന്നിവയിലെ കണ്ണ് ഡയഗ്രമുകൾ ഈ ചിത്രം വ്യക്തമാക്കുന്നു. 1% യൂണിറ്റ് ഇടവേളയുടെ ക്രമരഹിതമായ ഇളക്കം അനുകരണത്തിൽ അനുമാനിക്കപ്പെടുന്നു. ഡിഫോൾട്ട് കറന്റ് സ്‌ട്രെംഗ്‌റ്റും സ്ലെവ് റേറ്റ് ക്രമീകരണവും ഉള്ള ഡ്രൈവർ U1-ലാണ്. ഒപ്റ്റിമൽ RT = 50 Ω ഉപയോഗിച്ച് ബസ് പൂർണ്ണമായും ലോഡുചെയ്‌തു. ഏറ്റവും ചെറിയ കണ്ണ് തുറക്കൽ U10 ൽ ആണ്, ഇത് U1 ൽ നിന്ന് ഏറ്റവും അകലെയാണ്. കണ്ണിന്റെ ഉയരം എസ്amp0.5 യൂണിറ്റ് ഇടവേളയിൽ യഥാക്രമം U692, U543 എന്നിവയ്‌ക്ക് 2 mV ഉം 10 mV ഉം ആണ്. രണ്ട് സാഹചര്യങ്ങളിലും VTH = ±100 mV യുമായി ബന്ധപ്പെട്ട് ഗണ്യമായ ശബ്ദ മാർജിൻ ഉണ്ട്.

AN 522-നുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ചരിത്രം: പിന്തുണയ്‌ക്കുന്ന ഇന്റൽ FPGA ഉപകരണ കുടുംബങ്ങളിൽ ബസ് എൽവിഡിഎസ് ഇന്റർഫേസ് നടപ്പിലാക്കുന്നു

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

intel AN 522 പിന്തുണയ്ക്കുന്ന FPGA ഉപകരണ കുടുംബങ്ങളിൽ ബസ് എൽവിഡിഎസ് ഇന്റർഫേസ് നടപ്പിലാക്കുന്നു [pdf] ഉപയോക്തൃ ഗൈഡ് പിന്തുണയ്‌ക്കുന്ന FPGA ഉപകരണ കുടുംബങ്ങളിൽ AN 522 നടപ്പിലാക്കുന്ന ബസ് LVDS ഇന്റർഫേസ്, AN 522, പിന്തുണയ്‌ക്കുന്ന FPGA ഉപകരണ കുടുംബങ്ങളിൽ ബസ് LVDS ഇന്റർഫേസ് നടപ്പിലാക്കുന്നു, പിന്തുണയ്‌ക്കുന്ന FPGA ഉപകരണ കുടുംബങ്ങളിലെ ഇന്റർഫേസ്, FPGA ഉപകരണ കുടുംബങ്ങളിൽ

റഫറൻസുകൾ

• ഉപയോക്തൃ മാനുവൽ