英特尔 AN 522 在支持的 FPGA 设备系列中实现总线 LVDS 接口

总线 LVDS (BLVDS) 将 LVDS 点对点通信的能力扩展到多点配置。 多点 BLVDS 为多点背板应用提供高效的解决方案。

英特尔 FPGA 设备中的 BLVDS 实施支持

您可以使用列出的 I/O 标准在这些英特尔设备中实现 BLVDS 接口。

笔记：
这些设备中的可编程驱动强度和转换率特性使您能够定制您的多点系统以获得最佳性能。 要确定支持的最大数据速率，请根据您的特定系统设置和应用程序执行模拟或测量。
BLVDS结束view 第 4 页
英特尔设备中的 BLVDS 技术第 6 页
BLVDS 功耗第 9 页
BLVDS 设计实例amp第 10 页的文件
性能分析第 17 页
AN 522 的文档修订历史：在支持的英特尔 FPGA 设备系列中实施总线 LVDS 接口第 25 页
相关信息
英特尔 FPGA 设备中 BLVDS 接口的 I/O 标准第 7 页

BLVDS结束view

典型的多点 BLVDS 系统由许多连接到总线的发射器和接收器对（收发器）组成。
多点 BLVDS上图中的配置提供双向半双工通信，同时最小化互连密度。 任何收发器都可以承担发射器的角色，其余收发器充当接收器（一次只能有一个发射器处于活动状态）。 通常需要通过协议或硬件解决方案来控制总线流量，以避免总线上的驱动程序争用。 多点 BLVDS 的性能受总线上的电容负载和端接的影响很大。
设计考虑
一个好的多点设计必须考虑总线上的容性负载和端接以获得更好的信号完整性。 您可以通过选择具有低引脚电容的收发器、具有低电容的连接器并保持较短的短截线长度来最小化负载电容。 多点 BLVDS 设计考虑因素之一是满载总线的有效差分阻抗（称为有效阻抗）和通过总线的传播延迟。 其他多点 BLVDS 设计考虑因素包括故障安全偏置、连接器类型和引脚排列、PCB 总线走线布局和驱动器边沿速率规范。
有效阻抗
有效阻抗取决于总线走线特性阻抗 Zo 和总线上的容性负载。 连接器、插入式卡上的短截线、封装和接收器输入电容都会产生容性负载，从而降低总线有效阻抗。
方程 1. 有效差分阻抗方程
使用此等式近似计算负载总线的有效差分阻抗 (Zeff)。在哪里：

• Zdiff (Ω) ≈ 2 × Zo = 总线的差分特性阻抗
•  Co (pF/inch) = 母线单位长度的特征电容
• CL (pF) = 每个负载的电容
•  N = 总线上的负载数
•  H（英寸）=d×N=总线总长度
•  d（英寸）= 每张插卡之间的间距
•  Cd (pF/inch) = CL/d = 总线上每单位长度的分布电容

负载电容的增加或插入卡之间更近的间距会降低有效阻抗。 为了优化系统性能，选择低电容收发器和连接器很重要。 使连接器和收发器 I/O 引脚之间的每个接收器存根长度尽可能短。
归一化有效阻抗与 Cd/Co 的关系
该图显示了分布电容对归一化有效阻抗的影响。总线的每一端都需要终止，而数据在两个方向上流动。 为减少总线上的反射和振铃，必须将端接电阻与有效阻抗相匹配。 对于 Cd/Co = 3 的系统，有效阻抗是 Zdiff 的 0.5 倍。 对于总线上的双端接，驱动器看到的等效负载是 Zdiff 的 0.25 倍； 从而降低接收器输入端的信号摆幅和差分噪声容限（如果使用标准 LVDS 驱动器）。 BLVDS 驱动器通过增加驱动电流来解决这个问题，以实现类似的电压tage 在接收器输入端摆动。
传播延迟
传播延迟 (tPD = Zo × Co) 是单位长度传输线的时间延迟。 这取决于特性阻抗和特性
总线的电容。
有效传播延迟
对于负载总线，您可以使用此等式计算有效传播延迟。 您可以将信号从驱动器 A 传播到接收器 B 的时间计算为 tPDEFF × 驱动器 A 和接收器 B 之间的线路长度。

英特尔设备中的 BLVDS 技术

在支持的 Intel 设备中，BLVDS 接口在由 1.8 V（Intel Arria 10 和 Intel Cyclone 10 GX 设备）或 2.5 V（其他支持的设备）的 VCCIO 供电的任何行或列 I/bank 中受支持。 在这些 I/O bank 中，接口在差分 I/O 管脚上受支持，但在专用时钟输入或时钟输出管脚上不受支持。 然而，在英特尔 Arria 10 和英特尔 Cyclone 10 GX 器件中，BLVDS 接口在用作通用 I/O 的专用时钟管脚上受支持。

•  BLVDS 发送器使用两个单端输出缓冲器，第二个输出缓冲器编程为反相。
•  BLVDS 接收器使用专用的 LVDS 输入缓冲器。

受支持器件中的 BLVDS I/O 缓冲器根据应用程序类型使用不同的输入或输出缓冲区：

• 多点应用——根据设备是用于驱动器还是接收器操作来使用输入或输出缓冲器。
• 多点应用——输出缓冲器和输入缓冲器共享相同的 I/O 引脚。 当 LVDS 输出缓冲器不发送信号时，您需要一个输出使能 (oe) 信号使其处于三态。
•  请勿为输出缓冲器启用片上串联终端 (RS OCT)。
• 在输出缓冲器处使用外部电阻为插入卡上的存根提供阻抗匹配。
• 不要为差分输入缓冲器启用片上差分终端（RD OCT），因为总线终端通常使用总线两端的外部终端电阻来实现。

英特尔 FPGA 设备中 BLVDS 接口的 I/O 标准
您可以使用相关 I/O 标准和受支持英特尔设备的电流强度要求来实现 BLVDS 接口。
I/O 标准和特性支持支持的英特尔设备中的 BLVDS 接口

1.  DIFFIO_TX 引脚不支持真正的 LVDS 差分接收器。

有关详细信息，请参阅相关信息部分中列出的相应设备文档：

• 有关引脚分配信息，请参阅器件引脚分配 files.
• 有关 I/O 标准功能，请参阅设备手册 I/O 章节。
•  有关电气规范，请参阅器件数据表或直流和开关特性文档。

相关信息

•  英特尔 Stratix 10 引脚分配 Files
•  Stratix V 引脚排列 Files
• Stratix IV 引脚输出 Files
•  Stratix III 器件引脚分配 Files
•  英特尔 Arria 10 器件引脚分配 Files
•  Arria V 器件引脚分配 Files
•  Arria II GX 器件引脚分配 Files
• 英特尔 Cyclone 10 GX 器件引脚分配 Files
• Intel Cyclone 10 LP 器件引脚分配 Files
• Cyclone V 器件引脚分配 Files
•  Cyclone IV 器件引脚分配 Files
• Cyclone III 器件引脚分配 Files
• Intel MAX 10 器件引脚分配 Files
• Intel Stratix 10 通用 I/O 用户指南
•  Stratix V 器件中的 I/O 特性
•  Stratix IV 器件中的 I/O 特性
•  Stratix III 器件 I/O 特性
• Stratix V 器件中的 I/O 特性
•  Stratix IV 器件中的 I/O 特性
•  Stratix III 器件 I/O 特性
•  英特尔 Arria 10 器件中的 I/O 和高速 I/O
•  Arria V 器件中的 I/O 特性
• Arria II 器件中的 I/O 特性
•  Intel Cyclone 10 GX 器件中的 I/O 和高速 I/O
•  Intel Cyclone 10 LP 器件中的 I/O 和高速 I/O
• Cyclone V 器件中的 I/O 特性
• Cyclone IV 器件中的 I/O 特性
•  Cyclone III 器件系列中的 I/O 特性
• MAX 10 通用 I/O 用户指南
•  英特尔 Stratix 10 设备数据表
• Stratix V 器件数据表
•  Stratix IV 器件的直流和开关特性
•  Stratix III 器件数据表：DC 和开关特性
•  英特尔 Arria 10 设备数据表
•  Arria V 器件数据表
• Arria II 器件的器件数据表
• 英特尔 Cyclone 10 GX 设备数据表
•  英特尔 Cyclone 10 LP 设备数据表
•  Cyclone V 器件数据表
•  Cyclone IV 器件数据表
• Cyclone III 器件数据表
• 英特尔 MAX 10 设备数据表

BLVDS 功耗

• 在将您的设计实施到设备中之前，使用基于 Excel 的 EPE 为您使用的受支持设备获取 BLVDS I/O 功耗的估计量级。
•  对于输入和双向引脚，BLVDS 输入缓冲器始终启用。 如果总线上有开关活动（例如amp例如，其他收发器正在发送和接收数据，但 Cyclone III 器件不是预期的接收者）。
•  如果您将 BLVDS 用作多点应用程序中的输入缓冲器或用作多点应用程序中的双向缓冲器，英特尔建议输入一个切换率，其中包括总线上的所有活动，而不仅仅是用于英特尔设备 BLVDS 输入缓冲器的活动。

ExampEPE 中的 BLVDS I/O 数据条目文件
此图显示了 Cyclone III EPE 中的 BLVDS I/O 条目。 在其他支持的Intel设备的EPE中选择的I/O标准，请参考相关资料。Intel 建议您在完成设计后使用 Intel Quartus Prime Power Analyzer Tool 执行准确的 BLVDS I/O 功耗分析。 布局布线完成后，功率分析器工具根据设计的具体情况估算功率。 Power Analyzer 工具结合了用户输入的、模拟导出的和估计的信号活动，结合详细的电路模型，产生非常准确的功率估计。
相关信息

• 功耗分析章节，英特尔 Quartus Prime 专业版手册
  提供有关用于 Intel Stratix 10、Intel Arria 10 和 Intel Cyclone 10 GX 器件系列的 Intel Quartus Prime Pro Edition Power Analyzer 工具的更多信息。
• 功耗分析章节，英特尔 Quartus Prime 标准版手册
  提供有关适用于 Stratix V、Stratix IV、Stratix III、Arria V、Arria II、英特尔 Cyclone 10 LP、Cyclone V、Cyclone IV、Cyclone III LS、Cyclone III 和英特尔的英特尔 Quartus Prime 标准版功率分析器工具的更多信息MAX 10 器件系列。
• 早期功耗估算器 (EPE) 和功耗分析器页面
  提供有关 EPE 和 Intel Quartus Prime Power Analyzer 工具的更多信息。
• 在支持的英特尔 FPGA 器件系列中实施总线 LVDS 接口第 3 页
  列出要在 EPE 中选择的 I/O 标准，以估算 BLVDS 功耗。

BLVDS 设计实例ample
设计前amp该文件向您展示了如何在 Intel Quartus Prime 软件中使用相关通用 I/O (GPIO) IP 内核在支持的设备中实例化 BLVDS I/O 缓冲器。

•  英特尔 Stratix 10、英特尔 Arria 10 和英特尔 Cyclone 10 GX 设备——使用 GPIO 英特尔 FPGA IP 内核。
•  Intel MAX 10 器件—使用 GPIO Lite Intel FPGA IP 核。
•  所有其他受支持的器件——使用 ALTIOBUF IP 内核。

您可以下载设计前ample 来自相关信息中的链接。 对于 BLVDS I/O 缓冲区实例，Intel 推荐以下项目：

•  在开启差分模式的情况下，在双向模式下实现 GPIO IP 内核。
•  将 I/O 标准分配给双向引脚：
•  BLVDS—Intel Cyclone 10 LP、Cyclone IV、Cyclone III 和 Intel MAX 10 设备。
•  差分 SSTL-2 I 类或 II 类—Stratix V、Stratix IV、Stratix III、Arria V、Arria II 和 Cyclone V 器件。
• 差分 SSTL-18 I 类或 II 类—Intel Stratix 10、Intel Arria 10 和 Intel Cyclone 10 GX 设备。

写入和读取操作期间的输入或输出缓冲器操作

• oe 端口接收来自设备内核的 oe 信号以启用或禁用单端输出缓冲器。
•  在读取操作期间保持 oe 信号为低电平以三态输出缓冲器。
•  与门的功能是阻止传输信号返回到器件内核。 差分输入缓冲器始终启用。

相关信息

•  I/O 缓冲器 (ALTIOBUF) IP 内核用户指南
•  GPIO IP 内核用户指南
•  MAX 10 I/O 实施指南
• 英特尔 FPGA IP 内核简介
• 设计防爆ampAN 522 的文件

提供 Intel Quartus Prime design examp本应用笔记中使用的文件。
设计防爆ampIntel Stratix 10 设备指南
这些步骤仅适用于 Intel Stratix 10 设备。 确保您使用 GPIO Intel FPGA IP 核。

1. 创建一个可以支持双向输入和输出缓冲区的 GPIO Intel FPGA IP 内核：
   • 一种。 实例化 GPIO Intel FPGA IP 核。
   • b. 在数据方向中，选择 Bidir。
   • C。 在数据宽度中，输入 1。
   • d. 打开使用差分缓冲区。
   • e. 在注册模式中，选择无。
2. 如下图所示连接模块和输入输出端口：
   输入和输出端口连接 Examp用于 Intel Stratix 10 设备的文件
3. 在 Assignment Editor 中，如下图所示分配相关的 I/O 标准。 您还可以设置电流强度和转换率选项。 否则， Intel Quartus Prime 软件采用默认设置。
   Intel Quartus Prime Assignment Editor 中用于 Intel Stratix 10 器件的 BLVDS I/O Assignment
4. 使用 ModelSim* – 英特尔 FPGA 版软件编译和执行功能仿真。

相关信息

• ModelSim – 英特尔 FPGA 版软件支持
  提供有关 ModelSim – 英特尔 FPGA 版软件的更多信息，并包含指向安装、使用和故障排除等主题的各种链接。
• 英特尔 FPGA 设备中 BLVDS 接口的 I/O 标准第 7 页
  列出您可以在支持的英特尔 FPGA 设备中为 BLVDS 应用程序手动分配的引脚和 I/O 标准。
• 设计防爆ampAN 522 的文件
  提供 Intel Quartus Prime design examp本应用笔记中使用的文件。

设计防爆amp英特尔 Arria 10 设备指南
这些步骤仅适用于使用英特尔 Quartus Prime 标准版的英特尔 Arria 10 设备。 确保您使用 GPIO Intel FPGA IP 核。

1. 打开 StratixV_blvds.qar file 导入 Stratix V design examp文件进入英特尔 Quartus Prime 标准版软件。
2. 迁移设计前amp使用 GPIO Intel FPGA IP 核的文件：
   • 一个。 在菜单上，选择 Project > Upgrade IP Components。
   • b. 双击“ALIOBUF”实体。
     出现 ALTIOBUF IP 内核的 MegaWizard Plug-In Manager 窗口。
   • C。 关闭匹配项目/默认值。
   • d. 在 Currently selected device family 中，选择 Arria 10。
   • e. 单击完成，然后再次单击完成。
   • F。 在出现的对话框中，单击“确定”。
     Intel Quartus Prime Pro Edition 软件执行迁移过程，然后显示 GPIO IP 参数编辑器。
3. 配置 GPIO Intel FPGA IP 内核以支持双向输入和输出缓冲器：
   • 一个。 在数据方向中，选择 Bidir。
   • b. 在数据宽度中，输入 1。
   • C。 打开使用差分缓冲区。
   • d. 单击 Finish 并生成 IP 核。
4. 如下图所示连接模块和输入输出端口：
   输入和输出端口连接 Examp用于英特尔 Arria 10 设备的文件
5. 在 Assignment Editor 中，如下图所示分配相关的 I/O 标准。 您还可以设置电流强度和转换率选项。 否则，英特尔 Quartus Prime 标准版软件采用英特尔 Arria 10 器件的默认设置——差分 SSTL-18 I 类或 II 类 I/O 标准。
   Intel Arria 10 器件的 Intel Quartus Prime Assignment Editor 中的 BLVDS I/O Assignment笔记：
   对于 Intel Arria 10 器件，您可以使用 Assignment Editor 为 LVDS 管脚手动分配 p 和 n 管脚位置。
6. 使用 ModelSim – 英特尔 FPGA 版软件编译和执行功能仿真。

相关信息

• ModelSim – 英特尔 FPGA 版软件支持
  提供有关 ModelSim – 英特尔 FPGA 版软件的更多信息，并包含指向安装、使用和故障排除等主题的各种链接。
• 英特尔 FPGA 设备中 BLVDS 接口的 I/O 标准第 7 页
  列出您可以在支持的英特尔 FPGA 设备中为 BLVDS 应用程序手动分配的引脚和 I/O 标准。
• 设计防爆ampAN 522 的文件
  提供 Intel Quartus Prime design examp本应用笔记中使用的文件。

设计防爆ampMAX 10 器件指南
这些步骤仅适用于 Intel MAX 10 器件。 确保您使用 GPIO Lite Intel FPGA IP 核。

1. 创建一个可以支持双向输入和输出缓冲器的 GPIO Lite Intel FPGA IP 内核：
   • 一个。 实例化 GPIO Lite 英特尔 FPGA IP 核。
   • b. 在数据方向中，选择 Bidir。
   • C。 在数据宽度中，输入 1。
   • d. 打开使用伪差分缓冲器。
   • e. 在 Register 模式下，选择 Bypass。
2. 如下图所示连接模块和输入输出端口：
    输入和输出端口连接 Examp用于 MAX 10 设备的文件
3. 在 Assignment Editor 中，如下图所示分配相关的 I/O 标准。 您还可以设置电流强度和转换率选项。 否则， Intel Quartus Prime 软件采用默认设置。
   MAX 10 器件的 Intel Quartus Prime Assignment Editor 中的 BLVDS I/O Assignment
4. 使用 ModelSim – 英特尔 FPGA 版软件编译和执行功能仿真。

相关信息

• ModelSim – 英特尔 FPGA 版软件支持
  提供有关 ModelSim – 英特尔 FPGA 版软件的更多信息，并包含指向安装、使用和故障排除等主题的各种链接。
• 英特尔 FPGA 设备中 BLVDS 接口的 I/O 标准第 7 页
  列出您可以在支持的英特尔 FPGA 设备中为 BLVDS 应用程序手动分配的引脚和 I/O 标准。
• 设计防爆ampAN 522 的文件
  提供 Intel Quartus Prime design examp本应用笔记中使用的文件。

设计防爆amp除 Intel Arria 10、Intel Cyclone 10 GX 和 Intel MAX 10 之外的所有受支持设备的指南

这些步骤适用于除 Intel Arria 10、Intel Cyclone 10 GX 和 Intel MAX 10 之外的所有受支持器件。确保使用 ALTIOBUF IP 内核。

1.  创建一个可以支持双向输入和输出缓冲器的 ALTIOBUF IP 内核：
   • 一个。 例化 ALTIOBUF IP 内核。
   • b. 将模块配置为双向缓冲器。
   • C。 在 What is the number of buffers to be instantiated 中，输入 1。
   • d. 打开使用差分模式。
2. 如下图所示连接模块和输入输出端口：
    输入和输出端口连接 Examp适用于除 Intel Arria 10、Intel Cyclone 10 GX 和 Intel MAX 10 设备之外的所有受支持设备的文件
3. 在 Assignment Editor 中，根据您的设备分配相关的 I/O 标准，如下图所示。 您还可以设置电流强度和转换率选项。 否则， Intel Quartus Prime 软件采用默认设置。
   • Intel Cyclone 10 LP、Cyclone IV、Cyclone III 和 Cyclone III LS 器件——双向 p 和 n 管脚的 BLVDS I/O 标准，如下图所示。
   • Stratix V、Stratix IV、Stratix III、Arria V、Arria II 和 Cyclone V 器件—差分 SSTL-2 I 类或 II 类 I/O 标准。
     Intel Quartus Prime Assignment Editor 中的 BLVDS I/O Assignment笔记： 您可以使用 Assignment Editor 为每个支持的器件手动分配 p 和 n 引脚位置。 支持的器件和可以手动分配的管脚，请参考相关资料。
4. 使用 ModelSim – 英特尔 FPGA 版软件编译和执行功能仿真。

Examp功能仿真结果文件
当 oe 信号有效时，BLVDS 处于写操作模式。 当 oe 信号无效时，BLVDS 处于读操作模式。笔记：
对于使用 Verilog HDL 的仿真，您可以使用 blvds_tb.v 测试台，它包含在相应的设计示例中amp勒。
相关信息

• ModelSim – 英特尔 FPGA 版软件支持
  提供有关 ModelSim – 英特尔 FPGA 版软件的更多信息，并包含指向安装、使用和故障排除等主题的各种链接。
• 英特尔 FPGA 设备中 BLVDS 接口的 I/O 标准第 7 页
  列出您可以在支持的英特尔 FPGA 设备中为 BLVDS 应用程序手动分配的引脚和 I/O 标准。
• 设计防爆ampAN 522 的文件
  提供 Intel Quartus Prime design examp本应用笔记中使用的文件。

性能分析

多点 BLVDS 性能分析展示了总线终端、负载、驱动器和接收器特性以及驱动器接收器在系统上的位置的影响。 您可以使用随附的 BLVDS design examp用于分析多点应用程序性能的文件：

•  Cyclone III BLVDS 设计前ample—这个设计examp文件适用于所有受支持的 Stratix、Arria 和 Cyclone 器件系列。 对于 Intel Arria 10 或 Intel Cyclone 10 GX 设备系列，您需要迁移设计前amp在使用之前，请先转到相应的设备系列。
• 英特尔 MAX 10 BLVDS 设计实例ample—这个设计example 适用于 Intel MAX 10 器件系列。
• 英特尔 Stratix 10 BLVDS 设计实例ample—这个设计example 适用于 Intel Stratix 10 设备系列。

笔记：
本节中多点 BLVDS 的性能分析基于 HyperLynx* 中的 Cyclone III BLVDS 输入/输出缓冲器信息规范 (IBIS) 模型仿真。
英特尔建议您使用这些英特尔 IBIS 模型进行仿真：

• Stratix III、Stratix IV 和 Stratix V 器件——特定于器件的差分 SSTL-2 IBIS 模型
• 英特尔 Stratix 10、英特尔 Arria 10(2) 和英特尔 Cyclone 10 GX 设备：
  •  输出缓冲器——差分 SSTL-18 IBIS 模型
  • 输入缓冲器—LVDS IBIS 模型

相关信息

• 英特尔 FPGA IBIS 模型页面
  提供英特尔 FPGA 器件模型的下载。
•  设计防爆ampAN 522 的文件
  提供 Intel Quartus Prime design examp本应用笔记中使用的文件。

系统设置

 带 Cyclone III BLVDS 收发器的多点 BLVDS
此图显示了具有十个 Cyclone III BLVDS 收发器（命名为 U1 至 U10）的多点拓扑的原理图。假定总线传输线具有以下特征：

•  带状线
•  特性阻抗 50 Ω
• 每英寸 3.6 pF 的特性电容
•  长度 10 英寸
• 英特尔 Arria 10 IBIS 模型是初步的，在英特尔 IBIS 模型上不可用 web 页。 如果您需要这些初步的英特尔 Arria 10 IBIS 模型，请联系英特尔。
• 总线差分特性阻抗约为 100 Ω
•  每个收发器之间的间距为 1 英寸
• 总线两端用终端电阻 RT 终止

• 默认驱动强度为 12 mA
• 默认为慢摆率设置
• 每个收发器的引脚电容为 6 pF
•  每个 BLVDS 收发器上的存根是一个 1 英寸的微带线，其特征阻抗为 50 Ω，特征电容为每英寸 3 pF
•  每个收发器到总线的连接（连接器、焊盘和 PCB 中的过孔）的电容假定为 2 pF
• 每个负载的总电容约为 11 pF

对于 1 英寸的负载间距，分布电容等于每英寸 11 pF。 减少由存根引起的反射，并衰减从
驱动器，阻抗匹配 50 Ω 电阻器 RS 放置在每个收发器的输出端。

巴士总站
如果将总线特征电容和装置的单位长​​度分布电容代入有效差分阻抗方程，则满载总线的有效阻抗为 52 Ω。 为获得最佳信号完整性，您必须将 RT 与 52 Ω 相匹配。 下图显示匹配、欠匹配和过度匹配对接收器输入引脚差分波形 (VID) 的影响。 数据速率为 100 Mbps。 在这些图中，端接不足 (RT = 25 Ω) 会导致反射并显着降低噪声容限。 在某些情况下，端接不足甚至会违反接收器阈值 (VTH = ±100 mV)。 当 RT 变为 50 Ω 时，相对于 VTH 有很大的噪声容限，反射可以忽略不计。

总线终端的影响（驱动器在 U1 中，接收器在 U2 中）
在此图中，U1 充当发射器，U2 至 U10 是接收器。

总线终端的影响（驱动器在 U1 中，接收器在 U10 中）
在此图中，U1 充当发射器，U2 至 U10 是接收器。

总线终端的影响（驱动器在 U5 中，接收器在 U6 中）
图中U5为发射器，其余为接收器。

总线终端的影响（驱动器在 U5 中，接收器在 U10 中）
图中U5为发射器，其余为接收器。驱动器和接收器在总线上的相对位置也会影响接收信号的质量。 距离驱动器最近的接收器经历最差的传输线效应，因为在这个位置，边沿速率最快。 当司机位于公共汽车中间时，情况会变得更糟。
例如amp例如，比较第 16 页的图 20 和第 18 页的图 21。接收器 U6（U5 的驱动器）的 VID 显示比接收器 U2（U1 的驱动器）更大的振铃。 另一方面，当接收器距离驾驶员较远时，边沿速率会减慢。 记录的最大上升时间为 1.14 ns，驱动器位于总线的一端 (U1)，接收器位于另一端 (U10)。

存根长度
更长的短截线长度不仅会增加从驱动器到接收器的飞行时间，还会导致更大的负载电容，从而导致更大的反射。

增加存根长度的影响（U1 中的驱动器，U10 中的接收器）
此图比较了当短截线长度从一英寸增加到两英寸并且驱动器位于 U10 时 U1 处的 VID。

存根终止
您必须将驱动器阻抗与短截线特性阻抗相匹配。 在驱动器输出端放置一个串联端接电阻 RS 可大大降低由长存根和快速边沿速率引起的不利传输线效应。 另外，可以改变RS来衰减VID以满足接收机的规范。

Stub 端接的影响（U1 中的驱动器，U2 和 U10 中的接收器）
此图比较了 U2 传输时 U10 和 U1 的 VID。

驱动器转换率
快速转换率有助于改善上升时间，尤其是在距离驱动器最远的接收器处。 然而，更快的转换速率也会放大反射引起的振铃。

驱动器边缘速率的影响（U1 中的驱动器、U2 和 U10 中的接收器）
此图显示了驱动器转换率的影响。 对驱动强度为 12 mA 的慢速和快速转换率进行了比较。 驱动器位于 U1，检查 U2 和 U10 的差分波形。

整体系统性能

多点 BLVDS 支持的最高数据速率是通过查看距离驱动器最远的接收器的眼图来确定的。 在此位置，传输信号具有最慢的边沿速率并影响眼图张开度。 尽管接收信号的质量和噪声容限目标取决于应用，但开眼图越宽越好。 但是，您还必须检查离驾驶员最近的接收器，因为如果接收器离驾驶员较近，传输线效应往往会更差。
图 23. 400 Mbps 时的眼图（U1 中的驱动器，U2 和 U10 中的接收器）
此图说明了数据速率为 2 Mbps 时 U10（红色曲线）和 U400（蓝色曲线）的眼图。 模拟中假设有 1% 单位间隔的随机抖动。 驱动器处于 U1，具有默认电流强度和转换率设置。 总线满载时最佳 RT = 50 Ω。 最小的眼图开度位于 U10，距离 U1 最远。 眼高samp对于 U0.5 和 U692，543 单位间隔处的 LED 分别为 2 mV 和 10 mV。 对于这两种情况，VTH = ±100 mV 都有很大的噪声容限。

AN 522 的文档修订历史：在支持的英特尔 FPGA 设备系列中实现总线 LVDS 接口

文件/资源

英特尔 AN 522 在支持的 FPGA 设备系列中实现总线 LVDS 接口 [pdf] 用户指南 AN 522 在支持的 FPGA 器件系列中实现总线 LVDS 接口，AN 522，在支持的 FPGA 器件系列中实现总线 LVDS 接口，在支持的 FPGA 器件系列中实现接口，FPGA 器件系列

参考

• 用户手册