intel AN 522 megvalósító busz LVDS interfész támogatott FPGA-eszközcsaládokban

Bus LVDS (BLVDS) az LVDS pont-pont kommunikáció képességét a többpontos konfigurációra is kiterjeszti. A többpontos BLVDS hatékony megoldást kínál a többpontos hátlapi alkalmazásokhoz.

BLVDS megvalósítási támogatás Intel FPGA-eszközökön

A felsorolt ​​I/O-szabványok használatával BLVDS interfészeket valósíthat meg ezekben az Intel eszközökben.

Jegyzet:
Ezekben az eszközökben a programozható meghajtóerő és fordulatszám jellemzői lehetővé teszik a többpontos rendszer testreszabását a maximális teljesítmény érdekében. A támogatott maximális adatsebesség meghatározásához végezzen szimulációt vagy mérést az adott rendszerbeállítás és alkalmazás alapján.
BLVDS Végeview a 4. oldalon
BLVDS technológia az Intel-eszközökben, 6. oldal
BLVDS energiafogyasztás a 9. oldalon
BLVDS Design Example a 10. oldalon
Teljesítményelemzés a 17. oldalon
Az AN 522-hez készült dokumentum felülvizsgálati előzményei: Busz LVDS-interfész megvalósítása támogatott Intel FPGA-eszközcsaládokban, 25. oldal
Kapcsolódó információk
Az Intel FPGA-eszközök BLVDS-interfészének I/O-szabványai, 7. oldal

BLVDS Végeview

A tipikus többpontos BLVDS rendszer számos adó-vevő párból (adó-vevőből) áll, amelyek a buszhoz csatlakoznak.
Többpontos BLVDSAz előző ábrán látható konfiguráció kétirányú félduplex kommunikációt biztosít, miközben minimalizálja az összekapcsolási sűrűséget. Bármely adó-vevő felveheti az adó szerepét, a többi adó-vevő pedig vevőként működik (egyszerre csak egy adó lehet aktív). A buszforgalom vezérlésére, akár protokollon, akár hardveres megoldáson keresztül, általában azért van szükség, hogy elkerüljük a sofőr versengését a buszon. A többpontos BLVDS teljesítményét nagymértékben befolyásolja a buszon lévő kapacitív terhelés és lezárás.
Tervezési szempontok
A jó többpontos tervezésnek figyelembe kell vennie a buszon lévő kapacitív terhelést és lezárást a jobb jelintegritás érdekében. Minimalizálhatja a terhelési kapacitást, ha kis érintkezőkapacitással rendelkező adó-vevőt, alacsony kapacitású csatlakozót választ, és röviden tartja a csonk hosszát. A többpontos BLVDS tervezési szempontok egyike a teljesen terhelt busz effektív differenciális impedanciája, amelyet effektív impedanciának neveznek, és a buszon keresztüli terjedési késleltetés. További többpontos BLVDS tervezési szempontok közé tartozik a hibamentes előfeszítés, a csatlakozó típusa és kivezetése, a PCB busz nyomkövetési elrendezése és a meghajtó élsebesség specifikációi.
Hatásos impedancia
Az effektív impedancia a busz nyomkövetési karakterisztikus impedanciájától és a busz kapacitív terhelésétől függ. A csatlakozók, a dugaszolható kártya csonkja, a csomagolás és a vevő bemeneti kapacitása mind hozzájárulnak a kapacitív terheléshez, ami csökkenti a busz effektív impedanciáját.
1. egyenlet. Effektív differenciálimpedancia egyenlet
Használja ezt az egyenletet a terhelt busz effektív differenciális impedanciájának (Zeff) közelítésére.Ahol:

• Zdiff (Ω) ≈ 2 × Zo = a busz differenciális jellemző impedanciája
•  Co (pF/inch) = karakterisztikus kapacitás a busz hosszegységére vonatkoztatva
• CL (pF) = az egyes terhelések kapacitása
•  N = a buszon lévő terhelések száma
•  H (inch) = d × N = a busz teljes hossza
•  d (hüvelyk) = az egyes bedugható kártyák közötti távolság
•  Cd (pF/inch) = CL/d = egységnyi hosszonkénti elosztott kapacitás a buszon

A terhelési kapacitás növekedése vagy a dugaszolható kártyák közötti kisebb távolság csökkenti az effektív impedanciát. A rendszer teljesítményének optimalizálása érdekében fontos alacsony kapacitású adó-vevő és csatlakozó kiválasztása. Legyen a lehető legrövidebb minden vevőcsonk hossza a csatlakozó és az adó-vevő I/O érintkezője között.
Normalizált effektív impedancia versus Cd/Co
Ez az ábra az elosztott kapacitás hatását mutatja a normalizált effektív impedanciára.A busz mindkét végén lezárásra van szükség, miközben az adatok mindkét irányban áramlanak. A buszon való visszaverődés és csengetés csökkentése érdekében a lezáró ellenállást az effektív impedanciához kell igazítani. A Cd/Co = 3 rendszerben az effektív impedancia a Zdiff 0.5-szerese. A buszon kettős végződésekkel a vezető a Zdiff 0.25-szeresével egyenértékű terhelést lát; és így csökkenti a jelek kilengését és a zajkülönbséget a vevő bemenetein (ha szabvány LVDS meghajtót használnak). A BLVDS illesztőprogram ezt a problémát úgy oldja meg, hogy megnöveli a meghajtó áramát, hogy hasonló térfogatot érjen eltage lengés a vevő bemeneteknél.
Terjedési késleltetés
A terjedési késleltetés (tPD = Zo × Co) az átviteli vezetéken áthaladó késleltetés egységnyi hosszonként. Ez a jellemző impedanciától és karakterisztikától függ
a busz kapacitása.
Hatékony terjedési késleltetés
Terhelt busz esetén ezzel az egyenlettel számíthatja ki a tényleges terjedési késleltetést. Kiszámíthatja azt az időt, ameddig a jel az A meghajtótól a B vevőig terjed, a tPDEFF × az A meghajtó és a B vevő közötti vonal hossza.

BLVDS technológia az Intel eszközökben

A támogatott Intel-eszközökön a BLVDS interfész minden sor- vagy oszlop I/bankban támogatott, amelyeket 1.8 V-os (Intel Arria 10 és Intel Cyclone 10 GX eszközök) vagy 2.5 V-os (más támogatott eszközök) VCCIO táplál. Ezekben az I/O bankokban az interfész a differenciál I/O érintkezőkön támogatott, de a dedikált órabemeneten vagy órakimeneten nem. Az Intel Arria 10 és Intel Cyclone 10 GX eszközökben azonban a BLVDS interfészt a dedikált óratűk támogatják, amelyeket általános I/O-ként használnak.

•  A BLVDS adó két egyvégű kimeneti puffert használ, a második kimeneti puffer pedig invertáltként van programozva.
•  A BLVDS vevő külön LVDS bemeneti puffert használ.

BLVDS I/O pufferek a támogatott eszközökbenHasználjon különböző bemeneti vagy kimeneti puffereket az alkalmazás típusától függően:

• Multidrop alkalmazás – használja a bemeneti vagy kimeneti puffert attól függően, hogy az eszközt illesztőprogram vagy vevő működésére szánják.
• Többpontos alkalmazás – a kimeneti puffer és a bemeneti puffer ugyanazokat az I/O érintkezőket használja. Kimeneti engedélyező (oe) jelre van szükség az LVDS kimeneti puffer háromállapotú állapotba hozásához, amikor az nem küld jeleket.
•  Ne engedélyezze az on-chip sorozatlezárást (RS OCT) a kimeneti pufferhez.
• Használjon külső ellenállásokat a kimeneti puffereken, hogy az impedanciát a dugaszolható kártya csonkjához igazítsa.
• Ne engedélyezze az on-chip differenciális lezárást (RD OCT) a differenciális bemeneti pufferhez, mert a buszlezárást általában a busz mindkét végén lévő külső lezáró ellenállással valósítják meg.

I/O szabványok a BLVDS interfészhez Intel FPGA-eszközökben
A BLVDS interfészt a vonatkozó I/O szabványok és a támogatott Intel eszközök jelenlegi erősségi követelményei segítségével valósíthatja meg.
I/O szabvány és szolgáltatások BLVDS interfész támogatása a támogatott Intel-eszközökön

1.  A DIFFIO_TX érintkező nem támogatja a valódi LVDS differenciálvevőket.

További információkért tekintse meg a megfelelő eszköz dokumentációját, a kapcsolódó információs részben felsoroltak szerint:

• A tűkiosztással kapcsolatos információkért tekintse meg az eszköz kitűzőjét files.
• Az I/O szabványok jellemzőit az eszköz kézikönyvének I/O fejezetében találja.
•  Az elektromos specifikációkat lásd az eszköz adatlapjában vagy a DC és kapcsolási jellemzők dokumentumában.

Kapcsolódó információk

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Device Pin-Out Files
•  Intel Arria 10 Device Pin-Out Files
•  Arria V Device Pin-Out Files
•  Arria II GX Device Pin-Out Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Cyclone V Device Pin-Out Files
•  Cyclone IV Device Pin-Out Files
• Cyclone III Device Pin-Out Files
• Intel MAX 10 Device Pin-Out Files
• Intel Stratix 10 általános célú I/O felhasználói útmutató
•  I/O funkciók a Stratix V eszközökben
•  I/O funkciók a Stratix IV eszközben
•  Stratix III eszköz I/O jellemzői
• I/O funkciók a Stratix V eszközökben
•  I/O funkciók a Stratix IV eszközben
•  Stratix III eszköz I/O jellemzői
•  I/O és nagy sebességű I/O az Intel Arria 10 eszközökben
•  I/O funkciók az Arria V Devices-ben
• I/O funkciók az Arria II eszközökben
•  I/O és nagy sebességű I/O Intel Cyclone 10 GX eszközökben
•  I/O és nagy sebességű I/O az Intel Cyclone 10 LP eszközökben
• I/O funkciók a Cyclone V eszközökben
• I/O funkciók a Cyclone IV eszközökben
•  I/O funkciók a Cyclone III eszközcsaládban
• Intel MAX 10 általános célú I/O felhasználói kézikönyv
•  Intel Stratix 10 eszköz adatlap
• Stratix V eszköz adatlap
•  DC és kapcsolási jellemzők a Stratix IV eszközökhöz
•  Stratix III eszköz adatlap: DC és kapcsolási jellemzők
•  Intel Arria 10 eszköz adatlap
•  Arria V eszköz adatlap
• Eszköz adatlap Arria II eszközökhöz
• Intel Cyclone 10 GX eszköz adatlap
•  Intel Cyclone 10 LP eszköz adatlap
•  Cyclone V eszköz adatlap
•  Cyclone IV eszköz adatlap
• Cyclone III készülék adatlap
• Intel MAX 10 eszköz adatlap

BLVDS energiafogyasztás

• Mielőtt implementálja a tervezést az eszközbe, használja az Excel-alapú EPE-t a támogatott eszközhöz, hogy megkapja a BLVDS I/O energiafogyasztás becsült nagyságát.
•  A bemeneti és kétirányú lábak esetén a BLVDS bemeneti puffer mindig engedélyezve van. A BLVDS bemeneti puffer áramot fogyaszt, ha kapcsolási tevékenység van a buszon (plample, más adó-vevők küldenek és fogadnak adatokat, de a Cyclone III eszköz nem a címzett.
•  Ha a BLVDS-t bemeneti pufferként használja többpontos alkalmazásokban, vagy kétirányú pufferként többpontos alkalmazásokban, az Intel olyan váltási sebesség megadását javasolja, amely magában foglalja a buszon végzett összes tevékenységet, nem csak az Intel-eszköz BLVDS bemeneti pufferének szánt tevékenységeket.

Example a BLVDS I/O adatbevitelt az EPE-ben
Ez az ábra a Cyclone III EPE BLVDS I/O bejegyzését mutatja. A többi támogatott Intel-eszköz EPE-jében kiválasztható I/O-szabványokért tekintse meg a kapcsolódó információkat.Az Intel azt javasolja, hogy a tervezés befejezése után az Intel Quartus Prime Power Analyzer Tool eszközt használja a pontos BLVDS I/O teljesítményelemzés elvégzéséhez. A Power Analyzer Tool a tervezés sajátosságai alapján becsüli meg a teljesítményt, miután a hely és az útvonal befejeződött. A Power Analyzer Tool a felhasználó által megadott, szimulációból származó és becsült jeltevékenységek kombinációját alkalmazza, amely a részletes áramköri modellekkel kombinálva nagyon pontos teljesítménybecsléseket ad.
Kapcsolódó információk

• Energiaelemzés fejezet, Intel Quartus Prime Pro Edition kézikönyv
  További információt nyújt az Intel Quartus Prime Pro Edition Power Analyzer eszközről az Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközcsaládokhoz.
• Teljesítményelemzés fejezet, Intel Quartus Prime Standard Edition kézikönyv
  További információt nyújt az Intel Quartus Prime Standard Edition Power Analyzer eszközről a Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III és Intel készülékekhez. MAX 10 eszközcsalád.
• Korai teljesítménybecslések (EPE) és teljesítményelemző oldal
  További információkat tartalmaz az EPE-ről és az Intel Quartus Prime Power Analyzer eszközről.
• Busz LVDS-interfész megvalósítása a támogatott Intel FPGA-eszközcsaládokban, 3. oldal
  Felsorolja az EPE-ben kiválasztandó I/O szabványokat a BLVDS energiafogyasztás becsléséhez.

BLVDS Design Example
A design plampA le megmutatja, hogyan lehet példányosítani a BLVDS I/O puffert a támogatott eszközökben a megfelelő általános célú I/O (GPIO) IP magokkal az Intel Quartus Prime szoftverben.

•  Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközök – a GPIO Intel FPGA IP magot használják.
•  Intel MAX 10 eszközök – használja a GPIO Lite Intel FPGA IP magot.
•  Az összes többi támogatott eszköz – használja az ALTIÓBUF IP magot.

Letöltheti a dizájnt plample a kapcsolódó információkban található linkről. A BLVDS I/O pufferpéldányhoz az Intel a következő elemeket ajánlja:

•  Valósítsa meg a GPIO IP magot kétirányú módban, bekapcsolt differenciál móddal.
•  Rendelje hozzá az I/O szabványt a kétirányú érintkezőkhöz:
•  BLVDS – Intel Cyclone 10 LP, Cyclone IV, Cyclone III és Intel MAX 10 eszközök.
•  Differenciál SSTL-2 Class I vagy Class II – Stratix V, Stratix IV, Stratix III, Arria V, Arria II és Cyclone V eszközök.
• Differenciál SSTL-18 Class I vagy Class II – Intel Stratix 10, Intel Arria 10 és Intel Cyclone 10 GX eszközök.

Bemeneti vagy kimeneti pufferek működése írási és olvasási műveletek közben

• Az oe port fogadja az oe jelet az eszközmagtól az egyvégű kimeneti pufferek engedélyezéséhez vagy letiltásához.
•  Tartsa alacsonyan az oe jelet, hogy a kimeneti pufferek háromállapotúak legyenek olvasás közben.
•  Az ÉS kapu feladata, hogy megakadályozza, hogy az átvitt jel visszakerüljön a készülék magjába. A differenciális bemeneti puffer mindig engedélyezve van.

Kapcsolódó információk

•  I/O puffer (ALTIOBUF) IP Core felhasználói útmutató
•  GPIO IP Core felhasználói kézikönyv
•  Intel MAX 10 I/O megvalósítási útmutatók
• Az Intel FPGA IP magok bemutatása
• Tervezés plampolcsóbb az AN 522-hez

Biztosítja az Intel Quartus Prime dizájnt, plampebben az alkalmazási megjegyzésben használják.
Tervezés plample Útmutató az Intel Stratix 10 eszközökhöz
Ezek a lépések csak az Intel Stratix 10 eszközökre vonatkoznak. Győződjön meg arról, hogy a GPIO Intel FPGA IP magot használja.

1. Hozzon létre egy GPIO Intel FPGA IP magot, amely támogatja a kétirányú bemeneti és kimeneti puffert:
   • a. Példányosítsa a GPIO Intel FPGA IP magot.
   • b. Az Adatirányban válassza a Bidir lehetőséget.
   • c. Az Adatszélesség mezőbe írja be az 1-et.
   • d. Kapcsolja be a Differenciálpuffer használata lehetőséget.
   • e. Regisztrálás módban válassza a Nincs lehetőséget.
2. Csatlakoztassa a modulokat és a bemeneti és kimeneti portokat az alábbi ábra szerint:
   Bemeneti és kimeneti portok csatlakozása plample Intel Stratix 10 eszközökhöz
3. A Hozzárendelés-szerkesztőben rendelje hozzá a vonatkozó I/O-szabványt a következő ábra szerint. Beállíthatja az aktuális erősséget és az elfordulási sebességet is. Ellenkező esetben az Intel Quartus Prime szoftver az alapértelmezett beállításokat veszi fel.
   BLVDS I/O hozzárendelés az Intel Quartus Prime hozzárendelésszerkesztőben Intel Stratix 10 eszközökhöz
4. Funkcionális szimuláció összeállítása és végrehajtása a ModelSim* – Intel FPGA Edition szoftverrel.

Kapcsolódó információk

• ModelSim – Intel FPGA Edition szoftvertámogatás
  További információkat tartalmaz a ModelSim – Intel FPGA Edition szoftverről, és különféle hivatkozásokat tartalmaz olyan témákhoz, mint a telepítés, a használat és a hibaelhárítás.
• Az Intel FPGA-eszközök BLVDS-interfészének I/O-szabványai, 7. oldal
  Felsorolja azokat a lábakat és I/O szabványokat, amelyeket manuálisan hozzárendelhet a támogatott Intel FPGA-eszközökhöz a BLVDS-alkalmazásokhoz.
• Tervezés plampolcsóbb az AN 522-hez
  Biztosítja az Intel Quartus Prime dizájnt, plampebben az alkalmazási megjegyzésben használják.

Tervezés plample Útmutató az Intel Arria 10 eszközökhöz
Ezek a lépések csak az Intel Quartus Prime Standard Editiont használó Intel Arria 10 eszközökre vonatkoznak. Győződjön meg arról, hogy a GPIO Intel FPGA IP magot használja.

1. Nyissa meg a StratixV_blvds.qar fájlt file a Stratix V design plample az Intel Quartus Prime Standard Edition szoftverbe.
2. A design áttelepítése plampa GPIO Intel FPGA IP mag használatához:
   • a. A menüben válassza a Projekt ➤ IP-összetevők frissítése lehetőséget.
   • b. Kattintson duplán az „ALIOBUF” entitásra.
     Megjelenik az ALTIOBUF IP mag MegaWizard Plug-In Manager ablaka.
   • c. Kapcsolja ki a Projekt/alapértelmezett egyeztetés funkciót.
   • d. A Jelenleg kiválasztott eszközcsaládban válassza az Arria 10 lehetőséget.
   • e. Kattintson a Befejezés gombra, majd ismét a Befejezés gombra.
   • f. A megjelenő párbeszédpanelen kattintson az OK gombra.
     Az Intel Quartus Prime Pro Edition szoftver végrehajtja az áttelepítési folyamatot, majd megjeleníti a GPIO IP paraméterszerkesztőt.
3. Konfigurálja a GPIO Intel FPGA IP magot a kétirányú bemeneti és kimeneti puffer támogatására:
   • a. Az Adatirányban válassza a Bidir lehetőséget.
   • b. Az Adatszélesség mezőbe írja be az 1-et.
   • c. Kapcsolja be a Differenciálpuffer használata lehetőséget.
   • d. Kattintson a Befejezés gombra, és hozza létre az IP-magot.
4. Csatlakoztassa a modulokat és a bemeneti és kimeneti portokat az alábbi ábra szerint:
   Bemeneti és kimeneti portok csatlakozása plample Intel Arria 10 eszközökhöz
5. A Hozzárendelés-szerkesztőben rendelje hozzá a vonatkozó I/O-szabványt a következő ábra szerint. Beállíthatja az aktuális erősséget és az elfordulási sebességet is. Egyébként az Intel Quartus Prime Standard Edition szoftver az Intel Arria 10 eszközök alapértelmezett beállításait veszi fel – Differential SSTL-18 Class I vagy Class II I/O szabvány.
   BLVDS I/O hozzárendelés az Intel Quartus Prime hozzárendelésszerkesztőben Intel Arria 10 eszközökhözJegyzet:
   Intel Arria 10 eszközök esetén a Hozzárendelés-szerkesztővel manuálisan is hozzárendelheti a p és az n érintkezők helyét az LVDS lábakhoz.
6. Funkcionális szimuláció összeállítása és végrehajtása a ModelSim – Intel FPGA Edition szoftverrel.

Kapcsolódó információk

• ModelSim – Intel FPGA Edition szoftvertámogatás
  További információkat tartalmaz a ModelSim – Intel FPGA Edition szoftverről, és különféle hivatkozásokat tartalmaz olyan témákhoz, mint a telepítés, a használat és a hibaelhárítás.
• Az Intel FPGA-eszközök BLVDS-interfészének I/O-szabványai, 7. oldal
  Felsorolja azokat a lábakat és I/O szabványokat, amelyeket manuálisan hozzárendelhet a támogatott Intel FPGA-eszközökhöz a BLVDS-alkalmazásokhoz.
• Tervezés plampolcsóbb az AN 522-hez
  Biztosítja az Intel Quartus Prime dizájnt, plampebben az alkalmazási megjegyzésben használják.

Tervezés plample Útmutató az Intel MAX 10 eszközökhöz
Ezek a lépések csak Intel MAX 10 eszközökre vonatkoznak. Győződjön meg arról, hogy a GPIO Lite Intel FPGA IP magot használja.

1. Hozzon létre egy GPIO Lite Intel FPGA IP magot, amely támogatja a kétirányú bemeneti és kimeneti puffert:
   • a. Példányosítsa a GPIO Lite Intel FPGA IP magot.
   • b. Az Adatirányban válassza a Bidir lehetőséget.
   • c. Az Adatszélesség mezőbe írja be az 1-et.
   • d. Kapcsolja be a Pszeudo differenciálpuffer használata lehetőséget.
   • e. Regisztrálás módban válassza a Kiiktatás lehetőséget.
2. Csatlakoztassa a modulokat és a bemeneti és kimeneti portokat az alábbi ábra szerint:
    Bemeneti és kimeneti portok csatlakozása plample Intel MAX 10 eszközökhöz
3. A Hozzárendelés-szerkesztőben rendelje hozzá a vonatkozó I/O-szabványt a következő ábra szerint. Beállíthatja az aktuális erősséget és az elfordulási sebességet is. Ellenkező esetben az Intel Quartus Prime szoftver az alapértelmezett beállításokat veszi fel.
   BLVDS I/O hozzárendelés az Intel Quartus Prime hozzárendelésszerkesztőben Intel MAX 10 eszközökhöz
4. Funkcionális szimuláció összeállítása és végrehajtása a ModelSim – Intel FPGA Edition szoftverrel.

Kapcsolódó információk

• ModelSim – Intel FPGA Edition szoftvertámogatás
  További információkat tartalmaz a ModelSim – Intel FPGA Edition szoftverről, és különféle hivatkozásokat tartalmaz olyan témákhoz, mint a telepítés, a használat és a hibaelhárítás.
• Az Intel FPGA-eszközök BLVDS-interfészének I/O-szabványai, 7. oldal
  Felsorolja azokat a lábakat és I/O szabványokat, amelyeket manuálisan hozzárendelhet a támogatott Intel FPGA-eszközökhöz a BLVDS-alkalmazásokhoz.
• Tervezés plampolcsóbb az AN 522-hez
  Biztosítja az Intel Quartus Prime dizájnt, plampebben az alkalmazási megjegyzésben használják.

Tervezés plampÚtmutató az összes támogatott eszközhöz, kivéve az Intel Arria 10, az Intel Cyclone 10 GX és az Intel MAX 10

Ezek a lépések az Intel Arria 10, Intel Cyclone 10 GX és Intel MAX 10 kivételével minden támogatott eszközre érvényesek. Győződjön meg arról, hogy az ALTIOBUF IP magot használja.

1.  Hozzon létre egy ALTIOBUF IP magot, amely támogatja a kétirányú bemeneti és kimeneti puffert:
   • a. Példányosítsa az ALTIOBUF IP magot.
   • b. Konfigurálja a modult kétirányú pufferként.
   • c. A példányosítandó pufferek száma mezőbe írjon be 1-et.
   • d. Kapcsolja be a Differenciál mód használata lehetőséget.
2. Csatlakoztassa a modulokat és a bemeneti és kimeneti portokat az alábbi ábra szerint:
    Bemeneti és kimeneti portok csatlakozása plample minden támogatott eszközre, kivéve az Intel Arria 10, Intel Cyclone 10 GX és Intel MAX 10 eszközöket
3. A Hozzárendelés-szerkesztőben rendelje hozzá a megfelelő I/O-szabványt az alábbi ábrán látható módon, a készüléknek megfelelően. Beállíthatja az aktuális erősséget és az elfordulási sebességet is. Ellenkező esetben az Intel Quartus Prime szoftver az alapértelmezett beállításokat veszi fel.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III és Cyclone III LS eszközök – BLVDS I/O szabvány a kétirányú p és n érintkezőkhöz, ahogy az a következő ábrán látható.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II és Cyclone V eszközök – Differential SSTL-2 Class I vagy Class II I/O szabvány.
     BLVDS I/O hozzárendelés az Intel Quartus Prime Assignment EditorbanJegyzet: A Hozzárendelés-szerkesztővel manuálisan is hozzárendelheti a p és az n érintkezők helyét minden támogatott eszközhöz. A támogatott eszközökről és a kézzel hozzárendelhető érintkezőkről lásd a kapcsolódó információkat.
4. Funkcionális szimuláció összeállítása és végrehajtása a ModelSim – Intel FPGA Edition szoftverrel.

Example a Funkcionális szimulációs eredményekről
Amikor az oe jel érvényesül, a BLVDS írási üzemmódban van. Amikor az oe jelet érvénytelenítjük, a BLVDS olvasási üzemmódban van.Jegyzet:
A Verilog HDL használatával végzett szimulációhoz használhatja a blvds_tb.v tesztpadot, amely a megfelelő tervezési ex.ample.
Kapcsolódó információk

• ModelSim – Intel FPGA Edition szoftvertámogatás
  További információkat tartalmaz a ModelSim – Intel FPGA Edition szoftverről, és különféle hivatkozásokat tartalmaz olyan témákhoz, mint a telepítés, a használat és a hibaelhárítás.
• Az Intel FPGA-eszközök BLVDS-interfészének I/O-szabványai, 7. oldal
  Felsorolja azokat a lábakat és I/O szabványokat, amelyeket manuálisan hozzárendelhet a támogatott Intel FPGA-eszközökhöz a BLVDS-alkalmazásokhoz.
• Tervezés plampolcsóbb az AN 522-hez
  Biztosítja az Intel Quartus Prime dizájnt, plampebben az alkalmazási megjegyzésben használják.

Teljesítményelemzés

A többpontos BLVDS teljesítményelemzés bemutatja a buszlezárás, a terhelés, a meghajtó és a vevő jellemzőinek, valamint a meghajtótól érkező vevő helyének a rendszerre gyakorolt ​​hatását. Használhatja a mellékelt BLVDS designt, plampegy többpontos alkalmazás teljesítményének elemzéséhez:

•  Cyclone III BLVDS kivitel plample — ez a design plampA le minden támogatott Stratix, Arria és Cyclone készüléksorozatra alkalmazható. Intel Arria 10 vagy Intel Cyclone 10 GX eszközcsalád esetén át kell költöztetni a dizájnt, pl.ampelőször forduljon a megfelelő eszközcsaládhoz, mielőtt használni tudná.
• Intel MAX 10 BLVDS design example — ez a design plample az Intel MAX 10 eszközcsaládra vonatkozik.
• Intel Stratix 10 BLVDS design example — ez a design plample az Intel Stratix 10 eszközcsaládra alkalmazható.

Jegyzet:
A többpontos BLVDS teljesítményelemzése ebben a szakaszban a Cyclone III BLVDS bemeneti/kimeneti pufferinformáció-specifikáció (IBIS) modellszimulációján alapul a HyperLynx*-ben.
Az Intel az alábbi Intel IBIS modellek használatát javasolja szimulációhoz:

• Stratix III, Stratix IV és Stratix V eszközök – eszközspecifikus differenciál SSTL-2 IBIS modell
• Intel Stratix 10, Intel Arria 10(2) és Intel Cyclone 10 GX eszközök:
  •  Kimeneti puffer – Differenciál SSTL-18 IBIS modell
  • Bemeneti puffer – LVDS IBIS modell

Kapcsolódó információk

• Intel FPGA IBIS modell oldal
  Intel FPGA eszközmodellek letöltését biztosítja.
•  Tervezés plampolcsóbb az AN 522-hez
  Biztosítja az Intel Quartus Prime dizájnt, plampebben az alkalmazási megjegyzésben használják.

Rendszerbeállítás

 Többpontos BLVDS Cyclone III BLVDS adó-vevőkkel
Ez az ábra egy többpontos topológia vázlatos rajzát mutatja tíz Cyclone III BLVDS adó-vevővel (U1-től U10-ig).A buszátviteli vonalról feltételezzük, hogy a következő jellemzőkkel rendelkezik:

•  Egy csíkos vonal
•  50 Ω karakterisztikus impedancia
• A karakterisztikus kapacitás 3.6 pF hüvelykenként
•  Hossza 10 hüvelyk
• Az Intel Arria 10 IBIS modellek előzetesek, és nem érhetők el az Intel IBIS modellen web oldalon. Ha szüksége van ezekre az előzetes Intel Arria 10 IBIS modellekre, forduljon az Intelhez.
• A busz differenciális jellemző impedanciája körülbelül 100 Ω
•  Az egyes adó-vevők közötti távolság 1 hüvelyk
• A busz mindkét végén RT lezáró ellenállással van lezárva

• A meghajtó alapértelmezett erőssége 12 mA
• Alapértelmezés szerint a lassú fordulatszám beállításai
• Minden adó-vevő tűs kapacitása 6 pF
•  Mindegyik BLVDS adó-vevő csonkja egy 1 hüvelykes mikroszalag 50 Ω karakterisztikus impedanciával és 3 pF/hüvelyk karakterisztikus kapacitással.
•  Az egyes adó-vevők buszhoz való csatlakozásának (csatlakozó, pad és átmenő a PCB-n) kapacitását 2 pF-nak kell tekinteni.
• Az egyes terhelések teljes kapacitása körülbelül 11 pF

1 hüvelykes terhelési távolság esetén az elosztott kapacitás 11 pF hüvelykenként. A csonkok által okozott visszaverődés csökkentése, valamint a kimenő jelek csillapítása
A meghajtóhoz egy 50 Ω-os RS impedanciájú ellenállást helyeznek el minden adó-vevő kimenetén.

Buszmegálló
A teljesen terhelt busz effektív impedanciája 52 Ω, ha az effektív differenciálimpedancia egyenletbe behelyettesíti a busz karakterisztikus kapacitását és az egység hosszra eső elosztott kapacitását. Az optimális jelintegritás érdekében az RT-t 52 Ω-hoz kell igazítani. A következő ábrák az illesztett, alul- és túllezárás hatását mutatják be a vevő bemeneti érintkezőinél a differenciális hullámformára (VID). Az adatátviteli sebesség 100 Mbps. Ezeken az ábrákon az alulvégződés (RT = 25 Ω) visszaverődést és a zajhatár jelentős csökkenését eredményezi. Egyes esetekben a lezárás alatt a vevő küszöbértékét is megsérti (VTH = ±100 mV). Ha az RT-t 50 Ω-ra módosítják, akkor a VTH-hoz képest jelentős zajtartalék lép fel, és a visszaverődés elhanyagolható.

Buszleállás hatása (Sofőr az U1-ben, Vevő az U2-ben)
Ezen az ábrán az U1 adóként működik, az U2 - U10 pedig a vevő.

Buszleállás hatása (Sofőr az U1-ben, Vevő az U10-ben)
Ezen az ábrán az U1 adóként működik, az U2 - U10 pedig a vevő.

Buszleállás hatása (Sofőr az U5-ben, Vevő az U6-ben)
Ezen az ábrán az U5 az adó, a többi pedig vevő.

Buszleállás hatása (Sofőr az U5-ben, Vevő az U10-ben)
Ezen az ábrán az U5 az adó, a többi pedig vevő.A meghajtó és a vevő relatív helyzete a buszon szintén befolyásolja a vett jel minőségét. A vezetőhöz legközelebbi vevőegységnél tapasztalható a legrosszabb átviteli vonal hatás, mert ezen a helyen a leggyorsabb az élsebesség. Ez még rosszabb, ha a sofőr a busz közepén tartózkodik.
PlampHasonlítsa össze a 16. ábrát a 20. oldalon és a 18. ábrát a 21. oldalon. Az U6 vevőn lévő VID (illesztőprogram az U5-nél) nagyobb csengetést mutat, mint az U2 vevőn (az U1-nél lévő illesztőprogram). Másrészt az élsebesség lelassul, ha a vevő távolabb van a vezetőtől. A legnagyobb feljegyzett emelkedési idő 1.14 ns, amikor a vezető a busz egyik végén (U1), a vevő pedig a másik végén (U10) található.

Csonk hossza
A hosszabb csonkhossz nemcsak megnöveli a repülési időt a vezetőtől a vevőig, hanem nagyobb terhelési kapacitást is eredményez, ami nagyobb visszaverődést okoz.

A csonk hosszának növelésének hatása (illesztőprogram U1-ben, vevőegység U10-ben)
Ez az ábra összehasonlítja a VID-et az U10-nél, amikor a csonk hosszát egy hüvelykről két hüvelykre növelik, és a vezető U1-en van.

Megszakítás csonk
A meghajtó impedanciáját össze kell hangolnia a csonk karakterisztikus impedanciájával. Az RS soros lezáró ellenállás elhelyezése a meghajtó kimenetén nagymértékben csökkenti a hosszú csonkok és a gyors élsebesség által okozott káros átviteli vonali hatást. Ezenkívül az RS módosítható a VID csillapítása érdekében, hogy megfeleljen a vevő specifikációinak.

A csonk lezárásának hatása (illesztőprogram U1-ben, vevőegység U2-ban és U10-ben)
Ez az ábra az U2 és az U10 VID-ét hasonlítja össze, amikor az U1 sugároz.

Driver Slew Rate
A gyors elfordulási sebesség javítja az emelkedési időt, különösen a vezetőtől legtávolabbi vevőnél. A gyorsabb elfordulási sebesség azonban a visszaverődés miatti csengetést is felnagyítja.

A Driver Edge Rate hatása (illesztőprogram U1-ben, vevőegység U2-ban és U10-ben)
Ez az ábra a vezető elfordulási sebességének hatását mutatja. Összehasonlítás történik a lassú és a gyors fordulatszám között 12 mA-es meghajtóerővel. A meghajtó az U1-nél van, és az U2 és U10 közötti differenciálhullámformákat vizsgálják.

A rendszer általános teljesítménye

A többpontos BLVDS által támogatott legnagyobb adatsebességet a meghajtótól legtávolabbi vevő szemdiagramja alapján határozzuk meg. Ezen a helyen az átvitt jel a leglassabb szélsebességgel rendelkezik, és befolyásolja a szemnyílást. Bár a vett jel minősége és a zajhatár cél függ az alkalmazásoktól, minél szélesebb a szemnyílás, annál jobb. Ugyanakkor ellenőriznie kell a meghajtóhoz legközelebbi vevőegységet is, mert az átviteli vonal hatások általában rosszabbak, ha a vevő közelebb van a meghajtóhoz.
23. ábra: Szemdiagram 400 Mbps-on (illesztőprogram U1-ben, vevőegység U2-ban és U10-ben)
Ez az ábra az U2 (piros görbe) és az U10 (kék görbe) szemdiagramokat szemlélteti 400 Mbps adatsebességgel. A szimulációban 1%-os egységnyi intervallumú véletlenszerű jittert feltételezünk. A meghajtó U1-nél van az alapértelmezett áramerősség- és fordulatszám-beállításokkal. A busz teljesen meg van terhelve, optimális RT = 50 Ω. A legkisebb szemnyílás az U10-nél van, amely a legtávolabb van az U1-től. A szemmagasság samp0.5 egységnyi intervallumban led 692 mV és 543 mV az U2 és U10 esetében. VTH = ±100 mV tekintetében mindkét esetben jelentős zajhatár van.

Dokumentum felülvizsgálati előzmények az AN 522-hez: Busz LVDS-interfész megvalósítása támogatott Intel FPGA-eszközcsaládokban

Dokumentumok / Források

intel AN 522 megvalósító busz LVDS interfész támogatott FPGA-eszközcsaládokban [pdf] Felhasználói útmutató AN 522 implementáló busz LVDS interfész a támogatott FPGA eszközcsaládokban, AN 522, implementáló busz LVDS interfész a támogatott FPGA eszközcsaládokban, interfész a támogatott FPGA eszközcsaládokban, FPGA eszközcsaládok

Hivatkozások

• Felhasználói kézikönyv