Intel AN 522 Implementieren der Bus-LVDS-Schnittstelle in unterstützten FPGA-Gerätefamilien

Bus LVDS (BLVDS) erweitert die Möglichkeiten der LVDS-Punkt-zu-Punkt-Kommunikation auf eine Mehrpunktkonfiguration. Multipoint BLVDS bietet eine effiziente Lösung für Multipoint-Backplane-Anwendungen.

BLVDS-Implementierungsunterstützung in Intel FPGA-Geräten

Sie können BLVDS-Schnittstellen in diesen Intel-Geräten mithilfe der aufgeführten E/A-Standards implementieren.

Notiz:
Die Funktionen für programmierbare Laufwerksstärke und Anstiegsrate in diesen Geräten ermöglichen es Ihnen, Ihr Multipoint-System für maximale Leistung anzupassen. Um die maximal unterstützte Datenrate zu bestimmen, führen Sie eine Simulation oder Messung basierend auf Ihrer spezifischen Systemkonfiguration und Anwendung durch.
BLVDS vorbeiview auf Seite 4
BLVDS-Technologie in Intel-Geräten auf Seite 6
BLVDS-Stromverbrauch auf Seite 9
BLVDS-Design Bspample auf Seite 10
Leistungsanalyse auf Seite 17
Dokumentüberarbeitungsverlauf für AN 522: Implementieren der Bus-LVDS-Schnittstelle in unterstützten Intel FPGA-Gerätefamilien auf Seite 25
Zugehörige Informationen
E/A-Standards für die BLVDS-Schnittstelle in Intel FPGA-Geräten auf Seite 7

BLVDS vorbeiview

Ein typisches Mehrpunkt-BLVDS-System besteht aus einer Anzahl von Sender- und Empfängerpaaren (Transceivern), die mit dem Bus verbunden sind.
Multipoint-BLVDSDie Konfiguration in der vorherigen Abbildung bietet eine bidirektionale Halbduplex-Kommunikation bei gleichzeitiger Minimierung der Verbindungsdichte. Jeder Transceiver kann die Rolle eines Senders übernehmen, wobei die verbleibenden Transceiver als Empfänger fungieren (es kann immer nur ein Sender aktiv sein). Eine Busverkehrssteuerung, entweder durch ein Protokoll oder eine Hardwarelösung, ist typischerweise erforderlich, um Treiberkonflikte auf dem Bus zu vermeiden. Die Leistung eines Mehrpunkt-BLVDS wird stark durch die kapazitive Belastung und Terminierung auf dem Bus beeinflusst.
Überlegungen zum Entwurf
Ein gutes Multipoint-Design muss die kapazitive Last und Terminierung auf dem Bus berücksichtigen, um eine bessere Signalintegrität zu erreichen. Sie können die Lastkapazität minimieren, indem Sie einen Transceiver mit niedriger Pin-Kapazität, einen Stecker mit niedriger Kapazität und eine kurze Stichleitungslänge wählen. Einer der Gesichtspunkte beim Mehrpunkt-BLVDS-Design ist die effektive differentielle Impedanz eines voll belasteten Busses, die als effektive Impedanz bezeichnet wird, und die Ausbreitungsverzögerung durch den Bus. Weitere Designüberlegungen für Mehrpunkt-BLVDS umfassen ausfallsichere Vorspannung, Steckertyp und -pinbelegung, PCB-Bus-Leiterbahn-Layout und Treiber-Edge-Rate-Spezifikationen.
Effektive Impedanz
Die effektive Impedanz hängt von der charakteristischen Impedanz Zo der Busspur und der kapazitiven Belastung des Busses ab. Die Anschlüsse, die Stichleitung auf der Steckkarte, die Verpackung und die Eingangskapazität des Empfängers tragen alle zur kapazitiven Belastung bei, die die effektive Impedanz des Busses verringert.
Gleichung 1. Effektive differentielle Impedanzgleichung
Verwenden Sie diese Gleichung, um die effektive differentielle Impedanz des belasteten Busses (Zeff) anzunähern.Wo:

• Zdiff (Ω) ≈ 2 × Zo = der differentielle Wellenwiderstand des Busses
•  Co (pF/Zoll) = charakteristische Kapazität pro Längeneinheit des Busses
• CL (pF) = Kapazität jeder Last
•  N = Anzahl der Lasten auf dem Bus
•  H (Zoll) = d × N = Gesamtlänge des Busses
•  d (Zoll) = Abstand zwischen jeder Steckkarte
•  Cd (pF/Zoll) = CL/d = verteilte Kapazität pro Längeneinheit über den Bus

Die Erhöhung der Lastkapazität oder ein engerer Abstand zwischen den Steckkarten verringert die effektive Impedanz. Um die Systemleistung zu optimieren, ist es wichtig, einen Transceiver und Stecker mit niedriger Kapazität auszuwählen. Halten Sie die Länge jeder Empfänger-Stichleitung zwischen dem Stecker und dem I/O-Pin des Transceivers so kurz wie möglich.
Normalisierte effektive Impedanz gegen Cd/Co
Diese Abbildung zeigt die Auswirkungen der verteilten Kapazität auf die normalisierte effektive Impedanz.Die Terminierung ist an jedem Ende des Busses erforderlich, während die Daten in beide Richtungen fließen. Um Reflexionen und Überschwinger auf dem Bus zu reduzieren, müssen Sie den Abschlusswiderstand an die effektive Impedanz anpassen. Für ein System mit Cd/Co = 3 beträgt die effektive Impedanz das 0.5-fache von Zdiff. Bei doppelten Terminierungen auf dem Bus sieht der Fahrer eine äquivalente Last von 0.25 mal Zdiff; und reduziert somit den Signalhub und die differenzielle Rauschgrenze über die Empfängereingänge (wenn ein Standard-LVDS-Treiber verwendet wird). Der BLVDS-Treiber geht dieses Problem an, indem er den Treiberstrom erhöht, um eine ähnliche Lautstärke zu erreichentage schaukeln an den Empfängereingängen.
Ausbreitungsverzögerung
Die Ausbreitungsverzögerung (tPD = Zo × Co) ist die Zeitverzögerung durch die Übertragungsleitung pro Längeneinheit. Sie hängt von der charakteristischen Impedanz und Charakteristik ab
Kapazität des Busses.
Effektive Ausbreitungsverzögerung
Für einen belasteten Bus können Sie mit dieser Gleichung die effektive Laufzeitverzögerung berechnen. Sie können die Laufzeit des Signals von Treiber A zu Empfänger B als tPDEFF × Leitungslänge zwischen Treiber A und Empfänger B berechnen.

BLVDS-Technologie in Intel-Geräten

In unterstützten Intel-Geräten wird die BLVDS-Schnittstelle in allen Reihen- oder Spalten-I/Bänken unterstützt, die von einem VCCIO von 1.8 V (Intel Arria 10- und Intel Cyclone 10 GX-Geräte) oder 2.5 V (andere unterstützte Geräte) versorgt werden. In diesen I/O-Bänken wird die Schnittstelle auf den differentiellen I/O-Pins unterstützt, aber nicht auf den dedizierten Takteingangs- oder Taktausgangspins. In Intel Arria 10- und Intel Cyclone 10 GX-Geräten wird die BLVDS-Schnittstelle jedoch auf dedizierten Taktpins unterstützt, die als allgemeine I/Os verwendet werden.

•  Der BLVDS-Sender verwendet zwei unsymmetrische Ausgangspuffer, wobei der zweite Ausgangspuffer als invertiert programmiert ist.
•  Der BLVDS-Empfänger verwendet einen dedizierten LVDS-Eingangspuffer.

BLVDS-E/A-Puffer in den unterstützten GerätenVerwenden Sie je nach Anwendungstyp unterschiedliche Eingangs- oder Ausgangspuffer:

• Multidrop-Anwendung – Verwenden Sie den Eingangs- oder Ausgangspuffer, je nachdem, ob das Gerät für den Treiber- oder Empfängerbetrieb vorgesehen ist.
• Multipoint-Anwendung – der Ausgangspuffer und der Eingangspuffer teilen sich dieselben E/A-Pins. Sie benötigen ein Ausgangsaktivierungssignal (oe), um den LVDS-Ausgangspuffer in drei Zustände zu versetzen, wenn er keine Signale sendet.
•  Aktivieren Sie nicht die On-Chip-Serienterminierung (RS OCT) für den Ausgangspuffer.
• Verwenden Sie externe Widerstände an den Ausgangspuffern, um eine Impedanzanpassung an die Stichleitung auf der Steckkarte bereitzustellen.
• Aktivieren Sie nicht den differenziellen On-Chip-Abschluss (RD OCT) für den differenziellen Eingangspuffer, da der Busabschluss normalerweise mit den externen Abschlusswiderständen an beiden Enden des Busses implementiert wird.

E/A-Standards für die BLVDS-Schnittstelle in Intel FPGA-Geräten
Sie können die BLVDS-Schnittstelle mit den relevanten E/A-Standards und Stromstärkeanforderungen für die unterstützten Intel-Geräte implementieren.
E/A-Standard und Funktionen Unterstützung für die BLVDS-Schnittstelle in unterstützten Intel-Geräten

1.  Der DIFFIO_TX-Pin unterstützt keine echten LVDS-Differentialempfänger.

Weitere Informationen finden Sie in der entsprechenden Gerätedokumentation, die im Abschnitt „Verwandte Informationen“ aufgeführt ist:

• Informationen zur Pinbelegung finden Sie in der Gerätebelegung files.
• Informationen zu den E/A-Standardfunktionen finden Sie im Gerätehandbuch im E/A-Kapitel.
•  Die elektrischen Spezifikationen finden Sie im Gerätedatenblatt oder im Dokument DC- und Schalteigenschaften.

Zugehörige Informationen

•  Intel Stratix 10 Pinbelegung Files
•  Stratix V-Pinbelegung Files
• Stratix IV-Pinbelegung Files
•  Pinbelegung des Stratix III-Geräts Files
•  Pinbelegung des Intel Arria 10-Geräts Files
•  Pinbelegung des Arria V-Geräts Files
•  Pinbelegung des Arria II GX-Geräts Files
• Pinbelegung des Intel Cyclone 10 GX-Geräts Files
• Pinbelegung des Intel Cyclone 10 LP-Geräts Files
• Pinbelegung des Cyclone V-Geräts Files
•  Pinbelegung des Cyclone IV-Geräts Files
• Pinbelegung des Cyclone III-Geräts Files
• Pinbelegung des Intel MAX 10-Geräts Files
• Intel Stratix 10 Allzweck-E/A-Benutzerhandbuch
•  E/A-Funktionen in Stratix V-Geräten
•  E/A-Funktionen im Stratix IV-Gerät
•  Stratix III-Geräte-E/A-Funktionen
• E/A-Funktionen in Stratix V-Geräten
•  E/A-Funktionen im Stratix IV-Gerät
•  Stratix III-Geräte-E/A-Funktionen
•  E/A und Hochgeschwindigkeits-E/A in Intel Arria 10-Geräten
•  E/A-Funktionen in Arria V-Geräten
• E/A-Funktionen in Arria II-Geräten
•  E/A und Hochgeschwindigkeits-E/A in Intel Cyclone 10 GX-Geräten
•  E/A und Hochgeschwindigkeits-E/A in Intel Cyclone 10 LP-Geräten
• E/A-Funktionen in Cyclone V-Geräten
• E/A-Funktionen in Cyclone IV-Geräten
•  E/A-Funktionen in der Cyclone III-Gerätefamilie
• Intel MAX 10 Allzweck-E/A-Benutzerhandbuch
•  Intel Stratix 10 Gerätedatenblatt
• Stratix V Gerätedatenblatt
•  DC- und Schalteigenschaften für Stratix IV-Geräte
•  Stratix III-Gerätedatenblatt: DC- und Schalteigenschaften
•  Intel Arria 10 Gerätedatenblatt
•  Arria V Gerätedatenblatt
• Gerätedatenblatt für Arria II-Geräte
• Intel Cyclone 10 GX Gerätedatenblatt
•  Intel Cyclone 10 LP Gerätedatenblatt
•  Cyclone V Gerätedatenblatt
•  Cyclone IV Gerätedatenblatt
• Cyclone III Gerätedatenblatt
• Intel MAX 10 Gerätedatenblatt

BLVDS-Stromverbrauch

• Bevor Sie Ihr Design in das Gerät implementieren, verwenden Sie das Excel-basierte EPE für das unterstützte Gerät, das Sie verwenden, um eine geschätzte Größe des BLVDS-E/A-Stromverbrauchs zu erhalten.
•  Für Eingangs- und bidirektionale Pins ist der BLVDS-Eingangspuffer immer aktiviert. Der BLVDS-Eingangspuffer verbraucht Strom, wenn Schaltaktivitäten auf dem Bus stattfinden (zample, andere Transceiver senden und empfangen Daten, aber das Cyclone III-Gerät ist nicht der vorgesehene Empfänger).
•  Wenn Sie BLVDS als Eingabepuffer in Multidrop oder als bidirektionalen Puffer in Multipoint-Anwendungen verwenden, empfiehlt Intel die Eingabe einer Toggle-Rate, die alle Aktivitäten auf dem Bus umfasst, nicht nur Aktivitäten, die für den BLVDS-Eingabepuffer des Intel-Geräts bestimmt sind.

ExampDatei von BLVDS I/O Data Entry im EPE
Diese Abbildung zeigt den BLVDS-I/O-Eintrag im Cyclone III EPE. Informationen zu E/A-Standards, die im EPE anderer unterstützter Intel-Geräte ausgewählt werden können, finden Sie in den zugehörigen Informationen.Intel empfiehlt, dass Sie das Intel Quartus Prime Power Analyzer Tool verwenden, um eine genaue BLVDS-E/A-Leistungsanalyse durchzuführen, nachdem Sie Ihr Design abgeschlossen haben. Das Power Analyzer Tool schätzt die Leistung basierend auf den Besonderheiten des Designs, nachdem Place-and-Route abgeschlossen ist. Das Power Analyzer Tool wendet eine Kombination aus vom Benutzer eingegebenen, aus der Simulation abgeleiteten und geschätzten Signalaktivitäten an, die in Kombination mit den detaillierten Schaltungsmodellen sehr genaue Leistungsschätzungen ergeben.
Zugehörige Informationen

• Kapitel Leistungsanalyse, Handbuch Intel Quartus Prime Pro Edition
  Enthält weitere Informationen zum Intel Quartus Prime Pro Edition Power Analyzer-Tool für die Gerätefamilien Intel Stratix 10, Intel Arria 10 und Intel Cyclone 10 GX.
• Kapitel Leistungsanalyse, Handbuch Intel Quartus Prime Standard Edition
  Bietet weitere Informationen über das Power Analyzer-Tool Intel Quartus Prime Standard Edition für Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III und Intel MAX 10 Gerätefamilien.
• Seite Early Power Estimators (EPE) und Power Analyzer
  Bietet weitere Informationen über das EPE und das Intel Quartus Prime Power Analyzer-Tool.
• Implementieren der Bus-LVDS-Schnittstelle in unterstützten Intel FPGA-Gerätefamilien auf Seite 3
  Listet die E/A-Standards auf, die im EPE auszuwählen sind, um den BLVDS-Energieverbrauch abzuschätzen.

BLVDS-Design Bspample
Das Design zample zeigt Ihnen, wie Sie den BLVDS-I/O-Puffer in den unterstützten Geräten mit den entsprechenden GPIO-IP-Kernen (Universal I/O) in der Intel Quartus Prime-Software instanziieren.

•  Intel Stratix 10-, Intel Arria 10- und Intel Cyclone 10 GX-Geräte – verwenden den GPIO Intel FPGA IP-Core.
•  Intel MAX 10-Geräte – verwenden Sie den GPIO Lite Intel FPGA IP-Core.
•  Alle anderen unterstützten Geräte – verwenden Sie den ALTIOBUF IP-Core.

Sie können das Design ex herunterladenampDatei über den Link in den zugehörigen Informationen. Für die BLVDS-E/A-Pufferinstanz empfiehlt Intel die folgenden Elemente:

•  Implementieren Sie den GPIO-IP-Kern im bidirektionalen Modus mit aktiviertem Differentialmodus.
•  Weisen Sie den bidirektionalen Pins den I/O-Standard zu:
•  BLVDS – Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- und Intel MAX 10-Geräte.
•  Differential SSTL-2 Klasse I oder Klasse II – Stratix V-, Stratix IV-, Stratix III-, Arria V-, Arria II- und Cyclone V-Geräte.
• Differential SSTL-18 Klasse I oder Klasse II – Intel Stratix 10-, Intel Arria 10- und Intel Cyclone 10 GX-Geräte.

Eingabe- oder Ausgabepufferoperation während Schreib- und Leseoperationen

• Der oe-Port empfängt das oe-Signal vom Gerätekern, um die Single-Ended-Ausgangspuffer zu aktivieren oder zu deaktivieren.
•  Halten Sie das oe-Signal niedrig, um die Ausgangspuffer während des Lesevorgangs in drei Zustände zu versetzen.
•  Die Funktion des UND-Gatters besteht darin, zu verhindern, dass das übertragene Signal zurück in den Gerätekern gelangt. Der differenzielle Eingangspuffer ist immer aktiviert.

Zugehörige Informationen

•  E/A-Puffer (ALTIOBUF) IP Core-Benutzerhandbuch
•  GPIO IP Core-Benutzerhandbuch
•  Intel MAX 10 I/O-Implementierungsleitfäden
• Einführung in Intel FPGA IP-Cores
• Design BspampDateien für AN 522

Bietet das Intel Quartus Prime Design exampDateien, die in diesem Anwendungshinweis verwendet werden.
Design Bspample-Richtlinien für Intel Stratix 10-Geräte
Diese Schritte gelten nur für Intel Stratix 10-Geräte. Stellen Sie sicher, dass Sie den GPIO Intel FPGA IP-Core verwenden.

1. Erstellen Sie einen GPIO-Intel-FPGA-IP-Core, der einen bidirektionalen Eingangs- und Ausgangspuffer unterstützen kann:
   • a. Instanziieren Sie den GPIO Intel FPGA IP-Core.
   • b. Wählen Sie in Datenrichtung Bidir aus.
   • c. Geben Sie bei Datenbreite 1 ein.
   • d. Aktivieren Sie Differentialpuffer verwenden.
   • e. Wählen Sie im Registrierungsmodus keine aus.
2. Schließen Sie die Module und die Ein- und Ausgangsports wie in der folgenden Abbildung gezeigt an:
   Anschluss der Ein- und Ausgangsports BspampDatei für Intel Stratix 10-Geräte
3. Weisen Sie im Zuordnungseditor den entsprechenden I/O-Standard wie in der folgenden Abbildung gezeigt zu. Sie können auch die Optionen für die Stromstärke und die Anstiegsgeschwindigkeit festlegen. Andernfalls nimmt die Intel Quartus Prime Software die Standardeinstellungen an.
   BLVDS-E/A-Zuweisung im Intel Quartus Prime-Zuweisungseditor für Intel Stratix 10-Geräte
4. Kompilieren und führen Sie Funktionssimulationen mit der Software ModelSim* – Intel FPGA Edition durch.

Zugehörige Informationen

• ModelSim – Softwareunterstützung für Intel FPGA Edition
  Bietet weitere Informationen über die Software ModelSim – Intel FPGA Edition und enthält verschiedene Links zu Themen wie Installation, Verwendung und Fehlerbehebung.
• E/A-Standards für die BLVDS-Schnittstelle in Intel FPGA-Geräten auf Seite 7
  Listet die Pins und E/A-Standards auf, die Sie den unterstützten Intel FPGA-Geräten für BLVDS-Anwendungen manuell zuweisen können.
• Design BspampDateien für AN 522
  Bietet das Intel Quartus Prime Design exampDateien, die in diesem Anwendungshinweis verwendet werden.

Design Bspample Richtlinien für Intel Arria 10-Geräte
Diese Schritte gelten nur für Intel Arria 10-Geräte mit Intel Quartus Prime Standard Edition. Stellen Sie sicher, dass Sie den GPIO Intel FPGA IP-Core verwenden.

1. Öffnen Sie die StratixV_blvds.qar file zum Importieren des Stratix V-Designs exampDatei in die Intel Quartus Prime Standard Edition-Software.
2. Migrieren Sie das Design, zampDatei zur Verwendung des GPIO Intel FPGA IP-Kerns:
   • a. Wählen Sie im Menü Projekt ➤ IP-Komponenten aktualisieren aus.
   • b. Doppelklicken Sie auf die Entität „ALIOBUF“.
     Das MegaWizard Plug-In Manager-Fenster für den ALTIOBUF IP-Kern wird angezeigt.
   • c. Deaktivieren Sie Match project/default.
   • d. Wählen Sie unter Aktuell ausgewählte Gerätefamilie Arria 10 aus.
   • e. Klicken Sie auf Fertig stellen und dann erneut auf Fertig stellen.
   • f. Klicken Sie im angezeigten Dialogfeld auf OK.
     Die Intel Quartus Prime Pro Edition-Software führt den Migrationsprozess durch und zeigt dann den GPIO-IP-Parameter-Editor an.
3. Konfigurieren Sie den GPIO Intel FPGA IP-Kern, um einen bidirektionalen Eingabe- und Ausgabepuffer zu unterstützen:
   • a. Wählen Sie in Datenrichtung Bidir aus.
   • b. Geben Sie bei Datenbreite 1 ein.
   • c. Aktivieren Sie Differentialpuffer verwenden.
   • d. Klicken Sie auf Finish und generieren Sie den IP-Core.
4. Schließen Sie die Module und die Ein- und Ausgangsports wie in der folgenden Abbildung gezeigt an:
   Anschluss der Ein- und Ausgangsports BspampDatei für Intel Arria 10-Geräte
5. Weisen Sie im Zuordnungseditor den entsprechenden I/O-Standard wie in der folgenden Abbildung gezeigt zu. Sie können auch die Optionen für die Stromstärke und die Anstiegsgeschwindigkeit festlegen. Andernfalls übernimmt die Intel Quartus Prime Standard Edition-Software die Standardeinstellungen für Intel Arria 10-Geräte – differenzieller SSTL-18 Klasse I- oder Klasse II-E/A-Standard.
   BLVDS-E/A-Zuweisung im Intel Quartus Prime-Zuweisungseditor für Intel Arria 10-GeräteNotiz:
   Bei Intel Arria 10-Geräten können Sie sowohl die p- als auch die n-Pin-Position für LVDS-Pins mit dem Zuweisungseditor manuell zuweisen.
6. Kompilieren und führen Sie Funktionssimulationen mit der Software ModelSim – Intel FPGA Edition durch.

Zugehörige Informationen

• ModelSim – Softwareunterstützung für Intel FPGA Edition
  Bietet weitere Informationen über die Software ModelSim – Intel FPGA Edition und enthält verschiedene Links zu Themen wie Installation, Verwendung und Fehlerbehebung.
• E/A-Standards für die BLVDS-Schnittstelle in Intel FPGA-Geräten auf Seite 7
  Listet die Pins und E/A-Standards auf, die Sie den unterstützten Intel FPGA-Geräten für BLVDS-Anwendungen manuell zuweisen können.
• Design BspampDateien für AN 522
  Bietet das Intel Quartus Prime Design exampDateien, die in diesem Anwendungshinweis verwendet werden.

Design Bspample Richtlinien für Intel MAX 10-Geräte
Diese Schritte gelten nur für Intel MAX 10-Geräte. Stellen Sie sicher, dass Sie den GPIO Lite Intel FPGA IP-Core verwenden.

1. Erstellen Sie einen GPIO Lite Intel FPGA IP-Core, der einen bidirektionalen Eingangs- und Ausgangspuffer unterstützen kann:
   • a. Instanziieren Sie den GPIO Lite Intel FPGA IP-Core.
   • b. Wählen Sie in Datenrichtung Bidir aus.
   • c. Geben Sie bei Datenbreite 1 ein.
   • d. Aktivieren Sie Pseudo-Differentialpuffer verwenden.
   • e. Wählen Sie im Registrierungsmodus Bypass.
2. Schließen Sie die Module und die Ein- und Ausgangsports wie in der folgenden Abbildung gezeigt an:
    Anschluss der Ein- und Ausgangsports BspampDatei für Intel MAX 10-Geräte
3. Weisen Sie im Zuordnungseditor den entsprechenden I/O-Standard wie in der folgenden Abbildung gezeigt zu. Sie können auch die Optionen für die Stromstärke und die Anstiegsgeschwindigkeit festlegen. Andernfalls nimmt die Intel Quartus Prime Software die Standardeinstellungen an.
   BLVDS-E/A-Zuweisung im Intel Quartus Prime-Zuweisungseditor für Intel MAX 10-Geräte
4. Kompilieren und führen Sie Funktionssimulationen mit der Software ModelSim – Intel FPGA Edition durch.

Zugehörige Informationen

• ModelSim – Softwareunterstützung für Intel FPGA Edition
  Bietet weitere Informationen über die Software ModelSim – Intel FPGA Edition und enthält verschiedene Links zu Themen wie Installation, Verwendung und Fehlerbehebung.
• E/A-Standards für die BLVDS-Schnittstelle in Intel FPGA-Geräten auf Seite 7
  Listet die Pins und E/A-Standards auf, die Sie den unterstützten Intel FPGA-Geräten für BLVDS-Anwendungen manuell zuweisen können.
• Design BspampDateien für AN 522
  Bietet das Intel Quartus Prime Design exampDateien, die in diesem Anwendungshinweis verwendet werden.

Design Bspample-Richtlinien für alle unterstützten Geräte außer Intel Arria 10, Intel Cyclone 10 GX und Intel MAX 10

Diese Schritte gelten für alle unterstützten Geräte außer Intel Arria 10, Intel Cyclone 10 GX und Intel MAX 10. Stellen Sie sicher, dass Sie den ALTIOBUF IP-Core verwenden.

1.  Erstellen Sie einen ALTIOBUF-IP-Core, der einen bidirektionalen Eingabe- und Ausgabepuffer unterstützen kann:
   • a. Instanziieren Sie den ALTIOBUF-IP-Core.
   • b. Konfigurieren Sie das Modul als bidirektionalen Puffer.
   • c. Geben Sie unter Anzahl der zu instanziierenden Puffer 1 ein.
   • d. Aktivieren Sie Differentialmodus verwenden.
2. Schließen Sie die Module und die Ein- und Ausgangsports wie in der folgenden Abbildung gezeigt an:
    Anschluss der Ein- und Ausgangsports BspampDatei für alle unterstützten Geräte mit Ausnahme von Intel Arria 10-, Intel Cyclone 10 GX- und Intel MAX 10-Geräten
3. Ordnen Sie im Zuordnungseditor entsprechend Ihrem Gerät den entsprechenden I/O-Standard wie in der folgenden Abbildung gezeigt zu. Sie können auch die Optionen für die Stromstärke und die Anstiegsgeschwindigkeit festlegen. Andernfalls nimmt die Intel Quartus Prime Software die Standardeinstellungen an.
   • Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- und Cyclone III LS-Geräte – BLVDS-I/O-Standard zu den bidirektionalen p- und n-Pins, wie in der folgenden Abbildung gezeigt.
   • Stratix V-, Stratix IV-, Stratix III-, Arria V-, Arria II- und Cyclone V-Geräte – differenzieller SSTL-2 Klasse I- oder Klasse II-E/A-Standard.
     BLVDS-E/A-Zuweisung im Intel Quartus Prime-ZuweisungseditorNotiz: Mit dem Zuweisungseditor können Sie die p- und n-Pin-Positionen für jedes unterstützte Gerät manuell zuweisen. Informationen zu den unterstützten Geräten und den Pins, die Sie manuell zuweisen können, finden Sie in den zugehörigen Informationen.
4. Kompilieren und führen Sie Funktionssimulationen mit der Software ModelSim – Intel FPGA Edition durch.

ExampDatei der Ergebnisse der Funktionssimulation
Wenn das oe-Signal aktiviert ist, befindet sich das BLVDS im Schreibbetriebsmodus. Wenn das oe-Signal deaktiviert ist, befindet sich das BLVDS im Lesebetriebsmodus.Notiz:
Für die Simulation mit Verilog HDL können Sie die Testbench blvds_tb.v verwenden, die in der jeweiligen Design-Ex enthalten istample.
Zugehörige Informationen

• ModelSim – Softwareunterstützung für Intel FPGA Edition
  Bietet weitere Informationen über die Software ModelSim – Intel FPGA Edition und enthält verschiedene Links zu Themen wie Installation, Verwendung und Fehlerbehebung.
• E/A-Standards für die BLVDS-Schnittstelle in Intel FPGA-Geräten auf Seite 7
  Listet die Pins und E/A-Standards auf, die Sie den unterstützten Intel FPGA-Geräten für BLVDS-Anwendungen manuell zuweisen können.
• Design BspampDateien für AN 522
  Bietet das Intel Quartus Prime Design exampDateien, die in diesem Anwendungshinweis verwendet werden.

Leistungsanalyse

Die Mehrpunkt-BLVDS-Leistungsanalyse demonstriert die Auswirkungen des Busabschlusses, der Belastung, der Treiber- und Empfängereigenschaften und der Position des Empfängers vom Treiber auf das System. Sie können das enthaltene BLVDS-Design ex verwendenampDateien zum Analysieren der Leistung einer Mehrpunktanwendung:

•  Zyklon III BLVDS-Design example – dieses Design example gilt für alle unterstützten Stratix-, Arria- und Cyclone-Geräteserien. Für die Gerätefamilie Intel Arria 10 oder Intel Cyclone 10 GX müssen Sie das Design ex migrierenampDatei erst an die jeweilige Gerätefamilie, bevor Sie diese verwenden können.
• Intel MAX 10 BLVDS-Design zample – dieses Design example gilt für die Intel MAX 10-Gerätefamilie.
• Intel Stratix 10 BLVDS-Design zample – dieses Design example gilt für die Gerätefamilie Intel Stratix 10.

Notiz:
Die Leistungsanalyse eines Mehrpunkt-BLVDS in diesem Abschnitt basiert auf der Cyclone III BLVDS Input/Output Buffer Information Specification (IBIS)-Modellsimulation in HyperLynx*.
Intel empfiehlt, dass Sie diese Intel IBIS-Modelle für die Simulation verwenden:

• Stratix III-, Stratix IV- und Stratix V-Geräte – gerätespezifisches differentielles SSTL-2-IBIS-Modell
• Intel Stratix 10-, Intel Arria 10(2)- und Intel Cyclone 10 GX-Geräte:
  •  Ausgangspuffer – Differentielles SSTL-18-IBIS-Modell
  • Eingabepuffer – LVDS-IBIS-Modell

Zugehörige Informationen

• Intel FPGA IBIS-Modellseite
  Bietet Downloads von Intel FPGA-Gerätemodellen.
•  Design BspampDateien für AN 522
  Bietet das Intel Quartus Prime Design exampDateien, die in diesem Anwendungshinweis verwendet werden.

Systemeinrichtung

 Mehrpunkt-BLVDS mit Cyclone III BLVDS-Transceivern
Diese Abbildung zeigt das Schema einer Multipoint-Topologie mit zehn Cyclone III BLVDS-Transceivern (mit den Namen U1 bis U10).Es wird angenommen, dass die Busübertragungsleitung die folgenden Eigenschaften hat:

•  Eine Streifenleitung
•  Charakteristische Impedanz von 50 Ω
• Charakteristische Kapazität von 3.6 pF pro Zoll
•  Länge von 10 Zoll
• Die Intel Arria 10 IBIS-Modelle sind vorläufig und nicht für das Intel IBIS-Modell verfügbar web Seite. Wenn Sie diese vorläufigen Intel Arria 10 IBIS-Modelle benötigen, wenden Sie sich an Intel.
• Differenzielle charakteristische Busimpedanz von ungefähr 100 Ω
•  Abstand zwischen jedem Transceiver von 1 Zoll
• Bus an beiden Enden mit Abschlusswiderstand RT abgeschlossen

• Standard-Antriebsstärke von 12 mA
• Standardmäßig langsame Anstiegsgeschwindigkeitseinstellungen
• Pin-Kapazität jedes Transceivers von 6 pF
•  Stichleitung an jedem BLVDS-Transceiver ist ein 1-Zoll-Mikrostreifen mit einer charakteristischen Impedanz von 50 Ω und einer charakteristischen Kapazität von 3 pF pro Zoll
•  Die Kapazität der Verbindung (Stecker, Pad und Durchkontaktierung in der Leiterplatte) jedes Transceivers zum Bus wird mit 2 pF angenommen
• Die Gesamtkapazität jeder Last beträgt etwa 11 pF

Für einen Lastabstand von 1 Zoll beträgt die verteilte Kapazität 11 pF pro Zoll. Um die durch die Stichleitungen verursachte Reflexion zu reduzieren und auch die austretenden Signale zu dämpfen
des Treibers ist am Ausgang jedes Transceivers ein 50-Ω-Widerstand RS zur Impedanzanpassung angeordnet.

Busabschluss
Die effektive Impedanz des voll belasteten Busses beträgt 52 Ω, wenn Sie die charakteristische Buskapazität und die verteilte Kapazität pro Längeneinheit des Aufbaus in die effektive differentielle Impedanzgleichung einsetzen. Für eine optimale Signalintegrität müssen Sie RT an 52 Ω anpassen. Die folgenden Abbildungen zeigen die Auswirkungen von angepasster, Unter- und Überterminierung auf die differenzielle Wellenform (VID) an den Eingangspins des Empfängers. Die Datenrate beträgt 100 Mbit/s. In diesen Abbildungen führt eine Unterterminierung (RT = 25 Ω) zu Reflexionen und einer deutlichen Verringerung des Rauschabstands. In einigen Fällen überschreitet die Unterterminierung sogar die Empfängerschwelle (VTH = ±100 mV). Wenn RT auf 50 Ω geändert wird, gibt es einen erheblichen Rauschabstand in Bezug auf VTH und die Reflexion ist vernachlässigbar.

Auswirkung des Busabschlusses (Treiber in U1, Empfänger in U2)
In dieser Figur fungiert U1 als Sender und U2 bis U10 sind die Empfänger.

Auswirkung des Busabschlusses (Treiber in U1, Empfänger in U10)
In dieser Figur fungiert U1 als Sender und U2 bis U10 sind die Empfänger.

Auswirkung des Busabschlusses (Treiber in U5, Empfänger in U6)
In dieser Abbildung ist U5 der Sender und der Rest sind Empfänger.

Auswirkung des Busabschlusses (Treiber in U5, Empfänger in U10)
In dieser Abbildung ist U5 der Sender und der Rest sind Empfänger.Auch die relative Position von Fahrer und Empfänger auf dem Bus wirkt sich auf die empfangene Signalqualität aus. Der Empfänger, der dem Treiber am nächsten ist, erfährt den schlimmsten Übertragungsleitungseffekt, da an dieser Stelle die Flankenrate am schnellsten ist. Dies wird noch schlimmer, wenn sich der Fahrer in der Mitte des Busses befindet.
Zum Beispielample, vergleiche Abbildung 16 auf Seite 20 und Abbildung 18 auf Seite 21. VID bei Empfänger U6 (Treiber bei U5) zeigt ein stärkeres Klingeln als bei Empfänger U2 (Treiber bei U1). Andererseits wird die Flankenrate verlangsamt, wenn sich der Empfänger weiter vom Fahrer entfernt befindet. Die längste aufgezeichnete Anstiegszeit beträgt 1.14 ns, wobei sich der Treiber an einem Ende des Busses (U1) und der Empfänger am anderen Ende (U10) befindet.

Stichlänge
Eine längere Stichleitungslänge erhöht nicht nur die Flugzeit vom Treiber zum Empfänger, sondern führt auch zu einer größeren Lastkapazität, die eine größere Reflexion verursacht.

Auswirkung der Erhöhung der Stub-Länge (Treiber in U1, Empfänger in U10)
Diese Figur vergleicht die VID bei U10, wenn die Stichleitungslänge von einem Zoll auf zwei Zoll erhöht wird und sich der Treiber bei U1 befindet.

Stub-Terminierung
Sie müssen die Treiberimpedanz an die charakteristische Impedanz der Stichleitung anpassen. Das Platzieren eines Reihenabschlusswiderstands RS am Treiberausgang reduziert den nachteiligen Übertragungsleitungseffekt, der durch lange Stichleitungen und schnelle Flankenraten verursacht wird, erheblich. Außerdem kann RS geändert werden, um die VID zu dämpfen, um die Spezifikation des Empfängers zu erfüllen.

Auswirkung der Stub-Terminierung (Treiber in U1, Empfänger in U2 und U10)
Diese Figur vergleicht die VID bei U2 und U10, wenn U1 sendet.

Treiber-Slew-Rate
Eine schnelle Anstiegsgeschwindigkeit trägt zur Verbesserung der Anstiegszeit bei, insbesondere am Empfänger, der am weitesten vom Fahrer entfernt ist. Eine schnellere Anstiegsgeschwindigkeit verstärkt jedoch auch das Nachschwingen aufgrund von Reflexion.

Auswirkung der Flankenrate des Treibers (Treiber in U1, Empfänger in U2 und U10)
Diese Figur zeigt den Treiber-Slew-Rate-Effekt. Es wird ein Vergleich zwischen der langsamen und der schnellen Anstiegsgeschwindigkeit bei einer Ansteuerstärke von 12 mA durchgeführt. Der Treiber liegt bei U1 und die differentiellen Wellenformen bei U2 und U10 werden untersucht.

Gesamtsystemleistung

Die höchste von einem Mehrpunkt-BLVDS unterstützte Datenrate wird durch Betrachten des Augendiagramms des am weitesten von einem Fahrer entfernten Empfängers bestimmt. An dieser Stelle hat das gesendete Signal die langsamste Flankenrate und beeinflusst die Augenöffnung. Obwohl die Qualität des empfangenen Signals und das Rauschabstandsziel von den Anwendungen abhängen, ist es umso besser, je weiter die Augenöffnung ist. Sie müssen jedoch auch den Empfänger überprüfen, der dem Fahrer am nächsten ist, da die Übertragungsleitungseffekte tendenziell schlimmer sind, wenn sich der Empfänger näher am Fahrer befindet.
Abbildung 23. Augendiagramm bei 400 Mbit/s (Treiber in U1, Empfänger in U2 und U10)
Diese Abbildung zeigt die Augendiagramme bei U2 (rote Kurve) und U10 (blaue Kurve) für eine Datenrate von 400 Mbps. In der Simulation wird zufälliger Jitter mit einem Einheitsintervall von 1 % angenommen. Der Treiber befindet sich bei U1 mit Standardeinstellungen für Stromstärke und Anstiegsgeschwindigkeit. Der Bus wird mit optimalem RT = 50 Ω voll belastet. Die kleinste Augenöffnung befindet sich bei U10, die am weitesten von U1 entfernt ist. Die Augenhöhe sampLED im 0.5-Einheiten-Intervall beträgt 692 mV und 543 mV für U2 bzw. U10. Für beide Fälle gibt es einen beträchtlichen Rauschspielraum in Bezug auf VTH = ±100 mV.

Dokumentüberarbeitungsverlauf für AN 522: Implementieren der Bus-LVDS-Schnittstelle in unterstützten Intel FPGA-Gerätefamilien

Dokumente / Ressourcen

Intel AN 522 Implementieren der Bus-LVDS-Schnittstelle in unterstützten FPGA-Gerätefamilien [pdf] Benutzerhandbuch AN 522 Implementieren der Bus-LVDS-Schnittstelle in unterstützten FPGA-Gerätefamilien, AN 522, Implementieren der Bus-LVDS-Schnittstelle in unterstützten FPGA-Gerätefamilien, Schnittstelle in unterstützten FPGA-Gerätefamilien, FPGA-Gerätefamilien

Verweise

• Bedienungsanleitung