intel AN 522 Implementation Bus LVDS Interface nan Fanmi Aparèy FPGA sipòte

Otobis LVDS (BLVDS) pwolonje kapasite kominikasyon LVDS pwen-a-pwen nan konfigirasyon multipwen. Multipoint BLVDS ofri yon solisyon efikas pou aplikasyon backplane multipoint.

Sipò Aplikasyon BLVDS nan Aparèy Intel FPGA

Ou ka aplike koòdone BLVDS nan aparèy Intel sa yo lè l sèvi avèk estanda I/O ki nan lis yo.

Nòt:
Fòs kondwi pwogramasyon an ak karakteristik vitès slew nan aparèy sa yo pèmèt ou Customize sistèm multipwen ou a pou pèfòmans maksimòm. Pou detèmine pousantaj maksimòm done yo sipòte, fè yon simulation oswa yon mezi ki baze sou konfigirasyon sistèm espesifik ou ak aplikasyon an.
BLVDS souview nan paj 4
Teknoloji BLVDS nan Aparèy Intel nan paj 6
Konsomasyon Enèji BLVDS nan paj 9
BLVDS Design Example nan paj 10
Analiz pèfòmans nan paj 17
Istwa revizyon dokiman pou AN 522: Enplemante entèfas LVDS otobis nan fanmi aparèy Intel FPGA ki sipòte nan paj 25
Enfòmasyon ki gen rapò
Estanda I/O pou Entèfas BLVDS nan Aparèy Intel FPGA nan paj 7

BLVDS souview

Tipik sistèm multipoint BLVDS konsiste de yon kantite pè transmetè ak reseptè (transceiver) ki konekte nan otobis la.
Multipoint BLVDSKonfigirasyon an nan figi anvan an bay kominikasyon demi-duplex bidireksyon pandan y ap minimize dansite entèkonekte. Nenpòt transceiver ka asime wòl yon transmetè, ak transceiver ki rete yo aji kòm reseptè (sèlman yon sèl transmetè ka aktif nan yon moman). Kontwòl trafik otobis la, swa atravè yon pwotokòl oswa solisyon pyès ki nan konpitè tipikman oblije evite diskisyon chofè nan otobis la. Pèfòmans yon BLVDS multipwen afekte anpil pa chaj kapasitif ak revokasyon nan bis la.
Konsiderasyon konsepsyon
Yon bon konsepsyon multipoint dwe konsidere chay kapasitif la ak revokasyon sou bis la pou jwenn pi bon entegrite siyal. Ou ka minimize kapasite chaj la lè w chwazi yon transceiver ki gen kapasite PIN ki ba, konektè ak kapasite ki ba, epi kenbe longè souch la kout. Youn nan konsiderasyon konsepsyon multipwen BLVDS la se enpedans diferans efikas yon otobis ki chaje nèt, yo rele enpedans efikas, ak reta pwopagasyon nan otobis la. Lòt konsiderasyon konsepsyon multipwen BLVDS yo enkli prejije san danje, kalite konektè ak pin-out, layout trase otobis PCB, ak espesifikasyon to rebò chofè yo.
Enpedans efikas
Enpedans efikas la depann de tras otobis enpedans karakteristik Zo ak chaj kapasitif sou bis la. Konektè yo, souch la sou kat la plug-in, anbalaj la, ak kapasite nan opinyon reseptè tout kontribye nan loading kapasitif, ki diminye enpedans efikas otobis la.
Ekwasyon 1. Ekwasyon enpedans diferansyèl efikas
Sèvi ak ekwasyon sa a pou apwoksimatif enpedans diferans efikas otobis ki chaje a (Zeff).Ki kote:

• Zdiff (Ω) ≈ 2 × Zo = diferans enpedans karakteristik bis la
•  Co (pF/pous) = kapasite karakteristik pou chak inite longè otobis la
• CL (pF) = kapasite chak chaj
•  N = kantite chaj nan bis la
•  H (pous) = d × N = longè total bis la
•  d (pous) = espas ant chak kat plug-in
•  Cd (pF/pous) = CL/d = distribye kapasite pou chak longè inite atravè otobis la

Enkreman nan kapasite chaj oswa pi pre espas ant kat ploge nan diminye enpedans efikas la. Pou optimize pèfòmans sistèm lan, li enpòtan pou chwazi yon transceiver ki ba kapasite ak konektè. Kenbe chak longè souch reseptè ant konektè a ak peny I/O transceiver osi kout ke posib.
Nòmalize enpedans efikas kont Cd/Co
Figi sa a montre efè distribiye kapasite sou nòmalize enpedans efikas.Revokasyon obligatwa nan chak bout otobis la, pandan y ap done yo ap koule nan tou de direksyon. Pou diminye refleksyon ak k ap sonnen nan bis la, ou dwe matche ak rezistans revokasyon an ak enpedans efikas la. Pou yon sistèm ki gen Cd/Co = 3, enpedans efikas la se 0.5 fwa Zdiff. Avèk doub revokasyon nan bis la, chofè a wè yon chaj ekivalan a 0.25 fwa Zdiff; e konsa diminye siyal yo balanse ak diferans bri maj atravè entrées reseptè yo (si yo itilize chofè LVDS estanda). Chofè BLVDS a adrese pwoblèm sa a lè li ogmante aktyèl kondwi a pou reyalize voltage balanse nan entrées reseptè yo.
Reta pwopagasyon
Reta pwopagasyon an (tPD = Zo × Co) se reta tan nan liy transmisyon an pou chak longè inite. Sa depann de enpedans karakteristik ak karakteristik
kapasite bis la.
Reta pwopagasyon efikas
Pou yon otobis chaje, ou ka kalkile reta pwopagasyon efikas ak ekwasyon sa a. Ou ka kalkile tan pou siyal la pwopaje soti nan chofè A a nan reseptè B kòm tPDEFF × longè liy ant chofè A ak reseptè B la.

Teknoloji BLVDS nan Aparèy Intel

Nan aparèy Intel sipòte yo, koòdone BLVDS la sipòte nan nenpòt ranje oswa kolòn I/bank ki mache ak yon VCCIO 1.8 V (Intel Arria 10 ak Intel Cyclone 10 GX aparèy) oswa 2.5 V (lòt aparèy sipòte). Nan bank I/O sa yo, koòdone a sipòte sou broch I/O diferans, men se pa sou antre revèy dedye a oswa broch pwodiksyon revèy la. Sepandan, nan aparèy Intel Arria 10 ak Intel Cyclone 10 GX, koòdone BLVDS sipòte sou broch revèy devwe ke yo itilize kòm I/O jeneral.

•  Transmetè BLVDS la sèvi ak de tanpon pwodiksyon sèl ak tanpon pwodiksyon dezyèm pwograme kòm Envèse.
•  Reseptè BLVDS la sèvi ak yon tanpon antre LVDS dedye.

BLVDS I/O Tanpon nan Aparèy Sipòte yoSèvi ak diferan tanpon opinyon oswa pwodiksyon depann sou kalite aplikasyon an:

• Aplikasyon Multidrop—itilize tanpon antre oswa pwodiksyon selon si aparèy la fèt pou operasyon chofè oswa reseptè.
• Aplikasyon multipwen — tanpon pwodiksyon an ak tanpon antre pataje menm broch I/O yo. Ou bezwen yon siyal pèmèt pwodiksyon (oe) pou tri-eta tanpon pwodiksyon LVDS la lè li pa voye siyal.
•  Pa pèmèt revokasyon seri sou chip (RS OCT) pou tanpon pwodiksyon an.
• Sèvi ak rezistans ekstèn nan tanpon pwodiksyon yo pou bay enpedans matche ak souch la sou kat ploge nan.
• Pa pèmèt revokasyon diferans lan sou chip (RD OCT) pou tanpon opinyon diferans lan paske revokasyon otobis la anjeneral aplike lè l sèvi avèk rezistans ekstèn revokasyon nan tou de bout otobis la.

Estanda I/O pou koòdone BLVDS nan aparèy Intel FPGA
Ou ka aplike koòdone BLVDS la lè l sèvi avèk estanda I/O ki enpòtan yo ak kondisyon fòs aktyèl yo pou aparèy Intel ki sipòte yo.
I/O Creole ak Sipò pou Karakteristik pou Entèfas BLVDS nan Aparèy Intel Sipòte

1.  PIN DIFFIO_TX pa sipòte vrè reseptè diferans LVDS.

Pou plis enfòmasyon, al gade nan dokiman respektif aparèy yo jan lis nan seksyon enfòmasyon ki gen rapò a:

• Pou enfòmasyon sou devwa PIN, al gade nan pin-out aparèy la files.
• Pou karakteristik estanda I/O yo, al gade nan chapit I/O manyèl aparèy la.
•  Pou espesifikasyon elektrik yo, al gade nan fèy done aparèy la oswa DC ak dokiman karakteristik switching.

Enfòmasyon ki gen rapò

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Aparèy Pin-Out Files
•  Intel Arria 10 Aparèy Pin-Out Files
•  Arria V Aparèy Pin-Out Files
•  Arria II GX aparèy Pin-Out Files
• Intel Cyclone 10 GX Aparèy Pin-Out Files
• Intel Cyclone 10 LP Aparèy Pin-Out Files
• Cyclone V Aparèy Pin-Out Files
•  Cyclone IV Aparèy Pin-Out Files
• Cyclone III Aparèy Pin-Out Files
• Intel MAX 10 Aparèy Pin-Out Files
• Intel Stratix 10 Gid Itilizatè I/O jeneral
•  Karakteristik I/O nan aparèy Stratix V
•  Karakteristik I/O nan aparèy Stratix IV
•  Stratix III Aparèy I/O Karakteristik
• Karakteristik I/O nan aparèy Stratix V
•  Karakteristik I/O nan aparèy Stratix IV
•  Stratix III Aparèy I/O Karakteristik
•  I/O ak I/O gwo vitès nan aparèy Intel Arria 10
•  Karakteristik I/O nan aparèy Arria V
• Karakteristik I/O nan aparèy Arria II
•  I/O ak gwo vitès I/O nan Intel Cyclone 10 GX Aparèy
•  I/O ak gwo vitès I/O nan Intel Cyclone 10 LP Aparèy
• Karakteristik I/O nan Aparèy Cyclone V
• Karakteristik I/O nan Aparèy Cyclone IV
•  Karakteristik I/O nan Fanmi Aparèy Cyclone III
• Intel MAX 10 Gid Itilizatè I/O jeneral
•  Fichye done aparèy Intel Stratix 10
• Fichye done aparèy Stratix V
•  DC ak karakteristik switching pou aparèy Stratix IV
•  Fichye done aparèy Stratix III: DC ak karakteristik switching
•  Fichye done aparèy Intel Arria 10
•  Fèy done aparèy Arria V
• Fichye done aparèy pou aparèy Arria II
• Fichye done aparèy Intel Cyclone 10 GX
•  Fichye done aparèy Intel Cyclone 10 LP
•  Cyclone V Aparèy Datasheet
•  Cyclone IV Datasheet Aparèy
• Cyclone III Datasheet Aparèy
• Fichye done aparèy Intel MAX 10

BLVDS Konsomasyon pouvwa

• Anvan ou aplike konsepsyon ou a nan aparèy la, sèvi ak EPE ki baze sou Excel pou aparèy ki sipòte ou itilize a pou jwenn yon estimasyon gwosè konsomasyon pouvwa I/O BLVDS la.
•  Pou antre ak broch bidirectionnelle, tampon D' BLVDS la toujou aktive. Tanpon antre BLVDS la konsome pouvwa si gen aktivite chanjman nan bis la (pa egzanpample, lòt transceivers ap voye ak resevwa done, men aparèy la Cyclone III se pa moun k ap resevwa entansyon an).
•  Si w sèvi ak BLVDS kòm yon tanpon antre nan multidrop oswa kòm yon tanpon bidireksyon nan aplikasyon miltipwen, Intel rekòmande pou antre nan yon pousantaj baskile ki gen ladann tout aktivite nan otobis la, pa sèlman aktivite ki fèt pou tanpon D 'aparèy Intel BLVDS la.

Exampliv Antre Done I/O BLVDS nan EPE a
Figi sa a montre antre BLVDS I/O nan Cyclone III EPE. Pou estanda I/O yo chwazi nan EPE a nan lòt aparèy Intel sipòte, al gade nan enfòmasyon ki gen rapò.Intel rekòmande pou w sèvi ak zouti Intel Quartus Prime Power Analyzer pou fè yon analiz egzat de pouvwa I/O BLVDS apre w fin konplete konsepsyon w la. Zouti pou analize pouvwa a estime pouvwa a ki baze sou spesifik konsepsyon an apre yo fin fè plas ak wout la. Zouti pou analize pouvwa a aplike yon konbinezon de aktivite siyal itilizatè a, ki sòti nan simulation ak estime ki, ansanm ak modèl sikwi detaye yo, bay estimasyon pouvwa trè egzat.
Enfòmasyon ki gen rapò

• Chapit Analiz Pouvwa, Manyèl Intel Quartus Prime Pro Edition
  Bay plis enfòmasyon sou zouti Intel Quartus Prime Pro Edition Power Analyzer pou fanmi aparèy Intel Stratix 10, Intel Arria 10 ak Intel Cyclone 10 GX.
• Chapit analiz pouvwa a, Manyèl edisyon estanda Intel Quartus Prime
  Bay plis enfòmasyon sou zouti Intel Quartus Prime Standard Edition Power Analyzer pou Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, ak Intel. MAX 10 fanmi aparèy.
• Early Power Estimators (EPE) ak paj Power Analyzer
  Bay plis enfòmasyon sou EPE ak zouti Intel Quartus Prime Power Analyzer.
• Enplemantasyon Entèfas LVDS Otobis nan Fanmi Aparèy FPGA Intel ki sipòte nan paj 3
  Lis estanda I/O pou chwazi nan EPE a pou estime konsomasyon pouvwa BLVDS la.

BLVDS Design Example
Konsepsyon an ansyenample montre w kijan pou enstansye tanpon I/O BLVDS nan aparèy ki sipòte yo ak nwayo IP I/O (GPIO) ki enpòtan nan lojisyèl Intel Quartus Prime.

•  Intel Stratix 10, Intel Arria 10, ak Intel Cyclone 10 GX aparèy—sèvi ak GPIO Intel FPGA IP nwayo a.
•  Aparèy Intel MAX 10—sèvi ak nwayo IP GPIO Lite Intel FPGA.
•  Tout lòt aparèy ki sipòte—sèvi ak nwayo IP ALTIOBUF.

Ou ka telechaje desen an eksample soti nan lyen ki nan enfòmasyon ki gen rapò a. Pou egzanp tanpon I/O BLVDS, Intel rekòmande atik sa yo:

•  Aplike nwayo IP GPIO la nan mòd bidireksyon ak mòd nan diferansye limen.
•  Bay estanda I/O nan broch bidireksyon yo:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, ak Intel MAX 10 aparèy.
•  Diferans SSTL-2 Klas I oswa Klas II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II, ak Cyclone V aparèy.
• Diferans SSTL-18 Klas I oswa Klas II—Intel Stratix 10, Intel Arria 10, ak Intel Cyclone 10 GX aparèy.

Operasyon tanpon Antre oswa Sòti pandan Operasyon Ekri ak Lekti

• Pò oe a resevwa siyal oe ki soti nan nwayo aparèy la pou pèmèt oswa enfim tanpon pwodiksyon sèl yo.
•  Kenbe siyal oe a ba pou tri-eta tanpon pwodiksyon yo pandan operasyon lekti.
•  Fonksyon AK pòtay la se sispann siyal transmèt la tounen nan nwayo aparèy la. Tanpon opinyon diferans lan toujou pèmèt.

Enfòmasyon ki gen rapò

•  I/O Tanpon (ALTIOBUF) Gid Itilizatè IP Nwayo
•  Gid Itilizatè GPIO IP Nwayo
•  Intel MAX 10 I/O Gid aplikasyon
• Entwodiksyon Intel FPGA IP Cores
• Design Examples pou AN 522

Bay konsepsyon Intel Quartus Prime examples yo itilize nan nòt aplikasyon sa a.
Design ExampGid pou aparèy Intel Stratix 10
Etap sa yo aplikab pou aparèy Intel Stratix 10 sèlman. Asire w ke ou itilize nwayo IP GPIO Intel FPGA.

1. Kreye yon nwayo IP GPIO Intel FPGA ki ka sipòte yon tanpon antre ak pwodiksyon bidireksyon:
   • a. Enstansye GPIO Intel FPGA IP nwayo a.
   • b. Nan Direksyon Done yo, chwazi Bidir.
   • c. Nan Lajè Done, antre 1.
   • d. Aktive Sèvi ak tanpon diferans.
   • e. Nan mòd Enskri, chwazi okenn.
2. Konekte modil yo ak pò antre ak pwodiksyon jan yo montre nan figi sa a:
   Antre ak Sòti Pò Koneksyon Egzample pou Intel Stratix 10 Aparèy
3. Nan Editè Devwa a, bay estanda I/O ki enpòtan jan yo montre nan figi sa a. Ou kapab tou mete fòs aktyèl la ak opsyon pousantaj touye. Sinon, lojisyèl Intel Quartus Prime sipoze paramèt default yo.
   Plasman I/O BLVDS nan Editè devwa Intel Quartus Prime pou aparèy Intel Stratix 10
4. Konpile epi fè simulation fonksyonèl ak lojisyèl ModelSim* - Intel FPGA Edition.

Enfòmasyon ki gen rapò

• ModelSim - Sipò lojisyèl Intel FPGA edisyon
  Bay plis enfòmasyon sou lojisyèl ModelSim – Intel FPGA Edition epi li gen plizyè lyen ki mennen nan sijè tankou enstalasyon, itilizasyon, ak depanaj.
• Estanda I/O pou Entèfas BLVDS nan Aparèy Intel FPGA nan paj 7
  Lis broch yo ak estanda I/O ou ka bay manyèlman nan aparèy Intel FPGA sipòte pou aplikasyon BLVDS.
• Design Examples pou AN 522
  Bay konsepsyon Intel Quartus Prime examples yo itilize nan nòt aplikasyon sa a.

Design Example Gid pou Intel Arria 10 Aparèy
Etap sa yo aplikab pou aparèy Intel Arria 10 ki itilize Intel Quartus Prime Standard Edition sèlman. Asire w ke ou itilize nwayo IP GPIO Intel FPGA.

1. Louvri StratixV_blvds.qar la file enpòte konsepsyon Stratix V example nan lojisyèl Intel Quartus Prime Standard Edition.
2. Migre konsepsyon an ansyenamppou itilize GPIO Intel FPGA IP nwayo a:
   • a. Nan meni an, chwazi Pwojè ➤ Upgrade IP Components.
   • b. Double klike sou "ALIOBUF" antite.
     Fenèt Manadjè Plug-In MegaWizard pou nwayo IP ALTIOBUF la parèt.
   • c. Etenn Match pwojè/default.
   • d. Nan fanmi aparèy kounye a chwazi, chwazi Arria 10.
   • e. Klike sou Fini epi klike sou Fini ankò.
   • f. Nan bwat dyalòg ki parèt, klike sou OK.
     Lojisyèl Intel Quartus Prime Pro Edition fè pwosesis migrasyon an epi li montre editè paramèt IP GPIO la.
3. Konfigure nwayo IP GPIO Intel FPGA pou sipòte yon tanpon antre ak pwodiksyon bidireksyon:
   • a. Nan Direksyon Done yo, chwazi Bidir.
   • b. Nan Lajè Done, antre 1.
   • c. Aktive Sèvi ak tanpon diferans.
   • d. Klike sou Fini epi jenere nwayo IP la.
4. Konekte modil yo ak pò antre ak pwodiksyon jan yo montre nan figi sa a:
   Antre ak Sòti Pò Koneksyon Egzample pou Intel Arria 10 Aparèy
5. Nan Editè Devwa a, bay estanda I/O ki enpòtan jan yo montre nan figi sa a. Ou kapab tou mete fòs aktyèl la ak opsyon pousantaj touye. Sinon, lojisyèl Intel Quartus Prime Standard Edition sipoze paramèt defo pou aparèy Intel Arria 10—Diferansyèl SSTL-18 Klas I oswa Klas II I/O estanda.
   Plasman I/O BLVDS nan Editè devwa Intel Quartus Prime pou aparèy Intel Arria 10Nòt:
   Pou aparèy Intel Arria 10, ou ka manyèlman bay tou de p ak n kote yo pin pou pin LVDS ak Editè Plasman an.
6. Konpile epi fè simulation fonksyonèl ak lojisyèl ModelSim - Intel FPGA Edition.

Enfòmasyon ki gen rapò

• ModelSim - Sipò lojisyèl Intel FPGA edisyon
  Bay plis enfòmasyon sou lojisyèl ModelSim – Intel FPGA Edition epi li gen plizyè lyen ki mennen nan sijè tankou enstalasyon, itilizasyon, ak depanaj.
• Estanda I/O pou Entèfas BLVDS nan Aparèy Intel FPGA nan paj 7
  Lis broch yo ak estanda I/O ou ka bay manyèlman nan aparèy Intel FPGA sipòte pou aplikasyon BLVDS.
• Design Examples pou AN 522
  Bay konsepsyon Intel Quartus Prime examples yo itilize nan nòt aplikasyon sa a.

Design ExampGid pou Aparèy Intel MAX 10
Etap sa yo aplikab pou aparèy Intel MAX 10 sèlman. Asire w ke w itilize GPIO Lite Intel FPGA IP nwayo a.

1. Kreye yon nwayo IP GPIO Lite Intel FPGA ki ka sipòte yon tanpon antre ak pwodiksyon bidireksyon:
   • a. Enstansye GPIO Lite Intel FPGA IP nwayo a.
   • b. Nan Direksyon Done yo, chwazi Bidir.
   • c. Nan Lajè Done, antre 1.
   • d. Aktive Sèvi ak pseudo diferans tanpon.
   • e. Nan mòd Enskri, chwazi Bypass.
2. Konekte modil yo ak pò antre ak pwodiksyon jan yo montre nan figi sa a:
    Antre ak Sòti Pò Koneksyon Egzample pou Intel MAX 10 Aparèy
3. Nan Editè Devwa a, bay estanda I/O ki enpòtan jan yo montre nan figi sa a. Ou kapab tou mete fòs aktyèl la ak opsyon pousantaj touye. Sinon, lojisyèl Intel Quartus Prime sipoze paramèt default yo.
   Plasman I/O BLVDS nan Editè devwa Intel Quartus Prime pou aparèy Intel MAX 10
4. Konpile epi fè simulation fonksyonèl ak lojisyèl ModelSim - Intel FPGA Edition.

Enfòmasyon ki gen rapò

• ModelSim - Sipò lojisyèl Intel FPGA edisyon
  Bay plis enfòmasyon sou lojisyèl ModelSim – Intel FPGA Edition epi li gen plizyè lyen ki mennen nan sijè tankou enstalasyon, itilizasyon, ak depanaj.
• Estanda I/O pou Entèfas BLVDS nan Aparèy Intel FPGA nan paj 7
  Lis broch yo ak estanda I/O ou ka bay manyèlman nan aparèy Intel FPGA sipòte pou aplikasyon BLVDS.
• Design Examples pou AN 522
  Bay konsepsyon Intel Quartus Prime examples yo itilize nan nòt aplikasyon sa a.

Design ExampGid pou tout aparèy ki sipòte eksepte Intel Arria 10, Intel Cyclone 10 GX, ak Intel MAX 10

Etap sa yo aplikab pou tout aparèy ki sipòte eksepte Intel Arria 10, Intel Cyclone 10 GX, ak Intel MAX 10. Asire w ke w itilize nwayo IP ALTIOBUF.

1.  Kreye yon nwayo IP ALTIOBUF ki ka sipòte yon tanpon antre ak pwodiksyon bidireksyon:
   • a. Enstansye nwayo IP ALTIOBUF la.
   • b. Konfigure modil la Kòm yon tanpon bidireksyon.
   • c. Nan Ki kantite tanpon yo dwe enstansye, antre 1.
   • d. Aktive Sèvi ak mòd diferans.
2. Konekte modil yo ak pò antre ak pwodiksyon jan yo montre nan figi sa a:
    Antre ak Sòti Pò Koneksyon Egzample pou tout Aparèy Sipòte Eksepte Intel Arria 10, Intel Cyclone 10 GX, ak Intel MAX 10 Aparèy
3. Nan Editè Plasman an, bay estanda I/O ki enpòtan an jan yo montre nan figi sa a dapre aparèy ou an. Ou kapab tou mete fòs aktyèl la ak opsyon pousantaj touye. Sinon, lojisyèl Intel Quartus Prime sipoze paramèt default yo.
   • Aparèy Intel Cyclone 10 LP, Cyclone IV, Cyclone III, ak Cyclone III LS—BLVDS I/O estanda ak broch bidireksyon p ak n jan yo montre nan figi sa a.
   • Aparèy Stratix V, Stratix IV, Stratix III, Arria V, Arria II, ak Cyclone V — Diferans SSTL-2 Klas I oswa Klas II I/O estanda.
     Plasman I/O BLVDS nan Intel Quartus Prime Assignment EditèNòt: Ou ka manyèlman bay tou de p ak n kote yo pin pou chak aparèy sipòte ak Editè devwa a. Pou aparèy yo sipòte ak broch yo ou ka bay manyèlman, al gade nan enfòmasyon ki gen rapò.
4. Konpile epi fè simulation fonksyonèl ak lojisyèl ModelSim - Intel FPGA Edition.

ExampRezilta Fonksyonèl Simulation
Lè siyal oe a deklare, BLVDS la nan mòd operasyon ekri. Lè siyal oe a deasserted, BLVDS a nan mòd operasyon lecture.Nòt:
Pou simulation lè l sèvi avèk Verilog HDL, ou ka itilize blvds_tb.v testbench la, ki enkli nan konsepsyon respektif ansyen an.ample.
Enfòmasyon ki gen rapò

• ModelSim - Sipò lojisyèl Intel FPGA edisyon
  Bay plis enfòmasyon sou lojisyèl ModelSim – Intel FPGA Edition epi li gen plizyè lyen ki mennen nan sijè tankou enstalasyon, itilizasyon, ak depanaj.
• Estanda I/O pou Entèfas BLVDS nan Aparèy Intel FPGA nan paj 7
  Lis broch yo ak estanda I/O ou ka bay manyèlman nan aparèy Intel FPGA sipòte pou aplikasyon BLVDS.
• Design Examples pou AN 522
  Bay konsepsyon Intel Quartus Prime examples yo itilize nan nòt aplikasyon sa a.

Analiz pèfòmans

Analiz pèfòmans multipwen BLVDS la demontre enpak revokasyon bis la, chajman, karakteristik chofè ak reseptè, ak kote reseptè chofè a sou sistèm lan. Ou ka itilize konsepsyon BLVDS ki enkli eksamples pou analize pèfòmans yon aplikasyon multipwen:

•  Cyclone III BLVDS konsepsyon eksample—sa a konsepsyon example aplikab a tout seri aparèy ki sipòte Stratix, Arria, ak Cyclone. Pou fanmi aparèy Intel Arria 10 oswa Intel Cyclone 10 GX, ou bezwen imigre ansyen konsepsyon an.ample bay fanmi aparèy respektif la anvan ou ka sèvi ak li.
• Intel MAX 10 BLVDS konsepsyon egzanpample—sa a konsepsyon example aplikab pou fanmi aparèy Intel MAX 10.
• Intel Stratix 10 BLVDS konsepsyon egzanpample—sa a konsepsyon example aplikab pou fanmi aparèy Intel Stratix 10.

Nòt:
Analiz pèfòmans yon multipwen BLVDS nan seksyon sa a baze sou Cyclone III BLVDS D '/sòti tanpon enfòmasyon spesifikasyon (IBIS) simulation modèl nan HyperLynx *.
Intel rekòmande pou w itilize modèl Intel IBIS sa yo pou simulation:

• Aparèy Stratix III, Stratix IV, ak Stratix V — Modèl diferan SSTL-2 IBIS espesifik pou aparèy
• Intel Stratix 10, Intel Arria 10(2) ak Intel Cyclone 10 GX aparèy:
  •  Pèsistans yap ogmante jiska tanpon—Diferansyèl SSTL-18 IBIS modèl
  • Antre tanpon—LVDS IBIS modèl

Enfòmasyon ki gen rapò

• Intel FPGA IBIS Modèl paj
  Bay telechajman modèl aparèy Intel FPGA.
•  Design Examples pou AN 522
  Bay konsepsyon Intel Quartus Prime examples yo itilize nan nòt aplikasyon sa a.

Enstalasyon sistèm

 Multipoint BLVDS ak Cyclone III BLVDS Transceiver
Figi sa a montre chema yon topoloji multipwen ak dis transceiver Cyclone III BLVDS (yo rele U1 rive U10).Liy transmisyon otobis la sipoze gen karakteristik sa yo:

•  Yon liy teren
•  Enpedans karakteristik 50 Ω
• Karakteristik kapasite nan 3.6 pF pou chak pous
•  Longè 10 pous
• Modèl Intel Arria 10 IBIS yo preliminè epi yo pa disponib sou modèl Intel IBIS la web paj. Si w bezwen modèl preliminè Intel Arria 10 IBIS sa yo, kontakte Intel.
• Otobis diferans enpedans karakteristik apeprè 100 Ω
•  Espas ant chak transceiver de 1 pous
• Otobis fini nan tou de bout ak rezistans revokasyon RT

• Default fòs kondwi nan 12 mA
• Anviwònman vitès ralanti pa defo
• Pin kapasite chak transceiver de 6 pF
•  Souch sou chak transceiver BLVDS se yon microstrip 1-pous ki gen enpedans karakteristik 50 Ω ak kapasite karakteristik 3 pF pou chak pous.
•  Kapasite nan koneksyon an (konektè, pad, ak atravè PCB) nan chak transceiver nan otobis la sipoze 2 pF.
• Kapasite total chak chaj se apeprè 11 pF

Pou espas chaj 1-pous, kapasite distribiye a egal a 11 pF pou chak pous. Pou diminye refleksyon ki te koze pa souch yo, epi tou pou diminye siyal yo soti nan
chofè a, yo mete yon enpedans matche 50 Ω rezistans RS nan pwodiksyon an nan chak transceiver.

Teminasyon Otobis la
Enpedans efikas nan otobis la konplètman chaje se 52 Ω si ou ranplase kapasite karakteristik otobis la ak kapasite distribye pou chak longè inite nan konfigirasyon an nan ekwasyon efikas enpedans diferans. Pou pi bon entegrite siyal, ou dwe matche ak RT a 52 Ω. Figi sa yo montre efè matche-, anba-, ak over-terminal sou fòm nan ond diferans (VID) nan broch yo antre reseptè. Pousantaj done a se 100 Mbps. Nan figi sa yo, anba revokasyon (RT = 25 Ω) rezilta nan refleksyon ak siyifikativman rediksyon nan maj la bri. Nan kèk ka, anba revokasyon menm vyole papòt la reseptè (VTH = ± 100 mV). Lè RT chanje a 50 Ω, gen yon maj bri sibstansyèl ki gen rapò ak VTH ak refleksyon an neglijab.

Efè revokasyon otobis (chofè nan U1, reseptè nan U2)
Nan figi sa a, U1 aji kòm transmetè a ak U2 a U10 se reseptè yo.

Efè revokasyon otobis (chofè nan U1, reseptè nan U10)
Nan figi sa a, U1 aji kòm transmetè a ak U2 a U10 se reseptè yo.

Efè revokasyon otobis (chofè nan U5, reseptè nan U6)
Nan figi sa a, U5 se transmetè a ak rès yo se reseptè.

Efè revokasyon otobis (chofè nan U5, reseptè nan U10)
Nan figi sa a, U5 se transmetè a ak rès yo se reseptè.Pozisyon relatif chofè a ak reseptè nan otobis la tou afekte kalite siyal yo resevwa. Reseptè ki pi pre chofè a fè eksperyans pi move efè liy transmisyon paske nan kote sa a, to kwen an se pi rapid la. Sa vin pi mal lè chofè a sitiye nan mitan bis la.
Pou egzanpample, konpare Figi 16 nan paj 20 ak Figi 18 nan paj 21. VID nan reseptè U6 (chofè nan U5) montre pi gwo sonnen pase sa ki nan reseptè U2 (chofè nan U1). Nan lòt men an, pousantaj kwen an ralanti lè reseptè a sitiye pi lwen lwen chofè a. Pi gwo tan monte anrejistre se 1.14 ns ak chofè a sitiye nan yon bout nan otobis la (U1) ak reseptè a nan lòt bout la (U10).

Longè souch
Longè pi long souch pa sèlman ogmante tan vòl la soti nan chofè a nan reseptè a, men tou, rezilta nan yon pi gwo kapasite chaj, ki lakòz pi gwo refleksyon.

Efè Ogmante Longè Stub (Chofè nan U1, Reseptè nan U10)
Figi sa a konpare VID la nan U10 lè longè souch la ogmante soti nan yon pous a de pous ak chofè a nan U1.

Revokasyon souch
Ou dwe matche enpedans chofè a ak enpedans karakteristik souch la. Mete yon seri rezistans revokasyon RS nan pwodiksyon chofè a anpil diminye efè liy transmisyon negatif ki te koze pa souch long ak vitès kwen vit. Anplis de sa, RS ka chanje pou diminye VID la pou satisfè spesifikasyon reseptè a.

Efè revokasyon souch (chofè nan U1, reseptè nan U2 ak U10)
Figi sa a konpare VID nan U2 ak U10 lè U1 ap transmèt.

To Slew Chofè
Yon vitès slew rapid ede amelyore tan an monte, espesyalman nan reseptè ki pi lwen chofè a. Sepandan, yon vitès slew pi vit tou agrandi sonnen akòz refleksyon.

Efè To Edge Chofè (Chofè nan U1, Reseptè nan U2 ak U10)
Figi sa a montre efè vitès slew chofè a. Yo fè yon konparezon ant vitès ralanti ak rapid vitès ak yon fòs kondwi 12 mA. Chofè a se nan U1 epi yo egzamine fòm ond diferans yo nan U2 ak U10.

Pèfòmans sistèm jeneral

Pi gwo pousantaj done ki sipòte pa yon multipoint BLVDS detèmine lè w gade dyagram nan je reseptè ki pi lwen yon chofè. Nan kote sa a, siyal transmèt la gen pousantaj kwen ki pi dousman epi li afekte ouvèti je a. Malgre ke bon jan kalite a nan siyal la resevwa ak objektif la Marge bri depann sou aplikasyon yo, pi laj la ouvèti je a, pi bon an. Sepandan, ou dwe tcheke tou reseptè ki pi pre chofè a, paske efè liy transmisyon yo gen tandans vin pi mal si reseptè a sitiye pi pre chofè a.
Figi 23. Dyagram je nan 400 Mbps (Chofè nan U1, Reseptè nan U2 ak U10)
Figi sa a montre dyagram je yo nan U2 (koub wouj) ak U10 (koub ble) pou yon to done nan 400 Mbps. Jitter o aza nan yon entèval inite 1% sipoze nan simulation la. Chofè a se nan U1 ak defo aktyèl fòs ak anviwònman vitès touye. Otobis la konplètman chaje ak pi gwo RT = 50 Ω. Ouvèti je ki pi piti a se nan U10, ki se pi lwen U1. Wotè je sampdirije nan entèval inite 0.5 se 692 mV ak 543 mV pou U2 ak U10, respektivman. Gen yon maj bri sibstansyèl ki gen rapò ak VTH = ± 100 mV pou tou de ka yo.

Istwa revizyon dokiman pou AN 522: Enplemantasyon entèfas LVDS otobis nan fanmi aparèy Intel FPGA ki sipòte

Dokiman / Resous

intel AN 522 Implementation Bus LVDS Interface nan Fanmi Aparèy FPGA sipòte [pdfGid Itilizatè AN 522 Egzekisyon entèfas LVDS otobis nan fanmi aparèy FPGA ki sipòte, AN 522, Egzekisyon koòdone LVDS otobis nan fanmi aparèy FPGA ki sipòte, koòdone nan fanmi aparèy FPGA ki sipòte, fanmi aparèy FPGA

Referans

• Manyèl itilizatè