intel AN 522 Implementazione di l'interfaccia LVDS di bus in famiglie di dispositivi FPGA supportati

Bus LVDS (BLVDS) estende a capacità di cumunicazione LVDS puntu à puntu à a cunfigurazione multipuntu. Multipoint BLVDS offre una soluzione efficiente per l'applicazioni di backplane multipuntu.

Supportu di Implementazione BLVDS in Dispositivi Intel FPGA

Pudete implementà interfacce BLVDS in questi dispositi Intel utilizendu i standard I/O elencati.

Nota:
A forza di l'unità programmabile è e funzioni di velocità di slew in questi dispositi permettenu di persunalizà u vostru sistema multipuntu per u massimu rendiment. Per determinà a tarifa massima di dati supportata, eseguite una simulazione o una misurazione basata nantu à a vostra cunfigurazione è l'applicazione specifica di u sistema.
BLVDS Overview a pagina 4
Tecnulugia BLVDS in Dispositivi Intel à a pagina 6
Cunsumu d'energia BLVDS à a pagina 9
BLVDS Design Example à pagina 10
Analisi di u rendiment à a pagina 17
Storia di revisione di documenti per AN 522: Implementazione di l'interfaccia LVDS di bus in famiglie di dispositivi Intel FPGA supportate à a pagina 25
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Standard I/O per l'interfaccia BLVDS in i dispositivi Intel FPGA a pagina 7

BLVDS Overview

U sistema tipicu multipoint BLVDS hè custituitu da una quantità di trasmettitori è ricevitori (transceivers) chì sò cunnessi à l'autobus.
Multipoint BLVDSA cunfigurazione in a figura precedente furnisce una cumunicazione half-duplex bidirezionale minimizendu a densità di interconnessione. Ogni transceiver pò assume u rolu di un trasmettitore, cù i trasmettitori rimanenti chì facenu cum'è receptori (solu un trasmettitore pò esse attivu à u mumentu). U cuntrollu di u trafficu di l'autobus, sia per mezu di un protokollu o di una soluzione hardware, hè tipicamente necessariu per evità a disputa di u cunduttore in l'autobus. U rendiment di un BLVDS multipuntu hè assai affettatu da a carica capacitiva è a terminazione in u bus.
Cunsiderazioni di Design
Un bon disignu multipuntu deve cunsiderà a carica capacitiva è a terminazione in u bus per ottene una integrità di signale megliu. Pudete minimizzà a capacità di carica selezziunendu un transceiver cù una capacità di pin bassu, un connector cù una capacità bassa, è mantene a lunghezza di stub curta. Una di e considerazioni di cuncepimentu di u multipuntu BLVDS hè l'impedenza differenziale efficace di un bus cumpletamente caricatu, chjamata impedenza effettiva, è u ritardu di propagazione attraversu l'autobus. Altre considerazioni di cuncepimentu BLVDS multipuntu includenu a polarizazione sicura, u tipu di connettore è pin-out, u layout di traccia di bus PCB, è e specificazioni di freccia di u cunduttore.
Impedenza efficace
L'impedenza effettiva dipende da l'impedenza caratteristica di traccia di l'autobus Zo è a carica capacitiva in u bus. I connettori, u stub in a carta di plug-in, l'imballu è a capacità d'ingressu di u receptore cuntribuiscenu à a carica capacitiva, chì reduce l'impedenza effettiva di l'autobus.
Equation 1. Equation Efficace Differential Impedance
Aduprate sta equazioni per apprussimata l'impedenza differenziale effettiva di u bus caricatu (Zeff).Induve:

• Zdiff (Ω) ≈ 2 × Zo = l'impédance caractéristique différentielle du bus
•  Co (pF/inch) = capacità caratteristica per unità di lunghezza di u bus
• CL (pF) = capacità di ogni carica
•  N = numeru di carichi nantu à l'autobus
•  H (inch) = d × N = lunghezza tutale di u bus
•  d (inch) = distanza trà ogni scheda plug-in
•  Cd (pF/inch) = CL/d = capacità distribuita per unità di lunghezza in u bus

L'incrementu in a capacità di carica o u spaziu più vicinu trà e carte plug-in riduce l'impedenza effettiva. Per ottimisà u funziunamentu di u sistema, hè impurtante selezziunà un transceiver è cunnessu di capacità bassa. Mantene ogni lunghezza di stub di ricevitore trà u connettore è u pin I/O di u transceiver u più corta pussibule.
Impedenza Effettiva Normalizzata Versus Cd/Co
Questa figura mostra l'effetti di a capacità distribuita nantu à l'impedenza efficaci nurmalizzata.A terminazione hè necessaria à ogni estremità di l'autobus, mentre chì i flussi di dati in e duie direzzione. Per riduce a riflessione è u sonu nantu à l'autobus, duvete cuncordà a resistenza di terminazione à l'impedenza effettiva. Per un sistema cun Cd/Co = 3, l'impedenza effettiva hè 0.5 volte di Zdiff. Cù doppia terminazione in l'autobus, u cunduttore vede una carica equivalente di 0.25 volte di Zdiff; è cusì riduce l'oscillazione di i signali è u margine di rumore differenziale attraversu l'inputs di u ricevitore (se u driver LVDS standard hè utilizatu). U driver BLVDS risolve stu prublema aumentendu u currente di u drive per ottene u voltage swing à l'inputs di u ricevitore.
Ritardo di propagazione
U ritardu di propagazione (tPD = Zo × Co) hè u ritardu di tempu attraversu a linea di trasmissione per unità di lunghezza. Hè dipende di l'impedenza è e caratteristiche caratteristiche
capacità di l'autobus.
Ritardo di propagazione efficace
Per un autobus carricu, pudete calculà u ritardu di propagazione efficace cù questa equazioni. Pudete calculà u tempu per u signale per propagate da u driver A à u receptore B cum'è u tPDEFF × lunghezza di a linea trà u driver A è u receptore B.

Tecnulugia BLVDS in Dispositivi Intel

In i dispositi Intel supportati, l'interfaccia BLVDS hè supportata in ogni fila o colonna I / banche chì sò alimentati da un VCCIO di 1.8 V (dispositivi Intel Arria 10 è Intel Cyclone 10 GX) o 2.5 V (altri dispositi supportati). In questi banche I/O, l'interfaccia hè supportata nantu à i pins I/O differenziali, ma micca in l'input di clock dedicatu o pins output clock. In ogni casu, in i dispositi Intel Arria 10 è Intel Cyclone 10 GX, l'interfaccia BLVDS hè supportata in pins di clock dedicati chì sò usati cum'è I / O generale.

•  U trasmettitore BLVDS usa dui buffer di output unicu cù u sicondu buffer di output programatu cum'è invertitu.
•  U ricevitore BLVDS usa un buffer di input LVDS dedicatu.

I/O Buffers BLVDS in i Dispositivi SupportatiAduprate diversi buffer di input o output secondu u tipu d'applicazione:

• Applicazione Multidrop - Aduprate u buffer di input o output sicondu u dispusitivu hè destinatu à u funziunamentu di u driver o di u ricevitore.
• Applicazione multipuntu - u buffer di output è u buffer di input sparte i stessi pin I/O. Avete bisognu di un signalu di attivazione di output (oe) per tri-state u buffer di output LVDS quandu ùn hè micca mandatu signali.
•  Ùn attivate micca a terminazione di serie in chip (RS OCT) per u buffer di output.
• Aduprate resistori esterni à i buffer di output per furnisce l'impedenza chì currisponde à u stub in a carta plug-in.
• Ùn attivate micca a terminazione differenziale in chip (RD OCT) per u buffer di input differenziale perchè a terminazione di l'autobus hè generalmente implementata aduprendu resistori di terminazione esterni à e duie estremità di u bus.

Standard I/O per l'interfaccia BLVDS in i Dispositivi Intel FPGA
Pudete implementà l'interfaccia BLVDS utilizendu i standard I/O pertinenti è i requisiti di forza attuale per i dispositi Intel supportati.
I/O Standard è Funzioni Supportu per l'Interfaccia BLVDS in Dispositivi Intel Supportati

1.  PIN DIFFIO_TX ùn sustene micca i veri receptori differenziali LVDS.

Per più infurmazione, fate riferimentu à a documentazione rispettiva di u dispusitivu cum'è listata in a sezione d'infurmazioni cunnesse:

• Per l'infurmazioni di l'assignazioni di pin, riferite à u pin-out di u dispusitivu files.
• Per e caratteristiche di i standard I/O, riferite à u capitulu I/O di u manuale di u dispusitivu.
•  Per e specificazioni elettriche, riferite à a datasheet di l'apparecchiu o DC è u documentu di caratteristiche di commutazione.

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•  Scheda di dati di u Cyclone IV
• Scheda dati di u Cyclone III
• Scheda dati di u dispositivu Intel MAX 10

Cunsumu d'energia BLVDS

• Prima di implementà u vostru disignu in u dispositivu, aduprate l'EPE basatu in Excel per u dispositivu supportatu chì utilizate per ottene una magnitudine stimata di u cunsumu d'energia di l'I/O BLVDS.
•  Per i pins di input è bidirezionali, u buffer di input BLVDS hè sempre attivatu. U buffer di input di BLVDS cunsuma energia se ci hè attività di commutazione nantu à u bus (per esample, altri transceivers mandanu è riceve dati, ma u dispusitivu Cyclone III ùn hè micca u destinatariu destinatu).
•  Se utilizate BLVDS cum'è un buffer di input in multidrop o cum'è un buffer bidirezionale in applicazioni multipuntu, Intel ricumanda di inserisce una tarifa di basculazione chì include tutte l'attività nantu à l'autobus, micca solu l'attività destinata à u buffer di input BLVDS di u dispositivu Intel.

Example of BLVDS I/O Data Entry in l'EPE
Questa figura mostra l'entrata BLVDS I/O in u Cyclone III EPE. Per i normi I/O da selezziunà in l'EPE di altri dispositi Intel supportati, riferite à l'infurmazioni relative.Intel ricumanda d'utilizà l'Intel Quartus Prime Power Analyzer Tool per realizà una precisa analisi di putenza I/O BLVDS dopu avè finitu u vostru disignu. U Power Analyzer Tool stima u putere basatu annantu à e specifiche di u disignu dopu chì u locu è a strada hè cumpletu. U Strumentu di l'Analizzatore di Potenza applica una cumminazione di l'attività di signale inserita da l'utilizatori, derivate da a simulazione è stimata chì, cumminata cù i mudelli di circuiti detallati, rende stimi di putenza assai precisi.
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• Capitulu di l'Analisi di Potenza, Manuale Intel Quartus Prime Pro Edition
  Fornisce più infurmazione nantu à l'utile di analisi di potenza Intel Quartus Prime Pro Edition per e famiglie di dispositivi Intel Stratix 10, Intel Arria 10 è Intel Cyclone 10 GX.
• Capitulu di l'Analisi di Potenza, Manuale Intel Quartus Prime Standard Edition
  Fornisce più infurmazione nantu à l'utile di analisi di potenza Intel Quartus Prime Standard Edition per Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III è Intel MAX 10 famiglie di dispositivi.
• Stima di putenza iniziale (EPE) è pagina di l'analizzatore di putenza
  Fornisce più infurmazione nantu à l'EPE è l'utillita Intel Quartus Prime Power Analyzer.
• Implementazione di l'interfaccia LVDS di bus in famiglie di dispositivi Intel FPGA supportate a pagina 3
  Elenca i normi I/O da selezziunà in l'EPE per stimà u cunsumu di energia BLVDS.

BLVDS Design Example
U disignu example vi mostra cumu istanzià u buffer I/O BLVDS in i dispositi supportati cù i nuclei IP pertinenti di u scopu generale I/O (GPIO) in u software Intel Quartus Prime.

•  Dispositivi Intel Stratix 10, Intel Arria 10 è Intel Cyclone 10 GX - utilizanu u core IP GPIO Intel FPGA.
•  Dispositivi Intel MAX 10 - utilizate u core IP GPIO Lite Intel FPGA.
•  Tutti l'altri dispositi supportati - utilizanu u core IP ALTIOBUF.

Pudete scaricà u disignu example da u ligame in l'infurmazioni relative. Per l'istanza di buffer I/O BLVDS, Intel raccomanda i seguenti elementi:

•  Implementa u core IP GPIO in modu bidirezionale cù u modu differenziale attivatu.
•  Assegnate u standard I/O à i pin bidirezionali:
•  BLVDS - Dispositivi Intel Cyclone 10 LP, Cyclone IV, Cyclone III è Intel MAX 10.
•  Differential SSTL-2 Classe I o Classe II - Dispositivi Stratix V, Stratix IV, Stratix III, Arria V, Arria II è Cyclone V.
• Differential SSTL-18 Classe I o Classe II - Dispositivi Intel Stratix 10, Intel Arria 10 è Intel Cyclone 10 GX.

Operazione di buffer di input o output durante l'operazione di scrittura è lettura

• U portu oe riceve u signale oe da u core di u dispositivu per attivà o disattivà i buffers di output unicu.
•  Mantene u signalu oe bassu per tri-state i buffer di output durante l'operazione di lettura.
•  A funzione di a porta AND hè di piantà u signale trasmessu da vultà in u core di u dispusitivu. U buffer di input differenziale hè sempre attivatu.

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Fornisce u disignu Intel Quartus Prime exampi usati in questa nota di l'applicazione.
Design Example Linee guida per i dispositivi Intel Stratix 10
Questi passi sò applicabili solu à i dispositi Intel Stratix 10. Assicuratevi di utilizà u core IP GPIO Intel FPGA.

1. Crea un core IP GPIO Intel FPGA chì pò sustene un buffer di input è output bidirezionale:
   • a. Instanziate u core IP GPIO Intel FPGA.
   • b. In Data Direction, selezziunate Bidir.
   • c. In a larghezza di dati, entre 1.
   • d. Attivate Utilizà u buffer differenziale.
   • e. In u modu Registru, selezziunate nimu.
2. Cunnette i moduli è i porti di input è output cum'è mostra in a figura seguente:
   Porti d'Input è Output Cunnessione Esample per i dispositivi Intel Stratix 10
3. In l'Editor di Assegnazione, assignate u standard I/O pertinente cum'è mostra in a figura seguente. Pudete ancu stabilisce a forza attuale è l'opzioni di slew rate. Altrimenti, u software Intel Quartus Prime assume i paràmetri predeterminati.
   Assegnazione I/O BLVDS in l'Editor di Assegnazione Intel Quartus Prime per i Dispositivi Intel Stratix 10
4. Cumpilà è eseguisce simulazioni funziunali cù u software ModelSim* - Intel FPGA Edition.

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  Fornisce più infurmazione nantu à u software ModelSim - Intel FPGA Edition è cuntene diversi ligami à temi cum'è a stallazione, l'usu è a risoluzione di prublemi.
• Standard I/O per l'interfaccia BLVDS in i dispositivi Intel FPGA a pagina 7
  Elenca i pin è i standard I/O chì pudete assignà manualmente in i dispositi Intel FPGA supportati per l'applicazioni BLVDS.
• Design Examples per AN 522
  Fornisce u disignu Intel Quartus Prime exampi usati in questa nota di l'applicazione.

Design Example Linee guida per i dispositivi Intel Arria 10
Questi passi sò applicabili à i dispositi Intel Arria 10 chì utilizanu Intel Quartus Prime Standard Edition solu. Assicuratevi di utilizà u core IP GPIO Intel FPGA.

1. Aprite u StratixV_blvds.qar file per impurtà u disignu Stratix V example in u software Intel Quartus Prime Standard Edition.
2. Migrate u disignu example per aduprà u core IP GPIO Intel FPGA:
   • a. In u menu, selezziunate Prughjettu ➤ Upgrade IP Components.
   • b. Cliccate doppiu l'entità "ALIOBUF".
     A finestra MegaWizard Plug-In Manager per u core IP ALTIOBUF appare.
   • c. Disattivà u prughjettu Match / predeterminatu.
   • d. In a famiglia di i dispositi attualmente selezziunati, selezziunate Arria 10.
   • e. Cliccate Finisce è dopu cliccate Finisce di novu.
   • f. In a finestra di dialogu chì appare, cliccate OK.
     U software Intel Quartus Prime Pro Edition esegue u prucessu di migrazione è poi mostra l'editore di paràmetri IP GPIO.
3. Configurate u core IP GPIO Intel FPGA per supportà un buffer di input è output bidirezionale:
   • a. In Data Direction, selezziunate Bidir.
   • b. In a larghezza di dati, entre 1.
   • c. Attivate Utilizà u buffer differenziale.
   • d. Cliccate Finisce è generà u core IP.
4. Cunnette i moduli è i porti di input è output cum'è mostra in a figura seguente:
   Porti d'Input è Output Cunnessione Esample per i Dispositivi Intel Arria 10
5. In l'Editor di Assegnazione, assignate u standard I/O pertinente cum'è mostra in a figura seguente. Pudete ancu stabilisce a forza attuale è l'opzioni di slew rate. Altrimenti, u software Intel Quartus Prime Standard Edition assume i paràmetri predeterminati per i dispositi Intel Arria 10 - Differential SSTL-18 Class I o Class II I/O standard.
   Assegnazione I/O BLVDS in l'Editor di Assegnazione Intel Quartus Prime per i Dispositivi Intel Arria 10Nota:
   Per i dispositi Intel Arria 10, pudete assignà manualmente i punti p è n pin per i pin LVDS cù l'Editor di Assegnazione.
6. Cumpilà è eseguisce simulazioni funziunali cù u software ModelSim - Intel FPGA Edition.

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  Elenca i pin è i standard I/O chì pudete assignà manualmente in i dispositi Intel FPGA supportati per l'applicazioni BLVDS.
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  Fornisce u disignu Intel Quartus Prime exampi usati in questa nota di l'applicazione.

Design Example Linee guida per i dispositivi Intel MAX 10
Questi passi sò applicabili solu à i dispositi Intel MAX 10. Assicuratevi di utilizà u core IP GPIO Lite Intel FPGA.

1. Crea un core IP GPIO Lite Intel FPGA chì pò sustene un buffer di input è output bidirezionale:
   • a. Instanziate u core IP GPIO Lite Intel FPGA.
   • b. In Data Direction, selezziunate Bidir.
   • c. In a larghezza di dati, entre 1.
   • d. Turn on Use pseudo diferencial buffer.
   • e. In u modu di Registru, selezziunate Bypass.
2. Cunnette i moduli è i porti di input è output cum'è mostra in a figura seguente:
    Porti d'Input è Output Cunnessione Esample per i dispositivi Intel MAX 10
3. In l'Editor di Assegnazione, assignate u standard I/O pertinente cum'è mostra in a figura seguente. Pudete ancu stabilisce a forza attuale è l'opzioni di slew rate. Altrimenti, u software Intel Quartus Prime assume i paràmetri predeterminati.
   Assegnazione I/O BLVDS in l'Editor di Assegnazione Intel Quartus Prime per i Dispositivi Intel MAX 10
4. Cumpilà è eseguisce simulazioni funziunali cù u software ModelSim - Intel FPGA Edition.

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  Elenca i pin è i standard I/O chì pudete assignà manualmente in i dispositi Intel FPGA supportati per l'applicazioni BLVDS.
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  Fornisce u disignu Intel Quartus Prime exampi usati in questa nota di l'applicazione.

Design Example Linee guida per tutti i dispositivi supportati eccettu Intel Arria 10, Intel Cyclone 10 GX, è Intel MAX 10

Questi passi sò applicabili à tutti i dispositi supportati, eccettu Intel Arria 10, Intel Cyclone 10 GX, è Intel MAX 10. Assicuratevi chì utilizate u core IP ALTIOBUF.

1.  Crea un core IP ALTIOBUF chì pò sustene un buffer di input è output bidirezionale:
   • a. Instanziate u core IP ALTIOBUF.
   • b. Configurate u modulu Cum'è un buffer bidirezionale.
   • c. In Qual hè u numeru di buffers da esse istanza, entre 1.
   • d. Accende Utilizà u modu differenziale.
2. Cunnette i moduli è i porti di input è output cum'è mostra in a figura seguente:
    Porti d'Input è Output Cunnessione Esample per tutti i dispositivi supportati eccettu i dispositivi Intel Arria 10, Intel Cyclone 10 GX è Intel MAX 10
3. In l'Editor di Assegnazione, assignate u standard I/O pertinente cum'è mostra in a figura seguente secondu u vostru dispositivu. Pudete ancu stabilisce a forza attuale è l'opzioni di slew rate. Altrimenti, u software Intel Quartus Prime assume i paràmetri predeterminati.
   • Dispositivi Intel Cyclone 10 LP, Cyclone IV, Cyclone III è Cyclone III LS - standard I/O BLVDS à i pin bidirezionali p è n cum'è mostra in a figura seguente.
   • Dispositivi Stratix V, Stratix IV, Stratix III, Arria V, Arria II è Cyclone V - Differential SSTL-2 Class I o Class II I/O standard.
     L'assignation d'E/S BLVDS dans l'éditeur d'assignation Intel Quartus PrimeNota: Pudete assignà manualmente i lochi p è n pin per ogni dispositivu supportatu cù l'Editor di Assegnazione. Per i dispositi supportati è i pin chì pudete assignà manualmente, riferite à l'infurmazioni cunnessi.
4. Cumpilà è eseguisce simulazioni funziunali cù u software ModelSim - Intel FPGA Edition.

Example of Functional Simulation Results
Quandu u signale oe hè affirmatu, u BLVDS hè in modu di operazione di scrittura. Quandu u signale oe hè disattivatu, u BLVDS hè in modu di operazione di lettura.Nota:
Per a simulazione cù Verilog HDL, pudete aduprà u testbench blvds_tb.v, chì hè inclusu in u rispettivu design ex.ample.
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  Elenca i pin è i standard I/O chì pudete assignà manualmente in i dispositi Intel FPGA supportati per l'applicazioni BLVDS.
• Design Examples per AN 522
  Fornisce u disignu Intel Quartus Prime exampi usati in questa nota di l'applicazione.

Analisi di u rendiment

L'analisi multipuntu di u performance di u BLVDS mostra l'impattu di a terminazione di l'autobus, a carica, e caratteristiche di u cunduttore è u receptore, è a situazione di u ricevitore da u cunduttore nantu à u sistema. Pudete aduprà u disignu BLVDS inclusu examples per analizà u rendiment di una applicazione multipuntu:

•  Cyclone III BLVDS design example-stu disignu example hè applicabile à tutte e serie di dispositivi Stratix, Arria è Cyclone supportati. Per a famiglia di dispositivi Intel Arria 10 o Intel Cyclone 10 GX, avete bisognu di migrà u disignu ex.ample à a famiglia rispittivu dispusitivu prima nanzu vi ponu aduprà.
• Disegnu Intel MAX 10 BLVDS example-stu disignu example hè applicabile à a famiglia di dispositivi Intel MAX 10.
• Disegnu Intel Stratix 10 BLVDS example-stu disignu exampLe hè applicabile à a famiglia di dispositivi Intel Stratix 10.

Nota:
L'analisi di prestazione di un BLVDS multipuntu in questa sezione hè basatu annantu à a simulazione di u mudellu di specificazione di l'informazioni di buffer di input / output di Cyclone III BLVDS (IBIS) in HyperLynx *.
Intel consiglia di utilizà sti mudelli Intel IBIS per a simulazione:

• Dispositivi Stratix III, Stratix IV è Stratix V - mudellu IBIS SSTL-2 IBIS differenziale specificu per u dispositivu
• Dispositivi Intel Stratix 10, Intel Arria 10(2) è Intel Cyclone 10 GX:
  •  Tampon d'output - Differential SSTL-18 IBIS model
  • Input buffer - mudellu LVDS IBIS

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• Pagina di mudellu Intel FPGA IBIS
  Fornisce download di mudelli di dispositivi Intel FPGA.
•  Design Examples per AN 522
  Fornisce u disignu Intel Quartus Prime exampi usati in questa nota di l'applicazione.

Configurazione di u sistema

 Multipoint BLVDS cù Transceivers Cyclone III BLVDS
Questa figura mostra u schematicu di una topulugia multipuntu cù dece transceivers Cyclone III BLVDS (chjamati U1 à U10).A linea di trasmissione di l'autobus hè presuma chì hà e seguenti caratteristiche:

•  Una linea di striscia
•  Impedenza caratteristica di 50 Ω
• Capacità caratteristica di 3.6 pF per inch
•  Lunghezza di 10 inch
• I mudelli Intel Arria 10 IBIS sò preliminari è ùn sò micca dispunibili nantu à u mudellu Intel IBIS web pagina. Sè avete bisognu di sti mudelli preliminari Intel Arria 10 IBIS, cuntattate Intel.
• Impédance caractéristique différentielle du bus d'environ 100 Ω
•  Spaziu trà ogni transceiver di 1 inch
• Bus terminatu à e duie estremità cù a resistenza di terminazione RT

• Forza di unità predefinita di 12 mA
• Impostazioni di ritmu di rallentamentu lento per difettu
• Pin capacità di ogni transceiver di 6 pF
•  Stub su ogni transceiver BLVDS hè un microstrip da 1 inch di impedenza caratteristica di 50 Ω è capacità caratteristica di 3 pF per inch
•  A capacità di a cunnessione (connettore, pad, è via in PCB) di ogni transceiver à u bus hè presu 2 pF.
• A capacità totale di ogni carica hè di circa 11 pF

Per un spaziu di carica di 1 inch, a capacità distribuita hè uguale à 11 pF per inch. Per riduce a riflessione causata da i stubs, è ancu per attenuà i signali chì escenu
u driver, una impedenza chì currisponde à una resistenza RS di 50 Ω hè piazzata à a output di ogni transceiver.

Terminazione di l'autobus
L'impedenza effettiva di l'autobus cumpletamente caricata hè 52 Ω se sustituisci a capacità caratteristica di u bus è a capacità distribuita per unità di lunghezza di l'installazione in l'equazione di impedenza differenziale efficace. Per una integrità ottima di u signale, duvete cuncordà RT à 52 Ω. I seguenti figuri mostranu l'effetti di l'abbinamentu, sottu è sopra-terminazione nantu à a forma d'onda differenziale (VID) à i pin d'ingressu di u ricevitore. A tarifa di dati hè 100 Mbps. In queste figure, a sottoterminazione (RT = 25 Ω) si traduce in riflessioni è riduzzione significativa di u margine di rumore. In certi casi, sottu a terminazione ancu viola u limitu di u receptore (VTH = ± 100 mV). Quandu RT hè cambiatu à 50 Ω, ci hè un margine di rumore sustanziale in quantu à VTH è a riflessione hè insignificante.

Effettu di a terminazione di l'autobus (Driver in U1, Receiver in U2)
In questa figura, U1 agisce cum'è trasmettitore è U2 à U10 sò i ricevitori.

Effettu di a terminazione di l'autobus (Driver in U1, Receiver in U10)
In questa figura, U1 agisce cum'è trasmettitore è U2 à U10 sò i ricevitori.

Effettu di a terminazione di l'autobus (Driver in U5, Receiver in U6)
In questa figura, U5 hè u trasmettitore è u restu sò ricevitori.

Effettu di a terminazione di l'autobus (Driver in U5, Receiver in U10)
In questa figura, U5 hè u trasmettitore è u restu sò ricevitori.A pusizioni relative di u cunduttore è u receptore nantu à l'autobus afecta ancu a qualità di u signale ricevutu. U receptore più vicinu à u cunduttore sperimenta u peghju effettu di a linea di trasmissione perchè in questu locu, a tarifa di punta hè a più veloce. Questu hè aggravatu quandu u cunduttore hè situatu à mezu à l'autobus.
Per esample, paragunate a Figura 16 à a pagina 20 è a Figura 18 à a pagina 21. VID à u receptore U6 (driver à U5) mostra un sonu più grande cà quellu à u ricevitore U2 (driver à U1). Per d 'altra banda, a tarifa di punta hè rallentata quandu u receptore hè situatu più luntanu da u cunduttore. U più grande tempu di salita registratu hè 1.14 ns cù u cunduttore situatu à una estremità di l'autobus (U1) è u ricevitore à l'altru finale (U10).

Lunghezza di stub
Lunghezza di stub più longu ùn solu aumenta u tempu di volu da u cunduttore à u ricevitore, ma ancu risultati in una capacità di carica più grande, chì provoca una riflessione più grande.

Effettu di l'aumentu di a lunghezza di stub (Driver in U1, Receiver in U10)
Questa figura compara u VID à U10 quandu a lunghezza di stub hè aumentata da una inch à dui inch è u driver hè in U1.

Terminazione di stub
Duvete abbinà l'impedenza di u driver à l'impedenza caratteristica di stub. Pone una resistenza di terminazione in serie RS à l'output di u driver riduce assai l'effettu di a linea di trasmissione avversa causata da stub longu è tassi di punta veloce. Inoltre, RS pò esse cambiatu per attenuà u VID per risponde à a specificazione di u receptore.

Effettu di a terminazione di stub (Driver in U1, Receiver in U2 è U10)
Questa figura compara u VID à U2 è U10 quandu U1 trasmette.

Slew Rate di Driver
Un rapidu slew rate aiuta à migliurà u tempu di risalita, soprattuttu à u ricevitore più luntanu da u cunduttore. Tuttavia, un ritmu di slew più veloce ingrandisce ancu u sonu per via di riflessione.

Effettu di Driver Edge Rate (Driver in U1, Receiver in U2 è U10)
Questa figura mostra l'effettu di u slew rate di u driver. Un paragone hè fattu trà a velocità di slew lenta è veloce cù una forza di 12 mA. U driver hè in U1 è e forme d'onda differenziali in U2 è U10 sò esaminati.

Rendimentu generale di u sistema

A più alta tarifa di dati supportata da un BLVDS multipuntu hè determinata fighjendu u diagramma di l'ochju di u receptore più luntanu da un driver. In questu locu, u signale trasmessu hà a freccia di punta più lenta è affetta l'apertura di l'ochju. Ancu s'è a qualità di u signale ricivutu è u scopu di u marghjenu di u sonu dipendenu da l'applicazioni, u più largu l'apertura di l'ochju, u megliu. Tuttavia, devi ancu verificà u ricevitore più vicinu à u cunduttore, perchè l'effetti di a linea di trasmissione tendenu à esse peghju se u ricevitore hè situatu più vicinu à u cunduttore.
Figura 23. Diagramma di l'ochju à 400 Mbps (Driver in U1, Receiver in U2 è U10)
Questa figura illustra i diagrammi di l'ochju à U2 (curva rossa) è U10 (curva blu) per una velocità di dati à 400 Mbps. In a simulazione si assume un jitter aleatoriu di un intervallu di unità di 1%. U cunduttore hè in U1 cù a forza attuale predeterminata è i paràmetri di slew rate. U bus hè cumpletamente caricatu cù RT ottimale = 50 Ω. L'apertura di l'ochju più chjuca hè in U10, chì hè u più luntanu da U1. L'altezza di l'ochju sampled à l'intervallu di unità 0.5 hè 692 mV è 543 mV per U2 è U10, rispettivamente. Ci hè un margine di rumore sustanziale in quantu à VTH = ± 100 mV per i dui casi.

Storia di Revisione di Documentu per AN 522: Implementazione di l'Interfaccia LVDS di Bus in Famiglie di Dispositivi Intel FPGA supportati

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Referenze

• Manuale d'usu