Intel AN 522 Implementeert Bus LVDS-interface in ondersteunde FPGA-apparaatfamilies

Bus LVDS (BLVDS) breidt de mogelijkheden van LVDS point-to-point-communicatie uit naar multipoint-configuratie. Multipoint BLVDS biedt een efficiënte oplossing voor multipoint backplane-toepassingen.

BLVDS-implementatieondersteuning in Intel FPGA-apparaten

U kunt BLVDS-interfaces in deze Intel-apparaten implementeren met behulp van de vermelde I/O-standaarden.

Opmerking:
Dankzij de programmeerbare functies voor aandrijfkracht en zwenksnelheid in deze apparaten kunt u uw meerpuntssysteem aanpassen voor maximale prestaties. Om de maximaal ondersteunde gegevenssnelheid te bepalen, voert u een simulatie of meting uit op basis van uw specifieke systeemopstelling en toepassing.
BLVDS voorbijview op pagina 4
BLVDS-technologie in Intel-apparaten op pagina 6
BLVDS-stroomverbruik op pagina 9
BLVDS-ontwerp bijvample op pagina 10
Prestatieanalyse op pagina 17
Documentrevisiegeschiedenis voor AN 522: Bus LVDS-interface implementeren in ondersteunde Intel FPGA-apparaatfamilies op pagina 25
Gerelateerde informatie
I/O-standaarden voor BLVDS-interface in Intel FPGA-apparaten op pagina 7

BLVDS voorbijview

Een typisch multipoint BLVDS-systeem bestaat uit een aantal zender- en ontvangerparen (transceivers) die op de bus zijn aangesloten.
BLVDS met meerdere puntenDe configuratie in de voorgaande afbeelding biedt bidirectionele half-duplexcommunicatie terwijl de verbindingsdichtheid wordt geminimaliseerd. Elke zendontvanger kan de rol van zender op zich nemen, terwijl de overige zendontvangers als ontvangers fungeren (er kan slechts één zender tegelijk actief zijn). Busverkeerscontrole, via een protocol of hardwareoplossing, is doorgaans vereist om conflicten tussen chauffeurs op de bus te voorkomen. De prestaties van een multipoint BLVDS worden sterk beïnvloed door de capacitieve belasting en afsluiting op de bus.
Ontwerpoverwegingen
Een goed meerpuntsontwerp moet rekening houden met de capacitieve belasting en afsluiting op de bus om een ​​betere signaalintegriteit te verkrijgen. U kunt de belastingscapaciteit minimaliseren door een transceiver te selecteren met een lage pincapaciteit, een connector met een lage capaciteit en door de steeklengte kort te houden. Een van de meerpunts BLVDS-ontwerpoverwegingen is de effectieve differentiële impedantie van een volledig belaste bus, ook wel effectieve impedantie genoemd, en de voortplantingsvertraging door de bus. Andere meerpunts BLVDS-ontwerpoverwegingen zijn onder meer fail-safe biasing, connectortype en pin-out, PCB-bustrace-indeling en specificaties voor driver edge-snelheid.
Effectieve impedantie
De effectieve impedantie hangt af van de bustrace-karakteristieke impedantie Zo en de capacitieve belasting op de bus. De connectoren, het aansluitstuk op de insteekkaart, de verpakking en de ingangscapaciteit van de ontvanger dragen allemaal bij aan capacitieve belasting, waardoor de effectieve impedantie van de bus wordt verminderd.
Vergelijking 1. Effectieve differentiële impedantievergelijking
Gebruik deze vergelijking om de effectieve differentiële impedantie van de geladen bus (Zeff) te benaderen.Waar:

• Zdiff (Ω) ≈ 2 × Zo = de differentiële karakteristieke impedantie van de bus
•  Co (pF/inch) = karakteristieke capaciteit per lengte-eenheid van de bus
• CL (pF) = capaciteit van elke belasting
•  N = aantal ladingen op de bus
•  H (inch) = d × N = totale lengte van de bus
•  d (inch) = afstand tussen elke insteekkaart
•  Cd (pF/inch) = CL/d = verdeelde capaciteit per lengte-eenheid over de bus

De toename van de belastingscapaciteit of een kleinere afstand tussen de insteekkaarten vermindert de effectieve impedantie. Om de systeemprestaties te optimaliseren, is het belangrijk om een ​​transceiver en connector met lage capaciteit te selecteren. Houd de lengte van elke ontvangerstomp tussen de connector en de I/O-pin van de transceiver zo kort mogelijk.
Genormaliseerde effectieve impedantie versus Cd/Co
Deze figuur toont de effecten van gedistribueerde capaciteit op de genormaliseerde effectieve impedantie.Er is een afsluiting nodig aan elk uiteinde van de bus, terwijl de gegevens in beide richtingen stromen. Om reflectie en rinkelen op de bus te verminderen, moet u de afsluitweerstand afstemmen op de effectieve impedantie. Voor een systeem met Cd/Co = 3 is de effectieve impedantie 0.5 keer Zdiff. Bij dubbele beëindigingen in de bus ziet de chauffeur een equivalente belasting van 0.25 maal Zdiff; en vermindert zo de signaalzwaai en de differentiële ruismarge over de ontvangeringangen (als een standaard LVDS-driver wordt gebruikt). De BLVDS-driver lost dit probleem op door de aandrijfstroom te verhogen om een ​​vergelijkbaar volume te bereikentage swing aan de ontvangeringangen.
Voortplantingsvertraging
De voortplantingsvertraging (tPD = Zo × Co) is de tijdvertraging door de transmissielijn per lengte-eenheid. Het hangt af van de karakteristieke impedantie en karakteristiek
capaciteit van de bus.
Effectieve voortplantingsvertraging
Voor een beladen bus kun je met deze vergelijking de effectieve voortplantingsvertraging berekenen. U kunt de tijd die het signaal nodig heeft om zich van driver A naar ontvanger B te verspreiden berekenen als de tPDEFF × lengte van de lijn tussen driver A en ontvanger B.

BLVDS-technologie in Intel-apparaten

Op ondersteunde Intel-apparaten wordt de BLVDS-interface ondersteund in elke rij of kolom I/banken die worden gevoed door een VCCIO van 1.8 V (Intel Arria 10- en Intel Cyclone 10 GX-apparaten) of 2.5 V (andere ondersteunde apparaten). In deze I/O-banken wordt de interface ondersteund op de differentiële I/O-pinnen, maar niet op de speciale klokingangs- of klokuitgangspinnen. In Intel Arria 10- en Intel Cyclone 10 GX-apparaten wordt de BLVDS-interface echter ondersteund op speciale klokpinnen die worden gebruikt als algemene I/O's.

•  De BLVDS-zender gebruikt twee uitgangsbuffers met één uiteinde, waarbij de tweede uitgangsbuffer als geïnverteerd is geprogrammeerd.
•  De BLVDS-ontvanger gebruikt een speciale LVDS-ingangsbuffer.

BLVDS I/O-buffers in de ondersteunde apparatenGebruik verschillende invoer- of uitvoerbuffers, afhankelijk van het toepassingstype:

• Multidrop-applicatie: gebruik de invoer- of uitvoerbuffer, afhankelijk van of het apparaat bedoeld is voor driver- of ontvangerbediening.
• Multipoint-toepassing: de uitvoerbuffer en de invoerbuffer delen dezelfde I/O-pinnen. U hebt een uitvoerinschakelsignaal (OE) nodig om de LVDS-uitvoerbuffer in drie toestanden te brengen wanneer deze geen signalen verzendt.
•  Schakel de on-chip series afsluiting (RS OCT) voor de uitgangsbuffer niet in.
• Gebruik externe weerstanden bij de uitgangsbuffers om de impedantie aan te passen aan de stub op de insteekkaart.
• Schakel de differentiële afsluiting op de chip (RD OCT) niet in voor de differentiële ingangsbuffer, omdat de busafsluiting meestal wordt geïmplementeerd met behulp van de externe afsluitweerstanden aan beide uiteinden van de bus.

I/O-standaarden voor BLVDS-interface in Intel FPGA-apparaten
U kunt de BLVDS-interface implementeren met behulp van de relevante I/O-standaarden en de huidige sterktevereisten voor de ondersteunde Intel-apparaten.
I/O-standaard en functies Ondersteuning voor de BLVDS-interface in ondersteunde Intel-apparaten

1.  De DIFFIO_TX-pin ondersteunt geen echte LVDS-differentiële ontvangers.

Raadpleeg voor meer informatie de betreffende apparaatdocumentatie, zoals vermeld in het gedeelte met gerelateerde informatie:

• Voor informatie over pintoewijzingen raadpleegt u de pin-out van het apparaat files.
• Voor de I/O-standaardfuncties raadpleegt u het I/O-hoofdstuk in de handleiding van het apparaat.
•  Raadpleeg voor de elektrische specificaties het gegevensblad van het apparaat of het document DC- en schakelkarakteristieken.

Gerelateerde informatie

•  Intel Stratix 10 pin-out Files
•  Stratix V pin-out Files
• Stratix IV pin-out Files
•  Stratix III-apparaat pin-out Files
•  Pin-out van Intel Arria 10-apparaat Files
•  Arria V-apparaat pin-out Files
•  Arria II GX-apparaat pin-out Files
• Intel Cyclone 10 GX-apparaat pin-out Files
• Pin-out van Intel Cyclone 10 LP-apparaat Files
• Cyclone V-apparaat pin-out Files
•  Cyclone IV-apparaat pin-out Files
• Cycloon III apparaat pin-out Files
• Pin-out Intel MAX 10-apparaat Files
• Intel Stratix 10 Algemene I/O-gebruikershandleiding
•  I/O-functies in Stratix V-apparaten
•  I/O-functies in Stratix IV-apparaat
•  Stratix III apparaat-I/O-functies
• I/O-functies in Stratix V-apparaten
•  I/O-functies in Stratix IV-apparaat
•  Stratix III apparaat-I/O-functies
•  I/O en snelle I/O in Intel Arria 10-apparaten
•  I/O-functies in Arria V-apparaten
• I/O-functies in Arria II-apparaten
•  I/O en snelle I/O in Intel Cyclone 10 GX-apparaten
•  I/O en snelle I/O in Intel Cyclone 10 LP-apparaten
• I/O-functies in Cyclone V-apparaten
• I/O-functies in Cyclone IV-apparaten
•  I/O-functies in de Cyclone III-apparaatfamilie
• Intel MAX 10 Algemene I/O-gebruikershandleiding
•  Gegevensblad Intel Stratix 10-apparaat
• Gegevensblad Stratix V-apparaat
•  DC- en schakelkarakteristieken voor Stratix IV-apparaten
•  Gegevensblad Stratix III-apparaat: DC- en schakelkarakteristieken
•  Gegevensblad Intel Arria 10-apparaat
•  Gegevensblad Arria V-apparaat
• Apparaatgegevensblad voor Arria II-apparaten
• Gegevensblad Intel Cyclone 10 GX-apparaat
•  Gegevensblad Intel Cyclone 10 LP-apparaat
•  Gegevensblad Cyclone V-apparaat
•  Gegevensblad Cyclone IV-apparaat
• Gegevensblad Cyclone III-apparaat
• Gegevensblad Intel MAX 10-apparaat

BLVDS-stroomverbruik

• Voordat u uw ontwerp in het apparaat implementeert, gebruikt u de op Excel gebaseerde EPE voor het ondersteunde apparaat dat u gebruikt om een ​​geschatte omvang van het BLVDS I/O-stroomverbruik te krijgen.
•  Voor invoer- en bidirectionele pinnen is de BLVDS-invoerbuffer altijd ingeschakeld. De BLVDS-ingangsbuffer verbruikt stroom als er schakelactiviteit op de bus is (bijvamp(bijvoorbeeld: andere zendontvangers verzenden en ontvangen gegevens, maar het Cyclone III-apparaat is niet de beoogde ontvanger).
•  Als u BLVDS gebruikt als invoerbuffer in multidrop of als bidirectionele buffer in multipoint-toepassingen, raadt Intel u aan een schakelsnelheid in te voeren die alle activiteiten op de bus omvat, niet alleen activiteiten die bedoeld zijn voor de BLVDS-invoerbuffer van het Intel-apparaat.

Exampbestand van BLVDS I/O-gegevensinvoer in de EPE
Deze afbeelding toont de BLVDS I/O-invoer in de Cyclone III EPE. Raadpleeg de gerelateerde informatie voor informatie over I/O-standaarden die u kunt selecteren in de EPE van andere ondersteunde Intel-apparaten.Intel raadt u aan de Intel Quartus Prime Power Analyzer Tool te gebruiken om een ​​nauwkeurige BLVDS I/O-stroomanalyse uit te voeren nadat u uw ontwerp hebt voltooid. De Power Analyzer Tool schat het vermogen in op basis van de specifieke kenmerken van het ontwerp nadat de plaats en route zijn voltooid. De Power Analyzer Tool past een combinatie toe van door de gebruiker ingevoerde, uit simulatie afgeleide en geschatte signaalactiviteiten die, gecombineerd met de gedetailleerde circuitmodellen, zeer nauwkeurige vermogensschattingen opleveren.
Gerelateerde informatie

• Hoofdstuk Energieanalyse, Intel Quartus Prime Pro Edition Handbook
  Biedt meer informatie over de Intel Quartus Prime Pro Edition Power Analyzer-tool voor de Intel Stratix 10-, Intel Arria 10- en Intel Cyclone 10 GX-apparaatfamilies.
• Hoofdstuk Energieanalyse, Intel Quartus Prime Standard Edition Handbook
  Biedt meer informatie over de Intel Quartus Prime Standard Edition Power Analyzer-tool voor de Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III en Intel MAX. 10 apparaatfamilies.
• Pagina Early Power Estimators (EPE) en Power Analyzer
  Biedt meer informatie over de EPE en de Intel Quartus Prime Power Analyzer-tool.
• Implementatie van de Bus LVDS-interface in ondersteunde Intel FPGA-apparaatfamilies op pagina 3
  Geeft een overzicht van de I/O-standaarden die in de EPE moeten worden geselecteerd om het energieverbruik van de BLVDS te schatten.

BLVDS-ontwerp bijvample
Het ontwerp bijvample laat zien hoe u de BLVDS I/O-buffer in de ondersteunde apparaten kunt instantiëren met de relevante algemene I/O (GPIO) IP-kernen in de Intel Quartus Prime-software.

•  Intel Stratix 10-, Intel Arria 10- en Intel Cyclone 10 GX-apparaten: gebruik de GPIO Intel FPGA IP-kern.
•  Intel MAX 10-apparaten: gebruik de GPIO Lite Intel FPGA IP-kern.
•  Alle andere ondersteunde apparaten: gebruik de ALTIOBUF IP-kern.

Het ontwerp kunt u downloaden example van de link in de gerelateerde informatie. Voor de BLVDS I/O-bufferinstantie raadt Intel de volgende items aan:

•  Implementeer de GPIO IP-kern in bidirectionele modus met de differentiële modus ingeschakeld.
•  Wijs de I/O-standaard toe aan de bidirectionele pinnen:
•  BLVDS: Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- en Intel MAX 10-apparaten.
•  Differentieel SSTL-2 Klasse I of Klasse II: Stratix V-, Stratix IV-, Stratix III-, Arria V-, Arria II- en Cyclone V-apparaten.
• Differentieel SSTL-18 Klasse I of Klasse II: Intel Stratix 10-, Intel Arria 10- en Intel Cyclone 10 GX-apparaten.

Ingangs- of uitgangsbuffers werken tijdens schrijf- en leesbewerkingen

• De oe-poort ontvangt het oe-signaal van de apparaatkern om de single-ended uitvoerbuffers in of uit te schakelen.
•  Houd het OE-signaal laag om de uitgangsbuffers in drie toestanden te brengen tijdens de leesbewerking.
•  De functie van de EN-poort is om te voorkomen dat het verzonden signaal teruggaat naar de kern van het apparaat. De differentiële ingangsbuffer is altijd ingeschakeld.

Gerelateerde informatie

•  I/O-buffer (ALTIOBUF) IP Core-gebruikershandleiding
•  GPIO IP Core-gebruikershandleiding
•  Intel MAX 10 I/O-implementatiehandleidingen
• Inleiding tot Intel FPGA IP-kernen
• Ontwerp Examples voor AN 522

Biedt het Intel Quartus Prime-ontwerp exampbestanden die in deze toepassingsnotitie worden gebruikt.
Ontwerp Example Richtlijnen voor Intel Stratix 10-apparaten
Deze stappen zijn alleen van toepassing op Intel Stratix 10-apparaten. Zorg ervoor dat u de GPIO Intel FPGA IP-core gebruikt.

1. Creëer een GPIO Intel FPGA IP-kern die een bidirectionele invoer- en uitvoerbuffer kan ondersteunen:
   • A. Instantieer de GPIO Intel FPGA IP-kern.
   • B. Selecteer Bidir in Gegevensrichting.
   • C. Voer bij Gegevensbreedte 1 in.
   • D. Schakel Differentiële buffer gebruiken in.
   • e. Selecteer in de registratiemodus niets.
2. Sluit de modules en de in- en uitgangspoorten aan zoals weergegeven in de volgende afbeelding:
   Ingangs- en uitgangspoorten Aansluiting Vbampbestand voor Intel Stratix 10-apparaten
3. Wijs in de Assignment Editor de relevante I/O-standaard toe, zoals weergegeven in de volgende afbeelding. U kunt ook de huidige sterkte- en zwenksnelheidopties instellen. Anders neemt de Intel Quartus Prime-software de standaardinstellingen over.
   BLVDS I/O-toewijzing in de Intel Quartus Prime Assignment Editor voor Intel Stratix 10-apparaten
4. Compileer en voer functionele simulatie uit met de ModelSim* – Intel FPGA Edition-software.

Gerelateerde informatie

• ModelSim – Intel FPGA Edition-softwareondersteuning
  Biedt meer informatie over de ModelSim – Intel FPGA Edition-software en bevat verschillende links naar onderwerpen zoals installatie, gebruik en probleemoplossing.
• I/O-standaarden voor BLVDS-interface in Intel FPGA-apparaten op pagina 7
  Geeft een overzicht van de pinnen en I/O-standaarden die u handmatig kunt toewijzen aan de ondersteunde Intel FPGA-apparaten voor BLVDS-toepassingen.
• Ontwerp Examples voor AN 522
  Biedt het Intel Quartus Prime-ontwerp exampbestanden die in deze toepassingsnotitie worden gebruikt.

Ontwerp Example Richtlijnen voor Intel Arria 10-apparaten
Deze stappen zijn alleen van toepassing op Intel Arria 10-apparaten die Intel Quartus Prime Standard Edition gebruiken. Zorg ervoor dat u de GPIO Intel FPGA IP-core gebruikt.

1. Open de StratixV_blvds.qar file om het Stratix V-ontwerp te importeren, bijvampin de Intel Quartus Prime Standard Edition-software.
2. Migreer het ontwerp, bijvampbestand om de GPIO Intel FPGA IP-kern te gebruiken:
   • A. Selecteer in het menu Project ➤ IP-componenten upgraden.
   • B. Dubbelklik op de entiteit “ALIOBUF”.
     Het MegaWizard Plug-In Manager-venster voor de ALTIOBUF IP-kern verschijnt.
   • C. Schakel Match project/standaard uit.
   • D. Selecteer Arria 10 in Momenteel geselecteerde apparaatfamilie.
   • e. Klik op Voltooien en klik vervolgens nogmaals op Voltooien.
   • F. Klik in het dialoogvenster dat verschijnt op OK.
     De Intel Quartus Prime Pro Edition-software voert het migratieproces uit en geeft vervolgens de GPIO IP-parametereditor weer.
3. Configureer de GPIO Intel FPGA IP-kern om een ​​bidirectionele invoer- en uitvoerbuffer te ondersteunen:
   • A. Selecteer Bidir in Gegevensrichting.
   • B. Voer bij Gegevensbreedte 1 in.
   • C. Schakel Differentiële buffer gebruiken in.
   • D. Klik op Voltooien en genereer de IP-kern.
4. Sluit de modules en de in- en uitgangspoorten aan zoals weergegeven in de volgende afbeelding:
   Ingangs- en uitgangspoorten Aansluiting Vbampbestand voor Intel Arria 10-apparaten
5. Wijs in de Assignment Editor de relevante I/O-standaard toe, zoals weergegeven in de volgende afbeelding. U kunt ook de huidige sterkte- en zwenksnelheidopties instellen. Anders gaat de Intel Quartus Prime Standard Edition-software uit van de standaardinstellingen voor Intel Arria 10-apparaten: Differentiële SSTL-18 Klasse I of Klasse II I/O-standaard.
   BLVDS I/O-toewijzing in de Intel Quartus Prime Assignment Editor voor Intel Arria 10-apparatenOpmerking:
   Voor Intel Arria 10-apparaten kunt u zowel de p- als de n-pinlocaties voor LVDS-pinnen handmatig toewijzen met de Assignment Editor.
6. Compileer en voer functionele simulatie uit met de ModelSim – Intel FPGA Edition-software.

Gerelateerde informatie

• ModelSim – Intel FPGA Edition-softwareondersteuning
  Biedt meer informatie over de ModelSim – Intel FPGA Edition-software en bevat verschillende links naar onderwerpen zoals installatie, gebruik en probleemoplossing.
• I/O-standaarden voor BLVDS-interface in Intel FPGA-apparaten op pagina 7
  Geeft een overzicht van de pinnen en I/O-standaarden die u handmatig kunt toewijzen aan de ondersteunde Intel FPGA-apparaten voor BLVDS-toepassingen.
• Ontwerp Examples voor AN 522
  Biedt het Intel Quartus Prime-ontwerp exampbestanden die in deze toepassingsnotitie worden gebruikt.

Ontwerp Example Richtlijnen voor Intel MAX 10-apparaten
Deze stappen zijn alleen van toepassing op Intel MAX 10-apparaten. Zorg ervoor dat u de GPIO Lite Intel FPGA IP-kern gebruikt.

1. Creëer een GPIO Lite Intel FPGA IP-kern die een bidirectionele invoer- en uitvoerbuffer kan ondersteunen:
   • A. Instantieer de GPIO Lite Intel FPGA IP-kern.
   • B. Selecteer Bidir in Gegevensrichting.
   • C. Voer bij Gegevensbreedte 1 in.
   • D. Schakel Pseudodifferentiële buffer gebruiken in.
   • e. Selecteer in de registratiemodus Bypass.
2. Sluit de modules en de in- en uitgangspoorten aan zoals weergegeven in de volgende afbeelding:
    Ingangs- en uitgangspoorten Aansluiting Vbampbestand voor Intel MAX 10-apparaten
3. Wijs in de Assignment Editor de relevante I/O-standaard toe, zoals weergegeven in de volgende afbeelding. U kunt ook de huidige sterkte- en zwenksnelheidopties instellen. Anders neemt de Intel Quartus Prime-software de standaardinstellingen over.
   BLVDS I/O-toewijzing in de Intel Quartus Prime Assignment Editor voor Intel MAX 10-apparaten
4. Compileer en voer functionele simulatie uit met de ModelSim – Intel FPGA Edition-software.

Gerelateerde informatie

• ModelSim – Intel FPGA Edition-softwareondersteuning
  Biedt meer informatie over de ModelSim – Intel FPGA Edition-software en bevat verschillende links naar onderwerpen zoals installatie, gebruik en probleemoplossing.
• I/O-standaarden voor BLVDS-interface in Intel FPGA-apparaten op pagina 7
  Geeft een overzicht van de pinnen en I/O-standaarden die u handmatig kunt toewijzen aan de ondersteunde Intel FPGA-apparaten voor BLVDS-toepassingen.
• Ontwerp Examples voor AN 522
  Biedt het Intel Quartus Prime-ontwerp exampbestanden die in deze toepassingsnotitie worden gebruikt.

Ontwerp Example Richtlijnen voor alle ondersteunde apparaten behalve Intel Arria 10, Intel Cyclone 10 GX en Intel MAX 10

Deze stappen zijn van toepassing op alle ondersteunde apparaten, behalve Intel Arria 10, Intel Cyclone 10 GX en Intel MAX 10. Zorg ervoor dat u de ALTIOBUF IP-kern gebruikt.

1.  Creëer een ALTIOBUF IP-kern die een bidirectionele invoer- en uitvoerbuffer kan ondersteunen:
   • A. Instantieer de ALTIOBUF IP-kern.
   • B. Configureer de module als bidirectionele buffer.
   • C. Bij Wat is het aantal buffers dat moet worden geïnstantieerd, voert u 1 in.
   • D. Schakel Differentiële modus gebruiken in.
2. Sluit de modules en de in- en uitgangspoorten aan zoals weergegeven in de volgende afbeelding:
    Ingangs- en uitgangspoorten Aansluiting Vbampbestand voor alle ondersteunde apparaten behalve Intel Arria 10, Intel Cyclone 10 GX en Intel MAX 10 apparaten
3. Wijs in de Assignment Editor de relevante I/O-standaard toe, zoals weergegeven in de volgende afbeelding, afhankelijk van uw apparaat. U kunt ook de huidige sterkte- en zwenksnelheidopties instellen. Anders neemt de Intel Quartus Prime-software de standaardinstellingen over.
   • Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- en Cyclone III LS-apparaten: BLVDS I/O-standaard voor de bidirectionele p- en n-pinnen, zoals weergegeven in de volgende afbeelding.
   • Stratix V-, Stratix IV-, Stratix III-, Arria V-, Arria II- en Cyclone V-apparaten: differentiële SSTL-2 klasse I of klasse II I/O-standaard.
     BLVDS I/O-toewijzing in de Intel Quartus Prime Assignment EditorOpmerking: U kunt handmatig zowel de p- als de n-pinlocatie voor elk ondersteund apparaat toewijzen met de Toewijzingseditor. Raadpleeg de bijbehorende informatie voor de ondersteunde apparaten en de pinnen die u handmatig kunt toewijzen.
4. Compileer en voer functionele simulatie uit met de ModelSim – Intel FPGA Edition-software.

Exampbestand met functionele simulatieresultaten
Wanneer het oe-signaal wordt bekrachtigd, bevindt de BLVDS zich in de schrijfmodus. Wanneer het oe-signaal wordt gedeactiveerd, bevindt de BLVDS zich in de leesmodus.Opmerking:
Voor simulatie met Verilog HDL kunt u de blvds_tb.v-testbench gebruiken, die is opgenomen in het betreffende ontwerpvoorbeeldampik.
Gerelateerde informatie

• ModelSim – Intel FPGA Edition-softwareondersteuning
  Biedt meer informatie over de ModelSim – Intel FPGA Edition-software en bevat verschillende links naar onderwerpen zoals installatie, gebruik en probleemoplossing.
• I/O-standaarden voor BLVDS-interface in Intel FPGA-apparaten op pagina 7
  Geeft een overzicht van de pinnen en I/O-standaarden die u handmatig kunt toewijzen aan de ondersteunde Intel FPGA-apparaten voor BLVDS-toepassingen.
• Ontwerp Examples voor AN 522
  Biedt het Intel Quartus Prime-ontwerp exampbestanden die in deze toepassingsnotitie worden gebruikt.

Prestatieanalyse

De multipoint BLVDS-prestatieanalyse demonstreert de impact van de busafsluiting, belasting, driver- en ontvangerkarakteristieken, en de locatie van de ontvanger ten opzichte van de driver op het systeem. U kunt het meegeleverde BLVDS-ontwerp gebruiken, bijvampbestanden om de prestaties van een multipoint-applicatie te analyseren:

•  Cycloon III BLVDS-ontwerp example-dit ontwerp exampbestand is van toepassing op alle ondersteunde Stratix-, Arria- en Cyclone-apparaatseries. Voor Intel Arria 10- of Intel Cyclone 10 GX-apparaatfamilie moet u het ontwerp exampbestand eerst naar de betreffende apparaatfamilie voordat u het kunt gebruiken.
• Intel MAX 10 BLVDS-ontwerp bijvample-dit ontwerp exampbestand is van toepassing op de Intel MAX 10-apparaatfamilie.
• Intel Stratix 10 BLVDS-ontwerp example-dit ontwerp exampbestand is van toepassing op de Intel Stratix 10-apparaatfamilie.

Opmerking:
De prestatieanalyse van een multipoint BLVDS in deze sectie is gebaseerd op de Cyclone III BLVDS input/output buffer information specificatie (IBIS)-modelsimulatie in HyperLynx*.
Intel raadt u aan deze Intel IBIS-modellen te gebruiken voor simulatie:

• Stratix III-, Stratix IV- en Stratix V-apparaten: apparaatspecifiek Differentieel SSTL-2 IBIS-model
• Intel Stratix 10-, Intel Arria 10(2)- en Intel Cyclone 10 GX-apparaten:
  •  Uitgangsbuffer: differentieel SSTL-18 IBIS-model
  • Invoerbuffer: LVDS IBIS-model

Gerelateerde informatie

• Intel FPGA IBIS-modelpagina
  Biedt downloads van Intel FPGA-apparaatmodellen.
•  Ontwerp Examples voor AN 522
  Biedt het Intel Quartus Prime-ontwerp exampbestanden die in deze toepassingsnotitie worden gebruikt.

Systeeminstellingen

 Multipoint BLVDS met Cyclone III BLVDS-zendontvangers
Deze figuur toont het schema van een meerpuntstopologie met tien Cyclone III BLVDS-transceivers (genaamd U1 tot U10).Er wordt aangenomen dat de bustransmissielijn de volgende kenmerken heeft:

•  Een striplijn
•  Karakteristieke impedantie van 50 Ω
• Karakteristieke capaciteit van 3.6 pF per inch
•  Lengte van 10 inch
• De Intel Arria 10 IBIS-modellen zijn voorlopig en zijn niet beschikbaar op het Intel IBIS-model web bladzijde. Als u deze voorlopige Intel Arria 10 IBIS-modellen nodig heeft, neemt u contact op met Intel.
• Busdifferentiële karakteristieke impedantie van ongeveer 100 Ω
•  Afstand tussen elke transceiver van 1 inch
• Bus aan beide uiteinden afgesloten met afsluitweerstand RT

• Standaard aandrijfsterkte van 12 mA
• Standaard instellingen voor langzame zwenksnelheid
• Pincapaciteit van elke transceiver van 6 pF
•  De stomp op elke BLVDS-transceiver is een microstrip van 1 inch met een karakteristieke impedantie van 50 Ω en een karakteristieke capaciteit van 3 pF per inch
•  Er wordt aangenomen dat de capaciteit van de verbinding (connector, pad en via in PCB) van elke transceiver naar de bus 2 pF bedraagt
• De totale capaciteit van elke belasting is ongeveer 11 pF

Voor een laadafstand van 1 inch is de verdeelde capaciteit gelijk aan 11 pF per inch. Om reflectie veroorzaakt door de stubs te verminderen, en ook om de signalen die eruit komen te verzwakken
de driver, een impedantie die overeenkomt met een weerstand RS van 50 Ω wordt aan de uitgang van elke zendontvanger geplaatst.

Busbeëindiging
De effectieve impedantie van de volledig belaste bus is 52 Ω als u de karakteristieke buscapaciteit en de verdeelde capaciteit per lengte-eenheid van de opstelling in de effectieve differentiële impedantievergelijking vervangt. Voor een optimale signaalintegriteit moet u RT afstemmen op 52 Ω. De volgende afbeeldingen tonen de effecten van matched-, under- en over-termination op de differentiële golfvorm (VID) bij de ingangspinnen van de ontvanger. De datasnelheid bedraagt ​​100 Mbps. In deze figuren resulteert onderafsluiting (RT = 25 Ω) in reflecties en een aanzienlijke vermindering van de ruismarge. In sommige gevallen schendt onderbeëindiging zelfs de ontvangerdrempel (VTH = ±100 mV). Wanneer RT wordt gewijzigd naar 50 Ω, is er een aanzienlijke ruismarge ten opzichte van VTH en is de reflectie verwaarloosbaar.

Effect van busafsluiting (driver in U1, ontvanger in U2)
In deze figuur fungeert U1 als zender en zijn U2 tot U10 de ontvangers.

Effect van busafsluiting (driver in U1, ontvanger in U10)
In deze figuur fungeert U1 als zender en zijn U2 tot U10 de ontvangers.

Effect van busafsluiting (driver in U5, ontvanger in U6)
In deze figuur is U5 de zender en de rest zijn ontvangers.

Effect van busafsluiting (driver in U5, ontvanger in U10)
In deze figuur is U5 de zender en de rest zijn ontvangers.De relatieve positie van de bestuurder en de ontvanger op de bus heeft ook invloed op de ontvangen signaalkwaliteit. De ontvanger die het dichtst bij de bestuurder ligt, ondervindt het ergste transmissielijneffect, omdat op deze locatie de flanksnelheid het snelst is. Dit wordt nog verergerd als de chauffeur zich in het midden van de bus bevindt.
Bijvoorbeeldampvergelijk Figuur 16 op pagina 20 en Figuur 18 op pagina 21. VID bij ontvanger U6 (driver bij U5) laat een grotere beltoon zien dan die bij ontvanger U2 (driver bij U1). Aan de andere kant wordt de flanksnelheid vertraagd wanneer de ontvanger zich verder van de bestuurder bevindt. De grootste geregistreerde stijgtijd is 1.14 ns, waarbij de bestuurder zich aan het ene uiteinde van de bus bevindt (U1) en de ontvanger aan het andere uiteinde (U10).

Lengte van de stomp
Een langere stublengte vergroot niet alleen de vliegtijd van de driver naar de ontvanger, maar resulteert ook in een grotere belastingscapaciteit, wat een grotere reflectie veroorzaakt.

Effect van toenemende stublengte (stuurprogramma in U1, ontvanger in U10)
Dit cijfer vergelijkt de VID op U10 wanneer de lengte van de stomp wordt vergroot van één inch naar twee inch en de bestuurder zich op U1 bevindt.

Stub-beëindiging
U moet de impedantie van de driver afstemmen op de karakteristieke impedantie van de stub. Het plaatsen van een serieafsluitweerstand RS bij de driveruitgang vermindert het nadelige transmissielijneffect dat wordt veroorzaakt door lange stub- en snelle flanksnelheden aanzienlijk. Bovendien kan RS worden gewijzigd om de VID te verzwakken om aan de specificaties van de ontvanger te voldoen.

Effect van stubbeëindiging (bestuurder in U1, ontvanger in U2 en U10)
Deze figuur vergelijkt de VID op U2 en U10 wanneer U1 aan het zenden is.

Zwenksnelheid van de bestuurder
Een hoge zwenksnelheid helpt de stijgtijd te verbeteren, vooral bij de ontvanger die het verst van de bestuurder verwijderd is. Een snellere zwenksnelheid vergroot echter ook het signaal als gevolg van reflectie.

Effect van driver edge rate (bestuurder in U1, ontvanger in U2 en U10)
Deze figuur toont het slew rate-effect van de bestuurder. Er wordt een vergelijking gemaakt tussen de langzame en snelle zwenksnelheid bij een aandrijfsterkte van 12 mA. De driver bevindt zich op U1 en de differentiële golfvormen op U2 en U10 worden onderzocht.

Algemene systeemprestaties

De hoogste datasnelheid die wordt ondersteund door een multipoint BLVDS wordt bepaald door te kijken naar het oogdiagram van de ontvanger die het verst verwijderd is van een driver. Op deze locatie heeft het verzonden signaal de langzaamste flanksnelheid en beïnvloedt het de oogopening. Hoewel de kwaliteit van het ontvangen signaal en het doel van de ruismarge afhangen van de toepassingen, geldt: hoe breder de oogopening, hoe beter. U moet echter ook de ontvanger controleren die zich het dichtst bij de bestuurder bevindt, omdat de effecten op de transmissielijn doorgaans erger zijn als de ontvanger zich dichter bij de bestuurder bevindt.
Figuur 23. Oogdiagram bij 400 Mbps (driver in U1, ontvanger in U2 en U10)
Deze figuur illustreert de oogdiagrammen op U2 (rode curve) en U10 (blauwe curve) voor een datasnelheid van 400 Mbps. Bij de simulatie wordt uitgegaan van willekeurige jitter met een eenheidsinterval van 1%. De bestuurder bevindt zich op U1 met standaardinstellingen voor stroomsterkte en zwenksnelheid. De bus is volledig belast met optimale RT = 50 Ω. De kleinste oogopening bevindt zich bij U10, het verst verwijderd van U1. De ooghoogte sampgeleid met een eenheidsinterval van 0.5 is respectievelijk 692 mV en 543 mV voor U2 en U10. Er is voor beide gevallen een aanzienlijke ruismarge met betrekking tot VTH = ±100 mV.

Documentrevisiegeschiedenis voor AN 522: Bus LVDS-interface implementeren in ondersteunde Intel FPGA-apparaatfamilies

Documenten / Bronnen

Intel AN 522 Implementeert Bus LVDS-interface in ondersteunde FPGA-apparaatfamilies [pdf] Gebruikershandleiding AN 522 Implementatie van een bus-LVDS-interface in ondersteunde FPGA-apparaatfamilies, AN 522, Implementatie van een bus-LVDS-interface in ondersteunde FPGA-apparaatfamilies, Interface in ondersteunde FPGA-apparaatfamilies, FPGA-apparaatfamilies

Referenties

• Gebruiksaanwijzing