intel AN 522 Ngleksanakake Antarmuka Bus LVDS ing Keluarga Piranti FPGA sing Didhukung

Bus LVDS (BLVDS) ngluwihi kemampuan komunikasi titik-kanggo-titik LVDS kanggo konfigurasi multipoint. Multipoint BLVDS nawakake solusi efisien kanggo aplikasi backplane multipoint.

Dhukungan Implementasi BLVDS ing Piranti Intel FPGA

Sampeyan bisa ngleksanakake antarmuka BLVDS ing piranti Intel iki nggunakake standar I / O kadhaptar.

Cathetan:
Kekuwatan drive sing bisa diprogram lan fitur slew rate ing piranti kasebut ngidini sampeyan ngatur sistem multipoint kanggo kinerja maksimal. Kanggo nemtokake tingkat data maksimum sing didhukung, nindakake simulasi utawa pangukuran adhedhasar persiyapan lan aplikasi sistem tartamtu.
BLVDS Swaraview ing kaca 4
Teknologi BLVDS ing Piranti Intel ing kaca 6
Konsumsi Daya BLVDS ing kaca 9
Desain BLVDS Example ing kaca 10
Analisis Kinerja ing kaca 17
Riwayat Revisi Dokumen kanggo AN 522: Ngleksanakake Antarmuka Bus LVDS ing Keluarga Piranti Intel FPGA sing Didhukung ing kaca 25
Informasi sing gegandhengan
Standar I/O kanggo Antarmuka BLVDS ing Piranti Intel FPGA ing kaca 7

BLVDS Swaraview

Sistem BLVDS multipoint khas kasusun saka sawetara pasangan pemancar lan panrima (transceiver) sing disambungake menyang bis.
Multipoint BLVDSKonfigurasi ing gambar sadurunge nyedhiyakake komunikasi setengah duplex bidirectional nalika nyuda kapadhetan interkoneksi. Sembarang transceiver bisa njupuk peran minangka pemancar, karo transceiver isih tumindak minangka panrima (mung siji pemancar bisa aktif ing wektu). Kontrol lalu lintas bis, liwat protokol utawa solusi hardware biasane dibutuhake kanggo ngindhari perselisihan driver ing bis. Kinerja BLVDS multipoint banget kena pengaruh beban kapasitif lan mandap ing bis.
Pertimbangan Desain
Desain multipoint sing apik kudu nimbang beban kapasitif lan mandap ing bis kanggo entuk integritas sinyal sing luwih apik. Sampeyan bisa nyilikake kapasitansi mbukak kanthi milih transceiver karo kapasitansi pin kurang, konektor karo kapasitansi kurang, lan tetep stub dawa cendhak. Salah sawijining pertimbangan desain multipoint BLVDS yaiku impedansi diferensial efektif saka bus sing diisi kanthi lengkap, diarani impedansi efektif, lan wektu tundha panyebaran liwat bis. Pertimbangan desain BLVDS multipoint liyane kalebu biasing gagal-aman, jinis konektor lan pin-out, tata letak jejak bus PCB, lan spesifikasi tingkat pinggiran driver.
Impedansi efektif
Impedansi efektif gumantung ing impedansi karakteristik trace bus Zo lan loading kapasitif ing bis. Konektor, rintisan ing kertu plug-in, kemasan, lan kapasitansi input panrima kabeh nyumbang kanggo muatan kapasitif, sing nyuda impedansi efektif bis.
Persamaan 1. Persamaan Impedansi Diferensial Efektif
Gunakake persamaan iki kanggo kira-kira impedansi diferensial efektif saka bus dimuat (Zeff).ngendi:

• Zdiff (Ω) ≈ 2 × Zo = impedansi karakteristik diferensial bus
•  Co (pF / inch) = kapasitansi karakteristik saben unit dawa bus
• CL (pF) = kapasitansi saben beban
•  N = jumlah beban ing bus
•  H (inci) = d × N = total dawa bus
•  d (inci) = jarak antarane saben kertu plug-in
•  Cd (pF / inci) = CL / d = kapasitansi disebarake saben unit dawa ing bus

Tambah ing kapasitansi mbukak utawa jarak cedhak antarane kertu plug-in nyuda impedansi efektif. Kanggo ngoptimalake kinerja sistem, iku penting kanggo milih transceiver kapasitansi kurang lan konektor. Tansah saben dawa rintisan panrima antarane konektor lan transceiver I / O pin minangka cendhak sabisa.
Impedansi Efektif Normalisasi Versus Cd/Co
Angka iki nuduhake efek kapasitansi sing disebarake ing impedansi efektif sing dinormalisasi.Mandap dibutuhake ing saben mburi bis, nalika data mili ing loro arah. Kanggo nyuda bayangan lan muni ing bis, sampeyan kudu cocog resistor mandap kanggo impedansi efektif. Kanggo sistem karo Cd / Co = 3, impedansi efektif 0.5 kaping Zdiff. Kanthi mandap kaping pindho ing bis, sopir ndeleng beban sing padha karo 0.25 kaping Zdiff; lan kanthi mangkono nyuda ayunan sinyal lan wates gangguan diferensial ing input panrima (yen driver LVDS standar digunakake). Pembalap BLVDS ngatasi masalah iki kanthi nambah arus drive kanggo entuk volume sing padhatage swing ing input panrima.
Tundha Panyebaran
Tundha panyebaran (tPD = Zo × Co) yaiku wektu tundha liwat saluran transmisi saben dawa unit. Iku gumantung ing impedansi karakteristik lan karakteristik
kapasitansi saka bus.
Tundha Panyebaran Efektif
Kanggo bis sing dimuat, sampeyan bisa ngetung wektu tundha panyebaran efektif kanthi persamaan iki. Sampeyan bisa ngetung wektu sinyal nyebar saka driver A menyang panrima B minangka tPDEFF × dawa garis antarane driver A lan panrima B.

Teknologi BLVDS ing Piranti Intel

Ing piranti Intel sing didhukung, antarmuka BLVDS didhukung ing baris utawa kolom I/ bank apa wae sing didhukung dening VCCIO 1.8 V (piranti Intel Arria 10 lan Intel Cyclone 10 GX) utawa 2.5 V (piranti liyane sing didhukung). Ing bank-bank I / O iki, antarmuka didhukung ing pin I / O diferensial nanging ora ing input jam khusus utawa pin output jam. Nanging, ing piranti Intel Arria 10 lan Intel Cyclone 10 GX, antarmuka BLVDS didhukung ing pin jam khusus sing digunakake minangka I / Os umum.

•  Pemancar BLVDS nggunakake rong buffer output siji-rampung kanthi buffer output kapindho sing diprogram minangka terbalik.
•  Panrima BLVDS nggunakake buffer input LVDS khusus.

BLVDS I/O Buffers ing Piranti sing DidhukungGunakake buffer input utawa output sing beda-beda gumantung saka jinis aplikasi:

• Aplikasi multidrop-nggunakake buffer input utawa output gumantung apa piranti dimaksudake kanggo operasi driver utawa panrima.
• Aplikasi multipoint-buffer output lan buffer input nuduhake pin I / O sing padha. Sampeyan mbutuhake sinyal output (oe) kanggo tri-state buffer output LVDS nalika ora ngirim sinyal.
•  Aja ngaktifake mandap seri on-chip (RS OCT) kanggo buffer output.
• Gunakake resistor eksternal ing buffer output kanggo nyedhiyakake impedansi sing cocog karo stub ing kertu plug-in.
• Aja ngaktifake mandap diferensial on-chip (RD OCT) kanggo buffer input diferensial amarga mandap bus biasane dipun ginakaken nggunakake resistor mandap external ing loro ends saka bis.

Standar I/O kanggo Antarmuka BLVDS ing Piranti Intel FPGA
Sampeyan bisa ngleksanakake antarmuka BLVDS nggunakake standar I / O cocog lan syarat kekuatan saiki kanggo piranti Intel didhukung.
Standar I/O lan Dhukungan Fitur kanggo Antarmuka BLVDS ing Piranti Intel sing Didhukung

1.  DIFFIO_TX pin ora ndhukung panrima diferensial LVDS bener.

Kanggo informasi luwih lengkap, deleng dokumentasi piranti sing kadhaptar ing bagean informasi sing gegandhengan:

• Kanggo informasi tugas pin, waca pin-out piranti files.
• Kanggo fitur standar I/O, waca bab I/O buku pegangan piranti.
•  Kanggo spesifikasi listrik, waca lembar data piranti utawa DC lan dokumen karakteristik ngoper.

Informasi sing gegandhengan

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Piranti Pin-Out Files
•  Intel Arria 10 Piranti Pin-Out Files
•  Arria V Piranti Pin-Out Files
•  Arria II GX Piranti Pin-Out Files
• Pin-Out Piranti Intel Cyclone 10 GX Files
• Pin-Out Piranti Intel Cyclone 10 LP Files
• Siklon V Piranti Pin-Out Files
•  Siklon IV Piranti Pin-Out Files
• Siklon III Piranti Pin-Out Files
• Pin-Out Piranti Intel MAX 10 Files
• Intel Stratix 10 Tujuan Umum I/O Pandhuan pangguna
•  Fitur I/O ing Piranti Stratix V
•  Fitur I / O ing Piranti Stratix IV
•  Stratix III Piranti I / O Fitur
• Fitur I/O ing Piranti Stratix V
•  Fitur I / O ing Piranti Stratix IV
•  Stratix III Piranti I / O Fitur
•  I / O lan High Speed ​​I / O ing Intel Arria 10 Piranti
•  I / O Fitur ing Arria V Piranti
• I / O Fitur ing Arria II Piranti
•  I/O lan I/O Kacepetan Dhuwur ing Piranti Intel Cyclone 10 GX
•  I/O lan High Speed ​​I/O ing Piranti Intel Cyclone 10 LP
• Fitur I/O ing Piranti Siklon V
• Fitur I/O ing Piranti Siklon IV
•  Fitur I/O ing Kulawarga Piranti Siklon III
• Pandhuan Pangguna I/O Tujuan Umum Intel MAX 10
•  Lembar Data Piranti Intel Stratix 10
• Stratix V Piranti Datasheet
•  Karakteristik DC lan Ngalih kanggo Piranti Stratix IV
•  Stratix III Piranti Datasheet: DC lan Ngalih Karakteristik
•  Intel Arria 10 Datasheet Piranti
•  Arria V Piranti Datasheet
• Datasheet piranti kanggo Arria II Piranti
• Lembar Data Piranti Intel Cyclone 10 GX
•  Lembar Data Piranti Intel Cyclone 10 LP
•  Siklon V Piranti Datasheet
•  Siklon IV Piranti Datasheet
• Siklon III Piranti Datasheet
• Lembar Data Piranti Intel MAX 10

Konsumsi Daya BLVDS

• Sadurunge ngleksanakake desain menyang piranti, gunakake EPE basis Excel kanggo piranti sing didhukung sing sampeyan gunakake kanggo entuk kira-kira gedhene konsumsi daya BLVDS I/O.
•  Kanggo pin input lan bidirectional, buffer input BLVDS tansah diaktifake. Buffer input BLVDS nganggo daya yen ana aktivitas ngoper ing bis (kanggo example, transceiver liyane ngirim lan nampa data, nanging piranti Siklon III ora panampa dimaksudaké).
•  Yen sampeyan nggunakake BLVDS minangka input buffer ing multidrop utawa minangka bidirectional buffer ing aplikasi multipoint, dianjurake Intel ngetik tingkat pilihan sing kalebu kabeh aktivitas ing bis, ora mung aktivitas dimaksudaké kanggo piranti Intel BLVDS input buffer.

Example saka BLVDS I / O Data Entry ing EPE
Angka iki nuduhake entri BLVDS I/O ing Cyclone III EPE. Kanggo standar I/O kanggo milih ing EPE piranti Intel liyane sing didhukung, waca informasi sing gegandhengan.Intel nyaranake sampeyan nggunakake Alat Intel Quartus Prime Power Analyzer kanggo nindakake analisis daya BLVDS I / O sing akurat sawise sampeyan ngrampungake desain sampeyan. Power Analyzer Tool ngira daya adhedhasar spesifik desain sawise panggonan-lan-rute rampung. Alat Analyzer Daya nggunakake kombinasi aktivitas sinyal sing dilebokake pangguna, simulasi sing diturunake, lan perkiraan sing, digabungake karo model sirkuit sing rinci, ngasilake perkiraan daya sing akurat banget.
Informasi sing gegandhengan

• Bab Analisis Daya, Buku Panduan Edisi Intel Quartus Prime Pro
  Menehi informasi luwih lengkap babagan alat Intel Quartus Prime Pro Edition Power Analyzer kanggo kulawarga piranti Intel Stratix 10, Intel Arria 10, lan Intel Cyclone 10 GX.
• Bab Analisis Daya, Buku Panduan Edisi Standar Intel Quartus Prime
  Nyedhiyakake informasi luwih lengkap babagan alat Intel Quartus Prime Standard Edition Power Analyzer kanggo Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, lan Intel MAX 10 kulawarga piranti.
• Estimator Daya Awal (EPE) lan kaca Power Analyzer
  Menehi informasi luwih lengkap babagan EPE lan alat Intel Quartus Prime Power Analyzer.
• Ngleksanakake Antarmuka Bus LVDS ing Keluarga Piranti Intel FPGA sing Didhukung ing kaca 3
  Dhaptar standar I / O kanggo milih ing EPE kanggo ngira konsumsi daya BLVDS.

Desain BLVDS Example
Desain example nuduhake sampeyan carane instantiate BLVDS aku / buffer O ing piranti didhukung karo tujuan umum cocog I / O (GPIO) inti IP ing piranti lunak Intel Quartus Prime.

•  Piranti Intel Stratix 10, Intel Arria 10, lan Intel Cyclone 10 GX-nggunakake inti IP GPIO Intel FPGA.
•  Piranti Intel MAX 10-nggunakake inti IP GPIO Lite Intel FPGA.
•  Kabeh piranti liyane sing didhukung-nggunakake inti IP ALTIOBUF.

Sampeyan bisa ngundhuh desain example saka link ing informasi sing gegandhengan. Kanggo conto buffer BLVDS I/O, Intel nyaranake item ing ngisor iki:

•  Ngleksanakake inti IP GPIO ing mode bidirectional kanthi mode diferensial diuripake.
•  Nemtokake standar I/O menyang pin bidirectional:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, lan piranti Intel MAX 10.
•  Diferensial SSTL-2 Kelas I utawa Kelas II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II, lan piranti Siklon V.
• Diferensial SSTL-18 Kelas I utawa Kelas II—Intel Stratix 10, Intel Arria 10, lan piranti Intel Cyclone 10 GX.

Operasi Buffer Input utawa Output Sajrone Operasi Tulis lan Waca

• Port oe nampa sinyal oe saka inti piranti kanggo ngaktifake utawa mateni buffer output siji-rampung.
•  Tansah sinyal oe kurang kanggo tri-state buffer output sajrone operasi maca.
•  Fungsi gerbang AND yaiku kanggo mungkasi sinyal sing dikirim saka bali menyang inti piranti. Buffer input diferensial tansah diaktifake.

Informasi sing gegandhengan

•  I/O Buffer (ALTIOBUF) Pandhuan Pangguna IP Core
•  Pandhuan Pangguna IP inti GPIO
•  Intel MAX 10 I/O Pandhuan Implementasi
• Pambuka kanggo Intel FPGA IP Cores
• Desain Examples kanggo AN 522

Nyedhiyani Intel Quartus Perdhana desain examples digunakake ing cathetan aplikasi iki.
Desain Example Pedoman kanggo Intel Stratix 10 Piranti
Langkah-langkah iki mung ditrapake kanggo piranti Intel Stratix 10. Priksa manawa sampeyan nggunakake inti IP GPIO Intel FPGA.

1. Gawe inti IP GPIO Intel FPGA sing bisa ndhukung buffer input lan output bidirectional:
   • a. Instantiate inti GPIO Intel FPGA IP.
   • b. Ing Arah Data, pilih Bidir.
   • c. Ing jembar data, ketik 1.
   • d. Aktifake Gunakake buffer diferensial.
   • e. Ing mode Register, pilih ora ana.
2. Sambungake modul lan port input lan output kaya sing dituduhake ing gambar ing ngisor iki:
   Sambungan Port Input lan Output Example kanggo Intel Stratix 10 Piranti
3. Ing Editor Assignment, nemtokake standar I / O sing cocog kaya sing ditampilake ing gambar ing ngisor iki. Sampeyan uga bisa nyetel opsi kekuatan saiki lan tingkat mateni. Yen ora, piranti lunak Intel Quartus Prime nganggep setelan gawan.
   BLVDS I/O Assignment ing Intel Quartus Prime Assignment Editor kanggo Piranti Intel Stratix 10
4. Kompilasi lan nindakake simulasi fungsional nganggo piranti lunak ModelSim * - Intel FPGA Edition.

Informasi sing gegandhengan

• ModelSim - Dhukungan Piranti Lunak Edisi FPGA Intel
  Nyedhiyakake informasi luwih lengkap babagan ModelSim - piranti lunak Intel FPGA Edition lan ngemot macem-macem pranala menyang topik kayata instalasi, panggunaan, lan ngatasi masalah.
• Standar I/O kanggo Antarmuka BLVDS ing Piranti Intel FPGA ing kaca 7
  Dhaptar pin lan standar I/O sing bisa ditetepake kanthi manual ing piranti Intel FPGA sing didhukung kanggo aplikasi BLVDS.
• Desain Examples kanggo AN 522
  Nyedhiyani Intel Quartus Perdhana desain examples digunakake ing cathetan aplikasi iki.

Desain Example Pedoman kanggo Intel Arria 10 Piranti
Langkah-langkah iki ditrapake kanggo piranti Intel Arria 10 mung nggunakake Intel Quartus Prime Standard Edition. Priksa manawa sampeyan nggunakake inti IP GPIO Intel FPGA.

1. Bukak StratixV_blvds.qar file kanggo ngimpor desain Stratix V example menyang piranti lunak Intel Quartus Prime Standard Edition.
2. Migrasi desain example nggunakake inti IP GPIO Intel FPGA:
   • a. Ing menu, pilih Project ➤ Nganyarke Komponen IP.
   • b. Klik kaping pindho entitas "ALIOBUF".
     Jendhela MegaWizard Plug-In Manager kanggo inti IP ALTIOBUF katon.
   • c. Pateni proyek Cocokake/standar.
   • d. Ing kulawarga piranti sing saiki dipilih, pilih Arria 10.
   • e. Klik Rampung banjur klik Rampung maneh.
   • f. Ing kothak dialog sing katon, klik OK.
     Piranti lunak Intel Quartus Prime Pro Edition nindakake proses migrasi banjur nampilake editor parameter IP GPIO.
3. Konfigurasi inti IP GPIO Intel FPGA kanggo ndhukung buffer input lan output bidirectional:
   • a. Ing Arah Data, pilih Bidir.
   • b. Ing jembar data, ketik 1.
   • c. Aktifake Gunakake buffer diferensial.
   • d. Klik Rampung lan generate inti IP.
4. Sambungake modul lan port input lan output kaya sing dituduhake ing gambar ing ngisor iki:
   Sambungan Port Input lan Output Example kanggo Intel Arria 10 Piranti
5. Ing Editor Assignment, nemtokake standar I / O sing cocog kaya sing ditampilake ing gambar ing ngisor iki. Sampeyan uga bisa nyetel opsi kekuatan saiki lan tingkat mateni. Yen ora, piranti lunak Intel Quartus Prime Standard Edition nganggep setelan gawan kanggo piranti Intel Arria 10-Diferensial SSTL-18 Kelas I utawa Kelas II I/O standar.
   BLVDS I/O Assignment ing Intel Quartus Prime Assignment Editor kanggo Intel Arria 10 PirantiCathetan:
   Kanggo piranti Intel Arria 10, sampeyan bisa kanthi manual nemtokake lokasi p lan n pin kanggo pin LVDS karo Editor Assignment.
6. Kompilasi lan nindakake simulasi fungsional nganggo piranti lunak ModelSim - Intel FPGA Edition.

Informasi sing gegandhengan

• ModelSim - Dhukungan Piranti Lunak Edisi FPGA Intel
  Nyedhiyakake informasi luwih lengkap babagan ModelSim - piranti lunak Intel FPGA Edition lan ngemot macem-macem pranala menyang topik kayata instalasi, panggunaan, lan ngatasi masalah.
• Standar I/O kanggo Antarmuka BLVDS ing Piranti Intel FPGA ing kaca 7
  Dhaptar pin lan standar I/O sing bisa ditetepake kanthi manual ing piranti Intel FPGA sing didhukung kanggo aplikasi BLVDS.
• Desain Examples kanggo AN 522
  Nyedhiyani Intel Quartus Perdhana desain examples digunakake ing cathetan aplikasi iki.

Desain Example Pedoman kanggo Intel MAX 10 Piranti
Langkah-langkah iki mung ditrapake kanggo piranti Intel MAX 10. Priksa manawa sampeyan nggunakake inti IP GPIO Lite Intel FPGA.

1. Gawe inti IP GPIO Lite Intel FPGA sing bisa ndhukung buffer input lan output bidirectional:
   • a. Instantiate inti GPIO Lite Intel FPGA IP.
   • b. Ing Arah Data, pilih Bidir.
   • c. Ing jembar data, ketik 1.
   • d. Aktifake Gunakake buffer diferensial pseudo.
   • e. Ing mode Register, pilih Bypass.
2. Sambungake modul lan port input lan output kaya sing dituduhake ing gambar ing ngisor iki:
    Sambungan Port Input lan Output Example kanggo Intel MAX 10 Piranti
3. Ing Editor Assignment, nemtokake standar I / O sing cocog kaya sing ditampilake ing gambar ing ngisor iki. Sampeyan uga bisa nyetel opsi kekuatan saiki lan tingkat mateni. Yen ora, piranti lunak Intel Quartus Prime nganggep setelan gawan.
   BLVDS I/O Assignment ing Intel Quartus Prime Assignment Editor kanggo Piranti Intel MAX 10
4. Kompilasi lan nindakake simulasi fungsional nganggo piranti lunak ModelSim - Intel FPGA Edition.

Informasi sing gegandhengan

• ModelSim - Dhukungan Piranti Lunak Edisi FPGA Intel
  Nyedhiyakake informasi luwih lengkap babagan ModelSim - piranti lunak Intel FPGA Edition lan ngemot macem-macem pranala menyang topik kayata instalasi, panggunaan, lan ngatasi masalah.
• Standar I/O kanggo Antarmuka BLVDS ing Piranti Intel FPGA ing kaca 7
  Dhaptar pin lan standar I/O sing bisa ditetepake kanthi manual ing piranti Intel FPGA sing didhukung kanggo aplikasi BLVDS.
• Desain Examples kanggo AN 522
  Nyedhiyani Intel Quartus Perdhana desain examples digunakake ing cathetan aplikasi iki.

Desain ExampPedoman kanggo Kabeh Piranti sing Didhukung Kejaba Intel Arria 10, Intel Cyclone 10 GX, lan Intel MAX 10

Langkah-langkah iki ditrapake kanggo kabeh piranti sing didhukung kajaba Intel Arria 10, Intel Cyclone 10 GX, lan Intel MAX 10. Priksa manawa sampeyan nggunakake inti IP ALTIOBUF.

1.  Gawe inti IP ALTIOBUF sing bisa ndhukung buffer input lan output bidirectional:
   • a. Instantiate inti ALTIOBUF IP.
   • b. Konfigurasi modul Minangka buffer bidirectional.
   • c. Ing Apa jumlah buffer sing bakal ditindakake, ketik 1.
   • d. Aktifake Gunakake mode diferensial.
2. Sambungake modul lan port input lan output kaya sing dituduhake ing gambar ing ngisor iki:
    Sambungan Port Input lan Output Example kanggo Kabeh Piranti sing Didhukung Kajaba Intel Arria 10, Intel Cyclone 10 GX, lan Piranti Intel MAX 10
3. Ing Editor Tugas, wenehake standar I/O sing cocog kaya sing ditampilake ing gambar ing ngisor iki miturut piranti sampeyan. Sampeyan uga bisa nyetel opsi kekuatan saiki lan tingkat mateni. Yen ora, piranti lunak Intel Quartus Prime nganggep setelan gawan.
   • Piranti Intel Cyclone 10 LP, Cyclone IV, Cyclone III, lan Cyclone III LS-standar BLVDS I/O menyang pin p lan n bidirectional minangka ditampilake ing gambar ing ngisor iki.
   • Piranti Stratix V, Stratix IV, Stratix III, Arria V, Arria II, lan Cyclone V-standar SSTL-2 Kelas I utawa Kelas II I/O diferensial.
     BLVDS I / O Assignment ing Intel Quartus Prime Assignment EditorCathetan: Sampeyan bisa kanthi manual nemtokake lokasi pin p lan n kanggo saben piranti sing didhukung nganggo Editor Tugas. Kanggo piranti sing didhukung lan pin sing bisa ditetepake kanthi manual, deleng informasi sing gegandhengan.
4. Kompilasi lan nindakake simulasi fungsional nganggo piranti lunak ModelSim - Intel FPGA Edition.

Example saka Asil Simulasi Fungsional
Nalika sinyal oe ditegesake, BLVDS ana ing mode operasi nulis. Nalika sinyal oe mati, BLVDS ana ing mode operasi maca.Cathetan:
Kanggo simulasi nggunakake Verilog HDL, sampeyan bisa nggunakake blvds_tb.v testbench, kang klebu ing desain pamilike ex.ample.
Informasi sing gegandhengan

• ModelSim - Dhukungan Piranti Lunak Edisi FPGA Intel
  Nyedhiyakake informasi luwih lengkap babagan ModelSim - piranti lunak Intel FPGA Edition lan ngemot macem-macem pranala menyang topik kayata instalasi, panggunaan, lan ngatasi masalah.
• Standar I/O kanggo Antarmuka BLVDS ing Piranti Intel FPGA ing kaca 7
  Dhaptar pin lan standar I/O sing bisa ditetepake kanthi manual ing piranti Intel FPGA sing didhukung kanggo aplikasi BLVDS.
• Desain Examples kanggo AN 522
  Nyedhiyani Intel Quartus Perdhana desain examples digunakake ing cathetan aplikasi iki.

Analisis Kinerja

Analisis kinerja multipoint BLVDS nduduhake impact saka mandap bis, loading, driver lan karakteristik panrima, lan lokasi panrima saka driver ing sistem. Sampeyan bisa nggunakake ex desain BLVDS klebuampkanggo nganalisa kinerja aplikasi multipoint:

•  Siklon III BLVDS desain example-desain iki example ditrapake kanggo kabeh seri piranti Stratix, Arria, lan Cyclone sing didhukung. Kanggo kulawarga piranti Intel Arria 10 utawa Intel Cyclone 10 GX, sampeyan kudu migrasi mantan desainample menyang kulawarga piranti sing gegandhengan dhisik sadurunge sampeyan bisa nggunakake.
• Desain Intel MAX 10 BLVDS example-desain iki example ditrapake kanggo kulawarga piranti Intel MAX 10.
• Desain Intel Stratix 10 BLVDS example-desain iki exampIki ditrapake kanggo kulawarga piranti Intel Stratix 10.

Cathetan:
Analisis kinerja BLVDS multipoint ing bagean iki adhedhasar simulasi model input / output buffer information specification (IBIS) Siklon III BLVDS ing HyperLynx *.
Intel nyaranake sampeyan nggunakake model Intel IBIS iki kanggo simulasi:

• Piranti Stratix III, Stratix IV, lan Stratix V—model SSTL-2 IBIS Diferensial khusus piranti
• Piranti Intel Stratix 10, Intel Arria 10(2) lan Intel Cyclone 10 GX:
  •  Buffer output—Model SSTL-18 IBIS Diferensial
  • Buffer input—Model IBIS LVDS

Informasi sing gegandhengan

• Kaca Model Intel FPGA IBIS
  Nyedhiyakake download model piranti Intel FPGA.
•  Desain Examples kanggo AN 522
  Nyedhiyani Intel Quartus Perdhana desain examples digunakake ing cathetan aplikasi iki.

Setup Sistem

 Multipoint BLVDS karo Cyclone III BLVDS Transceiver
Angka iki nuduhake skema topologi multipoint kanthi sepuluh transceiver Cyclone III BLVDS (jenenge U1 nganti U10).Jalur transmisi bis dianggep nduweni karakteristik ing ngisor iki:

•  Garis strip
•  Impedansi karakteristik 50 Ω
• Kapasitas karakteristik 3.6 pF saben inch
•  Dawane 10 inci
• Model Intel Arria 10 IBIS minangka wiwitan lan ora kasedhiya ing model Intel IBIS web kaca. Yen sampeyan mbutuhake model Intel Arria 10 IBIS wiwitan iki, hubungi Intel.
• Impedansi karakteristik diferensial bus kira-kira 100 Ω
•  Jarak antarane saben transceiver 1 inch
• Bus mungkasi ing loro ends karo mandap resistor RT

• Kekuwatan drive standar 12 mA
• Setelan tingkat mateni alon minangka standar
• Pin kapasitansi saben transceiver 6 pF
•  Rintisan ing saben transceiver BLVDS yaiku microstrip 1 inci kanthi impedansi karakteristik 50 Ω lan kapasitansi karakteristik 3 pF saben inci
•  Kapasitansi sambungan (konektor, pad, lan liwat ing PCB) saben transceiver menyang bus dianggep dadi 2 pF
• Total kapasitansi saben beban kira-kira 11 pF

Kanggo jarak beban 1-inch, kapasitansi sing disebarake padha karo 11 pF saben inch. Kanggo nyuda bayangan sing disebabake stub, lan uga nyuda sinyal sing metu
driver, impedansi cocog 50 Ω resistor RS diselehake ing output saben transceiver.

Penghentian Bus
Impedansi efektif saka bus sing diisi kanthi lengkap yaiku 52 Ω yen sampeyan ngganti kapasitansi karakteristik bus lan kapasitansi sing disebarake saben unit dawa persiyapan menyang persamaan impedansi diferensial sing efektif. Kanggo integritas sinyal paling luweh, sampeyan kudu cocog RT kanggo 52 Ω. Tokoh ing ngisor iki nuduhake efek saka matched-, under-, lan over-terminasi ing wangun gelombang diferensial (VID) ing pin input panrima. Tingkat data yaiku 100 Mbps. Ing tokoh kasebut, under-termination (RT = 25 Ω) nyebabake refleksi lan nyuda wates swara kanthi signifikan. Ing sawetara kasus, ing mandap malah nglanggar batesan panrima (VTH = ± 100 mV). Nalika RT diganti dadi 50 Ω, ana wates gangguan substansial babagan VTH lan bayangan bisa diabaikan.

Efek Terminasi Bus (Sopir ing U1, Penerima ing U2)
Ing tokoh iki, U1 tumindak minangka pemancar lan U2 kanggo U10 minangka panrima.

Efek Terminasi Bus (Sopir ing U1, Penerima ing U10)
Ing tokoh iki, U1 tumindak minangka pemancar lan U2 kanggo U10 minangka panrima.

Efek Terminasi Bus (Sopir ing U5, Penerima ing U6)
Ing tokoh iki, U5 minangka pemancar lan liyane minangka panrima.

Efek Terminasi Bus (Sopir ing U5, Penerima ing U10)
Ing tokoh iki, U5 minangka pemancar lan liyane minangka panrima.Posisi relatif saka driver lan panrima ing bis uga mengaruhi kualitas sinyal ditampa. Panrima sing paling cedhak karo driver ngalami efek saluran transmisi sing paling awon amarga ing lokasi iki, tingkat pinggiran paling cepet. Iki dadi luwih elek nalika sopir ana ing tengah bis.
Kanggo example, mbandhingaké Figure 16 ing kaca 20 lan Figure 18 ing kaca 21. VID ing panrima U6 (driver ing U5) nuduhake muni luwih gedhe tinimbang ing panrima U2 (driver ing U1). Ing tangan liyane, tingkat pinggiran wis kalem mudhun nalika panrima dumunung luwih adoh saka driver. Wektu munggah paling gedhe kacathet 1.14 ns karo driver dumunung ing siji mburi bis (U1) lan panrima ing mburi liyane (U10).

Panjang Stub
Dawane rintisan sing luwih dawa ora mung nambah wektu penerbangan saka driver menyang panrima, nanging uga nyebabake kapasitansi beban sing luwih gedhe, sing nyebabake bayangan luwih gedhe.

Efek Nambah Dawa Rintisan (Driver ing U1, Receiver ing U10)
Tokoh iki mbandhingake VID ing U10 nalika dawa rintisan tambah saka siji inch kanggo rong inci lan driver ing U1.

Penghentian Stub
Sampeyan kudu cocog impedansi driver kanggo impedansi karakteristik rintisan. Nempatake resistor terminasi seri RS ing output driver nyuda efek saluran transmisi sing saleh sing disebabake dening stub dawa lan tingkat pinggiran cepet. Kajaba iku, RS bisa diganti kanggo attenuate VID kanggo ketemu specification saka panrima.

Pengaruh Penghentian Rintisan (Driver ing U1, Panrima ing U2 lan U10)
Angka iki mbandhingake VID ing U2 lan U10 nalika U1 ngirim.

Driver Slew Rate
Tingkat mateni cepet mbantu nambah wektu munggah, utamané ing panrima paling adoh saka driver. Nanging, tingkat mateni sing luwih cepet uga nggedhekake dering amarga refleksi.

Efek saka Driver Edge Rate (Driver ing U1, Receiver ing U2 lan U10)
Angka iki nuduhake efek tingkat mateni driver. A comparison digawe antarane kacepetan matèni alon lan cepet karo kekuatan drive 12 mA. Pembalap ing U1 lan gelombang diferensial ing U2 lan U10 diteliti.

Kinerja Sistem Sakabèhé

Tingkat data paling dhuwur sing didhukung dening BLVDS multipoint ditemtokake kanthi ndeleng diagram mata panrima paling adoh saka pembalap. Ing lokasi iki, sinyal sing dikirim nduweni tingkat pinggiran sing paling alon lan mengaruhi bukaan mata. Sanajan kualitas sinyal sing ditampa lan target wates swara gumantung ing aplikasi, luwih akeh mbukak mripat, luwih apik. Nanging, sampeyan uga kudu mriksa panrima sing paling cedhak karo driver, amarga efek saluran transmisi cenderung luwih elek yen panrima dumunung luwih cedhak karo driver.
Gambar 23. Diagram Mripat ing 400 Mbps (Driver ing U1, Receiver ing U2 lan U10)
Angka iki nggambarake diagram mata ing U2 (kurva abang) lan U10 (kurva biru) kanggo tingkat data ing 400 Mbps. Jitter acak saka interval unit 1% dianggep ing simulasi. Pembalap ana ing U1 kanthi kekuwatan saiki standar lan setelan tingkat mateni. Bus kasebut diisi kanthi paling optimal RT = 50 Ω. Bukaan mripat sing paling cilik ana ing U10, sing paling adoh saka U1. Dhuwur mripat sampmimpin ing interval 0.5 unit punika 692 mV lan 543 mV kanggo U2 lan U10, mungguh. Ana wates gangguan substansial babagan VTH = ± 100 mV kanggo loro kasus kasebut.

Riwayat Revisi Dokumen kanggo AN 522: Ngleksanakake Antarmuka Bus LVDS ing Keluarga Piranti Intel FPGA sing Didhukung

Dokumen / Sumber Daya

intel AN 522 Ngleksanakake Antarmuka Bus LVDS ing Keluarga Piranti FPGA sing Didhukung [pdf] Pandhuan pangguna AN 522 Ngleksanakake Antarmuka LVDS Bus ing Keluarga Piranti FPGA sing Didhukung, AN 522, Ngleksanakake Antarmuka LVDS Bus ing Keluarga Piranti FPGA sing Didhukung, Antarmuka ing Keluarga Piranti FPGA sing Didhukung, Keluarga Piranti FPGA

Referensi

• Manual pangguna