интел АН 522 имплементација ЛВДС интерфејса магистрале у подржане породице ФПГА уређаја

Сабирница ЛВДС (БЛВДС) проширује могућност ЛВДС комуникације тачка-тачка на конфигурацију са више тачака. Мултипоинт БЛВДС нуди ефикасно решење за апликације на задњој плочи са више тачака.

Подршка за имплементацију БЛВДС-а у Интел ФПГА уређајима

Можете имплементирати БЛВДС интерфејсе у ове Интел уређаје користећи наведене И/О стандарде.

Напомена:
Програмабилне карактеристике снаге погона и брзине успорења у овим уређајима вам омогућавају да прилагодите свој систем са више тачака за максималне перформансе. Да бисте одредили максималну подржану брзину преноса података, извршите симулацију или мерење на основу вашег специфичног подешавања система и апликације.
БЛВДС Оверview на страни 4
БЛВДС технологија у Интел уређајима на страници 6
БЛВДС Потрошња енергије на страни 9
БЛВДС Десигн Екample na strani 10
Анализа учинка на страни 17
Историја ревизија документа за АН 522: Имплементација ЛВДС интерфејса магистрале у подржаним породицама Интел ФПГА уређаја на страни 25
Повезане информације
И/О стандарди за БЛВДС интерфејс у ​​Интел ФПГА уређајима на страници 7

БЛВДС Оверview

Типичан БЛВДС систем са више тачака састоји се од већег броја парова предајника и пријемника (примопредајника) који су повезани на магистралу.
Мултипоинт БЛВДСКонфигурација на претходној слици обезбеђује двосмерну полудуплексну комуникацију док минимизира густину интерконекције. Сваки примопредајник може преузети улогу предајника, при чему преостали примопредајници делују као пријемници (само један предајник може бити активан истовремено). Контрола саобраћаја магистрале, било путем протокола или хардверског решења, обично је потребна да би се избегла свађа између возача на магистрали. На перформансе БЛВДС-а са више тачака у великој мери утиче капацитивно оптерећење и завршетак на магистрали.
Разматрање дизајна
Добар дизајн са више тачака мора узети у обзир капацитивно оптерећење и завршетак на магистрали да би се постигао бољи интегритет сигнала. Капацитивност оптерећења можете минимизирати одабиром примопредајника са ниским капацитетом пинова, конектора са ниским капацитетом и задржавањем кратког стуба. Једно од разматрања при пројектовању БЛВДС са више тачака је ефективна диференцијална импеданса потпуно напуњене магистрале, која се назива ефективна импеданса, и кашњење ширења кроз магистралу. Остала разматрања у вези са дизајном БЛВДС са више тачака укључују безбедно подметање, тип конектора и пин-оут, распоред трагова ПЦБ магистрале и спецификације брзине ивице драјвера.
Ефективна импеданса
Ефективна импеданса зависи од карактеристичне импедансе Зо и капацитивног оптерећења магистрале. Конектори, стуб на прикључној картици, паковање и улазни капацитет пријемника доприносе капацитивном оптерећењу, што смањује ефективну импедансу магистрале.
Једначина 1. Једначина ефективне диференцијалне импедансе
Користите ову једначину за апроксимацију ефективне диференцијалне импедансе оптерећене магистрале (Зефф).где:

• Здифф (Ω) ≈ 2 × Зо = диференцијална карактеристична импеданса магистрале
•  Цо (пФ/инч) = карактеристични капацитет по јединици дужине магистрале
• ЦЛ (пФ) = капацитивност сваког оптерећења
•  Н = број терета у аутобусу
•  Х (инч) = д × Н = укупна дужина сабирнице
•  д (инч) = размак између сваке прикључне картице
•  Цд (пФ/инч) = ЦЛ/д = распоређени капацитет по јединици дужине преко магистрале

Повећање капацитета оптерећења или ближи размак између прикључних картица смањује ефективну импеданцију. Да бисте оптимизовали перформансе система, важно је одабрати примопредајник и конектор ниске капацитивности. Нека дужина сваког стуба пријемника између конектора и И/О пина примопредајника буде што је могуће краћа.
Нормализована ефективна импеданса у односу на Цд/Цо
Ова слика показује ефекте дистрибуиране капацитивности на нормализовану ефективну импедансу.Завршетак је потребан на сваком крају магистрале, док подаци теку у оба смера. Да бисте смањили рефлексију и звоњење на магистрали, морате ускладити завршни отпорник са ефективном импедансом. За систем са Цд/Цо = 3, ефективна импеданса је 0.5 пута већа од Здифф. Са двоструким завршецима на аутобусу, возач види еквивалентно оптерећење од 0.25 пута Здифф; и на тај начин смањује замах сигнала и маргину диференцијалног шума преко улаза пријемника (ако се користи стандардни ЛВДС драјвер). БЛВДС драјвер решава овај проблем повећањем струје погона да би се постигла слична волtagе замахнути на улазима пријемника.
Пропагатион Делаи
Кашњење ширења (тПД = Зо × Цо) је временско кашњење кроз далековод по јединици дужине. Зависи од карактеристичне импедансе и карактеристике
капацитет аутобуса.
Ефективно кашњење ширења
За напуњену магистралу, можете израчунати ефективно кашњење ширења помоћу ове једначине. Можете израчунати време за ширење сигнала од драјвера А до пријемника Б као тПДЕФФ × дужина линије између драјвера А и пријемника Б.

БЛВДС технологија у Интел уређајима

У подржаним Интел уређајима, БЛВДС интерфејс је подржан у свим редовима или колонама И/банкама које се напајају ВЦЦИО од 1.8 В (Интел Арриа 10 и Интел Цицлоне 10 ГКС уређаји) или 2.5 В (други подржани уређаји). У овим И/О банкама, интерфејс је подржан на диференцијалним И/О пиновима, али не и на наменским улазним или излазним пиновима такта. Међутим, у уређајима Интел Арриа 10 и Интел Цицлоне 10 ГКС, БЛВДС интерфејс је подржан на наменским пиновима сата који се користе као општи И/О.

•  БЛВДС предајник користи два једнострана излазна бафера са другим излазним бафером који је програмиран као инвертован.
•  БЛВДС пријемник користи наменски ЛВДС улазни бафер.

БЛВДС И/О бафери у подржаним уређајимаКористите различите улазне или излазне бафере у зависности од типа апликације:

• Мултидроп апликација—користите улазни или излазни бафер у зависности од тога да ли је уређај намењен за рад драјвера или пријемника.
• Вишетачка апликација—излазни бафер и улазни бафер деле исте И/О пинове. Потребан вам је сигнал за омогућавање излаза (ое) за троструко стање ЛВДС излазног бафера када не шаље сигнале.
•  Не омогућавајте завршетак серије на чипу (РС ОЦТ) за излазни бафер.
• Користите екстерне отпорнике на излазним баферима да бисте обезбедили подударање импедансе са прикључком на прикључној картици.
• Не омогућавајте диференцијални завршетак на чипу (РД ОЦТ) за диференцијални улазни бафер јер се завршетак магистрале обично спроводи коришћењем спољних завршних отпорника на оба краја магистрале.

И/О стандарди за БЛВДС интерфејс у ​​Интел ФПГА уређајима
Можете имплементирати БЛВДС интерфејс користећи релевантне И/О стандарде и тренутне захтеве снаге за подржане Интел уређаје.
Подршка за И/О стандард и функције за БЛВДС интерфејс у ​​подржаним Интел уређајима

1.  ДИФФИО_ТКС пин не подржава праве ЛВДС диференцијалне пријемнике.

За више информација погледајте одговарајућу документацију уређаја као што је наведено у одељку повезаних информација:

• За информације о додељивању пинова, погледајте пин-оут уређаја files.
• За карактеристике И/О стандарда, погледајте поглавље У/И приручника за уређај.
•  За електричне спецификације погледајте технички лист уређаја или документ са карактеристикама ДЦ и прекидача.

Повезане информације

•  Интел Стратик 10 Пин-Оут Files
•  Стратик В Пин-Оут Files
• Стратик ИВ Пин-Оут Files
•  Стратик ИИИ Девице Пин-Оут Files
•  Пин-оут уређаја Интел Арриа 10 Files
•  Пин-Оут уређаја Арриа В Files
•  Арриа ИИ ГКС Девице Пин-Оут Files
• Пин-Оут уређаја Интел Цицлоне 10 ГКС Files
• Пин-Оут уређаја Интел Цицлоне 10 ЛП Files
• Пин-Оут уређаја Цицлоне В Files
•  Пин-Оут уређаја Цицлоне ИВ Files
• Пин-Оут уређаја Цицлоне ИИИ Files
• Интел МАКС 10 Девице Пин-Оут Files
• Упутство за употребу за Интел Стратик 10 опште намене И/О
•  И/О карактеристике у Стратик В уређајима
•  И/О карактеристике у уређају Стратик ИВ
•  У/И карактеристике уређаја Стратик ИИИ
• И/О карактеристике у Стратик В уређајима
•  И/О карактеристике у уређају Стратик ИВ
•  У/И карактеристике уређаја Стратик ИИИ
•  И/О и Хигх Спеед И/О у Интел Арриа 10 уређајима
•  И/О карактеристике у Арриа В уређајима
• И/О карактеристике у Арриа ИИ уређајима
•  У/И и У/И велике брзине у Интел Цицлоне 10 ГКС уређајима
•  И/О и Хигх Спеед И/О у Интел Цицлоне 10 ЛП уређајима
• И/О карактеристике у Цицлоне В уређајима
• И/О карактеристике у Цицлоне ИВ уређајима
•  И/О карактеристике у породици Цицлоне ИИИ уређаја
• Интел МАКС 10 Генерал Пурпосе И/О Корисничко упутство
•  Датасхеет за Интел Стратик 10 уређај
• Технички лист уређаја Стратик В
•  ДЦ и прекидачке карактеристике за Стратик ИВ уређаје
•  Стратик ИИИ Технички лист уређаја: ДЦ и прекидачке карактеристике
•  Датасхеет за Интел Арриа 10 уређај
•  Лист са подацима о уређају Арриа В
• Технички лист уређаја за Арриа ИИ уређаје
• Датасхеет за Интел Цицлоне 10 ГКС уређај
•  Датасхеет за Интел Цицлоне 10 ЛП уређај
•  Подаци о уређају Цицлоне В
•  Подаци о уређају Цицлоне ИВ
• Подаци о уређају Цицлоне ИИИ
• Датасхеет за Интел МАКС 10 уређај

БЛВДС Потрошња енергије

• Пре имплементације вашег дизајна у уређај, користите ЕПЕ заснован на Екцел-у за подржани уређај који користите да бисте добили процењену величину БЛВДС И/О потрошње енергије.
•  За улазне и двосмерне пинове, БЛВДС улазни бафер је увек омогућен. БЛВДС улазни бафер троши енергију ако постоји активност пребацивања на магистрали (нпрampда, други примопредајници шаљу и примају податке, али Цицлоне ИИИ уређај није предвиђени прималац).
•  Ако користите БЛВДС као улазни бафер у мултидроп или као двосмерни бафер у апликацијама са више тачака, Интел препоручује да унесете брзину пребацивања која укључује све активности на магистрали, а не само активности намењене улазном баферу БЛВДС Интел уређаја.

Exampле оф БЛВДС И/О Дата Ентри у ЕПЕ
Ова слика приказује БЛВДС И/О унос у Цицлоне ИИИ ЕПЕ. Да бисте изабрали И/О стандарде у ЕПЕ других подржаних Интел уређаја, погледајте повезане информације.Интел препоручује да користите Интел Куартус Приме Повер Анализер Тоол да извршите прецизну БЛВДС И/О анализу снаге након што завршите свој дизајн. Алат за анализу снаге процењује снагу на основу специфичности дизајна након завршетка постављања и руте. Алат за анализу снаге примењује комбинацију активности сигнала које је унео корисник, изведене симулацијом и процењене активности које, у комбинацији са детаљним моделима кола, дају веома прецизне процене снаге.
Повезане информације

• Поглавље Анализа напајања, приручник за Интел Куартус Приме Про Едитион
  Пружа више информација о алату Интел Куартус Приме Про Едитион Повер Анализер за породице уређаја Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС.
• Поглавље Анализа напајања, приручник за Интел Куартус Приме Стандард Едитион
  Пружа више информација о алатки Интел Куартус Приме Стандард Едитион Повер Анализер за Стратик В, Стратик ИВ, Стратик ИИИ, Арриа В, Арриа ИИ, Интел Цицлоне 10 ЛП, Цицлоне В, Цицлоне ИВ, Цицлоне ИИИ ЛС, Цицлоне ИИИ и Интел МАКСИМАЛНО 10 породица уређаја.
• Страница Рани процењивачи снаге (ЕПЕ) и анализатор снаге
  Пружа више информација о ЕПЕ и алату Интел Куартус Приме Повер Анализер.
• Имплементација ЛВДС интерфејса магистрале у подржане породице Интел ФПГА уређаја на страници 3
  Наводи И/О стандарде које треба изабрати у ЕПЕ за процену потрошње енергије БЛВДС.

БЛВДС Десигн Екample
Дизајн прampЛе показује како да инстанцирате БЛВДС И/О бафер на подржаним уређајима са релевантним И/О језграма опште намене (ГПИО) у софтверу Интел Куартус Приме.

•  Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС уређаји—користе ГПИО Интел ФПГА ИП језгро.
•  Интел МАКС 10 уређаји—користите ГПИО Лите Интел ФПГА ИП језгро.
•  Сви остали подржани уређаји—користите АЛТИОБУФ ИП језгро.

Можете преузети дизајн прampле са везе у сродним информацијама. За инстанцу БЛВДС И/О бафера, Интел препоручује следеће ставке:

•  Имплементирајте ГПИО ИП језгро у двосмерном режиму са укљученим диференцијалним режимом.
•  Доделите И/О стандард двосмерним пиновима:
•  БЛВДС—Интел Цицлоне 10 ЛП, Цицлоне ИВ, Цицлоне ИИИ и Интел МАКС 10 уређаји.
•  Диференцијални ССТЛ-2 класа И или класа ИИ—Стратик В, Стратик ИВ, Стратик ИИИ, Арриа В, Арриа ИИ и Цицлоне В уређаји.
• Диференцијални ССТЛ-18 класа И или класа ИИ—Интел Стратик 10, Интел Арриа 10 и Интел Цицлоне 10 ГКС уређаји.

Рад улазних или излазних бафера током операција писања и читања

• Ое порт прима ое сигнал из језгра уређаја да би омогућио или онемогућио једностране излазне бафере.
•  Одржавајте низак ое сигнал да бисте у три стања поставили излазне бафере током операције читања.
•  Функција И капије је да спречи да се емитовани сигнал врати назад у језгро уређаја. Диференцијални улазни бафер је увек омогућен.

Повезане информације

•  Упутство за употребу за И/О бафер (АЛТИОБУФ) ИП Цоре
•  Упутство за употребу ГПИО ИП Цоре
•  Водичи за имплементацију Интел МАКС 10 И/О
• Увод у Интел ФПГА ИП језгра
• Десигн Екampлес за АН 522

Обезбеђује Интел Куартус Приме дизајн екampкоје се користе у овој напомени о апликацији.
Десигн Екampле Смернице за Интел Стратик 10 уређаје
Ови кораци су применљиви само на Интел Стратик 10 уређаје. Уверите се да користите ГПИО Интел ФПГА ИП језгро.

1. Направите ГПИО Интел ФПГА ИП језгро које може да подржи двосмерни улазни и излазни бафер:
   • а. Инстанцирајте ГПИО Интел ФПГА ИП језгро.
   • б. У Смеру података изаберите Бидир.
   • ц. У ширини података унесите 1.
   • д. Укључите Користи диференцијални бафер.
   • е. У режиму регистрације, изаберите ниједну.
2. Повежите модуле и улазне и излазне портове као што је приказано на следећој слици:
   Повезивање улазних и излазних портова прampле за Интел Стратик 10 уређаје
3. У уређивачу доделе доделите релевантни И/О стандард као што је приказано на следећој слици. Такође можете подесити опције тренутне јачине и брзине кретања. Иначе, софтвер Интел Куартус Приме претпоставља подразумевана подешавања.
   БЛВДС И/О Ассигнмент у Интел Куартус Приме Ассигнмент Едитору за Интел Стратик 10 уређаје
4. Саставите и извршите функционалну симулацију помоћу софтвера МоделСим* – Интел ФПГА Едитион.

Повезане информације

• МоделСим – Интел ФПГА Едитион софтверска подршка
  Пружа више информација о софтверу МоделСим – Интел ФПГА Едитион и садржи различите везе до тема као што су инсталација, употреба и решавање проблема.
• И/О стандарди за БЛВДС интерфејс у ​​Интел ФПГА уређајима на страници 7
  Наводи пинове и И/О стандарде које можете ручно доделити подржаним Интел ФПГА уређајима за БЛВДС апликације.
• Десигн Екampлес за АН 522
  Обезбеђује Интел Куартус Приме дизајн екampкоје се користе у овој напомени о апликацији.

Десигн Екampле Смернице за Интел Арриа 10 уређаје
Ови кораци су применљиви само на Интел Арриа 10 уређаје који користе Интел Куартус Приме Стандард Едитион. Уверите се да користите ГПИО Интел ФПГА ИП језгро.

1. Отворите СтратикВ_блвдс.кар file за увоз Стратик В дизајна екampу софтвер Интел Куартус Приме Стандард Едитион.
2. Мигрирајте дизајн прampда користите ГПИО Интел ФПГА ИП језгро:
   • а. У менију изаберите Пројецт ➤ Упграде ИП Цомпонентс.
   • б. Двапут кликните на ентитет „АЛИОБУФ“.
     Појављује се прозор МегаВизард Плуг-Ин Манагер за АЛТИОБУФ ИП језгро.
   • ц. Искључите Матцх пројекат/подразумевано.
   • д. У породици тренутно изабраних уређаја изаберите Арриа 10.
   • е. Кликните на Заврши, а затим поново на Заврши.
   • ф. У дијалогу који се појави кликните на ОК.
     Софтвер Интел Куартус Приме Про Едитион обавља процес миграције и затим приказује уређивач ГПИО ИП параметара.
3. Конфигуришите ГПИО Интел ФПГА ИП језгро да подржава двосмерни улазни и излазни бафер:
   • а. У Смеру података изаберите Бидир.
   • б. У ширини података унесите 1.
   • ц. Укључите Користи диференцијални бафер.
   • д. Кликните на Заврши и генеришите ИП језгро.
4. Повежите модуле и улазне и излазне портове као што је приказано на следећој слици:
   Повезивање улазних и излазних портова прampле за Интел Арриа 10 уређаје
5. У уређивачу доделе доделите релевантни И/О стандард као што је приказано на следећој слици. Такође можете подесити опције тренутне јачине и брзине кретања. У супротном, софтвер Интел Куартус Приме Стандард Едитион претпоставља подразумеване поставке за Интел Арриа 10 уређаје — Диференцијални ССТЛ-18 И/О стандард класе И или класе ИИ.
   БЛВДС И/О Ассигнмент у Интел Куартус Приме Ассигнмент Едитору за Интел Арриа 10 уређајеНапомена:
   За Интел Арриа 10 уређаје, можете ручно да доделите и п и н локације пинова за ЛВДС пинове помоћу уређивача доделе.
6. Саставите и извршите функционалну симулацију помоћу софтвера МоделСим – Интел ФПГА Едитион.

Повезане информације

• МоделСим – Интел ФПГА Едитион софтверска подршка
  Пружа више информација о софтверу МоделСим – Интел ФПГА Едитион и садржи различите везе до тема као што су инсталација, употреба и решавање проблема.
• И/О стандарди за БЛВДС интерфејс у ​​Интел ФПГА уређајима на страници 7
  Наводи пинове и И/О стандарде које можете ручно доделити подржаним Интел ФПГА уређајима за БЛВДС апликације.
• Десигн Екampлес за АН 522
  Обезбеђује Интел Куартус Приме дизајн екampкоје се користе у овој напомени о апликацији.

Десигн Екampле Смернице за Интел МАКС 10 уређаје
Ови кораци су применљиви само на Интел МАКС 10 уређаје. Уверите се да користите ГПИО Лите Интел ФПГА ИП језгро.

1. Направите ГПИО Лите Интел ФПГА ИП језгро које може да подржи двосмерни улазни и излазни бафер:
   • а. Инстанцирајте ГПИО Лите Интел ФПГА ИП језгро.
   • б. У Смеру података изаберите Бидир.
   • ц. У ширини података унесите 1.
   • д. Укључите Користи псеудо диференцијални бафер.
   • е. У режиму регистрације изаберите Заобиђи.
2. Повежите модуле и улазне и излазне портове као што је приказано на следећој слици:
    Повезивање улазних и излазних портова прampле за Интел МАКС 10 уређаје
3. У уређивачу доделе доделите релевантни И/О стандард као што је приказано на следећој слици. Такође можете подесити опције тренутне јачине и брзине кретања. Иначе, софтвер Интел Куартус Приме претпоставља подразумевана подешавања.
   БЛВДС И/О Ассигнмент у Интел Куартус Приме Ассигнмент Едитору за Интел МАКС 10 уређаје
4. Саставите и извршите функционалну симулацију помоћу софтвера МоделСим – Интел ФПГА Едитион.

Повезане информације

• МоделСим – Интел ФПГА Едитион софтверска подршка
  Пружа више информација о софтверу МоделСим – Интел ФПГА Едитион и садржи различите везе до тема као што су инсталација, употреба и решавање проблема.
• И/О стандарди за БЛВДС интерфејс у ​​Интел ФПГА уређајима на страници 7
  Наводи пинове и И/О стандарде које можете ручно доделити подржаним Интел ФПГА уређајима за БЛВДС апликације.
• Десигн Екampлес за АН 522
  Обезбеђује Интел Куартус Приме дизајн екampкоје се користе у овој напомени о апликацији.

Десигн Екampле Смернице за све подржане уређаје осим Интел Арриа 10, Интел Цицлоне 10 ГКС и Интел МАКС 10

Ови кораци су применљиви на све подржане уређаје осим Интел Арриа 10, Интел Цицлоне 10 ГКС и Интел МАКС 10. Уверите се да користите АЛТИОБУФ ИП језгро.

1.  Направите АЛТИОБУФ ИП језгро које може да подржи двосмерни улазни и излазни бафер:
   • а. Инстанцирајте АЛТИОБУФ ИП језгро.
   • б. Конфигуришите модул као двосмерни бафер.
   • ц. У Колики је број бафера за инстанцирање, унесите 1.
   • д. Укључите Користи диференцијални режим.
2. Повежите модуле и улазне и излазне портове као што је приказано на следећој слици:
    Повезивање улазних и излазних портова прampле за све подржане уређаје осим уређаја Интел Арриа 10, Интел Цицлоне 10 ГКС и Интел МАКС 10
3. У уређивачу задатка доделите релевантни И/О стандард као што је приказано на следећој слици према вашем уређају. Такође можете подесити опције тренутне јачине и брзине кретања. Иначе, софтвер Интел Куартус Приме претпоставља подразумевана подешавања.
   • Интел Цицлоне 10 ЛП, Цицлоне ИВ, Цицлоне ИИИ и Цицлоне ИИИ ЛС уређаји—БЛВДС И/О стандард на двосмерне п и н пинове као што је приказано на следећој слици.
   • Стратик В, Стратик ИВ, Стратик ИИИ, Арриа В, Арриа ИИ и Цицлоне В уређаји—Диференцијални ССТЛ-2 И/О стандард класе И или класе ИИ.
     БЛВДС И/О Ассигнмент у Интел Куартус Приме Ассигнмент Едитор-уНапомена: Можете ручно да доделите и п и н пин локације за сваки подржани уређај помоћу уређивача доделе. За подржане уређаје и пинове које можете ручно доделити погледајте повезане информације.
4. Саставите и извршите функционалну симулацију помоћу софтвера МоделСим – Интел ФПГА Едитион.

Exampле од резултата функционалне симулације
Када се потврди ое сигнал, БЛВДС је у режиму рада за писање. Када се ое сигнал поништи, БЛВДС је у режиму рада за читање.Напомена:
За симулацију користећи Верилог ХДЛ, можете користити блвдс_тб.в тестбенцх, који је укључен у одговарајући дизајн нпр.ampле.
Повезане информације

• МоделСим – Интел ФПГА Едитион софтверска подршка
  Пружа више информација о софтверу МоделСим – Интел ФПГА Едитион и садржи различите везе до тема као што су инсталација, употреба и решавање проблема.
• И/О стандарди за БЛВДС интерфејс у ​​Интел ФПГА уређајима на страници 7
  Наводи пинове и И/О стандарде које можете ручно доделити подржаним Интел ФПГА уређајима за БЛВДС апликације.
• Десигн Екampлес за АН 522
  Обезбеђује Интел Куартус Приме дизајн екampкоје се користе у овој напомени о апликацији.

Анализа учинка

Анализа перформанси БЛВДС са више тачака показује утицај завршетка магистрале, оптерећења, карактеристике драјвера и пријемника и локацију пријемника од драјвера на систему. Можете користити приложени БЛВДС дизајн нпрampлес за анализу перформанси апликације са више тачака:

•  Цицлоне ИИИ БЛВДС десигн екampле—овај дизајн прampле је применљиво на све подржане серије уређаја Стратик, Арриа и Цицлоне. За породицу уређаја Интел Арриа 10 или Интел Цицлоне 10 ГКС, потребно је да мигрирате дизајн пр.ampпрво до одговарајуће породице уређаја пре него што можете да је користите.
• Интел МАКС 10 БЛВДС дизајн екampле—овај дизајн прampле је применљиво на фамилију уређаја Интел МАКС 10.
• Интел Стратик 10 БЛВДС дизајн екampле—овај дизајн прampлекција је применљива на породицу уређаја Интел Стратик 10.

Напомена:
Анализа перформанси БЛВДС-а са више тачака у овом одељку заснована је на симулацији модела Цицлоне ИИИ БЛВДС спецификације улазно/излазних информација бафера (ИБИС) у ХиперЛинк*.
Интел препоручује да користите ове Интел ИБИС моделе за симулацију:

• Стратик ИИИ, Стратик ИВ и Стратик В уређаји – Дифферентиал ССТЛ-2 ИБИС модел специфичан за уређај
• Интел Стратик 10, Интел Арриа 10(2) и Интел Цицлоне 10 ГКС уређаји:
  •  Излазни бафер—Диференцијални ССТЛ-18 ИБИС модел
  • Улазни бафер—ЛВДС ИБИС модел

Повезане информације

• Страница модела Интел ФПГА ИБИС
  Омогућава преузимања модела Интел ФПГА уређаја.
•  Десигн Екampлес за АН 522
  Обезбеђује Интел Куартус Приме дизајн екampкоје се користе у овој напомени о апликацији.

Подешавање система

 Мултипоинт БЛВДС са Цицлоне ИИИ БЛВДС примопредајницима
Ова слика приказује шему топологије са више тачака са десет Цицлоне ИИИ БЛВДС примопредајника (названих У1 до У10).Претпоставља се да аутобуски далековод има следеће карактеристике:

•  Тракаста линија
•  Карактеристична импеданса од 50 Ω
• Карактеристичан капацитет од 3.6 пФ по инчу
•  Дужина од 10 инча
• Интел Арриа 10 ИБИС модели су прелиминарни и нису доступни на Интел ИБИС моделу web страна. Ако су вам потребни ови прелиминарни Интел Арриа 10 ИБИС модели, контактирајте Интел.
• Диференцијална карактеристична импеданса магистрале од приближно 100 Ω
•  Размак између сваког примопредајника од 1 инча
• Сабирница је завршена на оба краја завршним отпорником РТ

• Подразумевана снага погона од 12 мА
• Подразумевана подешавања спорог успоравања
• Капацитивност пинова сваког примопредајника од 6 пФ
•  Стуб на сваком БЛВДС примопредајнику је микротрака од 1 инча са карактеристичном импедансом од 50 Ω и карактеристичним капацитетом од 3 пФ по инчу
•  Капацитет везе (конектор, јастучић и преко у ПЦБ-у) сваког примопредајника са магистралом се претпоставља да је 2 пФ
• Укупни капацитет сваког оптерећења је приближно 11 пФ

За размак оптерећења од 1 инча, распоређени капацитет је једнак 11 пФ по инчу. За смањење рефлексије изазване стубовима, као и за смањење сигнала који излазе
драјвер, отпорник РС који одговара импеданси од 50 Ω се поставља на излаз сваког примопредајника.

Аутобусни терминал
Ефективна импеданса потпуно оптерећене магистрале је 52 Ω ако замените карактеристични капацитет магистрале и дистрибуирани капацитет по јединици дужине подешавања у ефективну једначину диференцијалне импедансе. За оптималан интегритет сигнала, морате ускладити РТ са 52 Ω. Следеће слике показују ефекте усклађеног, под- и прекомерног завршетка на диференцијални таласни облик (ВИД) на улазним пиновима пријемника. Брзина преноса података је 100 Мбпс. На овим сликама, недовољно затварање (РТ = 25 Ω) доводи до рефлексије и значајног смањења маргине шума. У неким случајевима, под терминацијом чак прелази и праг пријемника (ВТХ = ±100 мВ). Када се РТ промени на 50 Ω, постоји значајна маргина шума у ​​односу на ВТХ и рефлексија је занемарљива.

Ефекат прекида сабирнице (возач у У1, пријемник у У2)
На овој слици, У1 делује као предајник, а У2 до У10 су пријемници.

Ефекат прекида сабирнице (возач у У1, пријемник у У10)
На овој слици, У1 делује као предајник, а У2 до У10 су пријемници.

Ефекат прекида сабирнице (возач у У5, пријемник у У6)
На овој слици, У5 је предајник, а остали су пријемници.

Ефекат прекида сабирнице (возач у У5, пријемник у У10)
На овој слици, У5 је предајник, а остали су пријемници.Релативни положај возача и пријемника на магистрали такође утиче на квалитет примљеног сигнала. Пријемник најближи возачу доживљава најгори ефекат далековода јер је на овој локацији брзина ивице најбржа. Ово се погоршава када се возач налази у средини аутобуса.
Фор екampупоредите слику 16 на страни 20 и слику 18 на страни 21. ВИД на пријемнику У6 (драјвер на У5) показује јаче звоно од оног на пријемнику У2 (драјвер на У1). С друге стране, брзина ивица је успорена када се пријемник налази даље од драјвера. Највеће забележено време пораста је 1.14 нс са драјвером који се налази на једном крају магистрале (У1), а пријемником на другом крају (У10).

Стуб Ленгтх
Већа дужина стуба не само да повећава време лета од возача до пријемника, већ и доводи до већег капацитета оптерећења, што узрокује већу рефлексију.

Ефекат повећања дужине стуба (драјвер у У1, пријемник у У10)
Ова цифра упоређује ВИД на У10 када се дужина стуба повећа са једног инча на два инча и возач је на У1.

Стуб Терминатион
Морате ускладити импедансу драјвера са карактеристичном импедансом стуба. Постављање серијског завршног отпорника РС на излаз драјвера у великој мери смањује негативан ефекат далековода узрокован дугим стубом и брзим ивицама. Поред тога, РС се може променити да би се пригушио ВИД да би задовољио спецификацију пријемника.

Ефекат прекидања стуба (драјвер у У1, пријемник у У2 и У10)
Ова слика упоређује ВИД на У2 и У10 када У1 емитује.

Стопа окретања возача
Брза брзина успоравања помаже да се побољша време пораста, посебно на пријемнику који је најудаљенији од возача. Међутим, већа брзина успорења такође повећава звоњење услед рефлексије.

Ефекат брзине ивице возача (драјвер у У1, пријемник у У2 и У10)
Ова слика приказује ефекат брзине успоравања возача. Направљено је поређење између спорог и брзог напона са снагом погона од 12 мА. Драјвер је на У1 и испитују се диференцијални таласни облици на У2 и У10.

Укупне перформансе система

Највећа брзина преноса података коју подржава БЛВДС са више тачака одређује се гледањем дијаграма ока најудаљенијег пријемника од возача. На овој локацији, емитовани сигнал има најспорију брзину ивица и утиче на отварање ока. Иако квалитет примљеног сигнала и циљ маргине шума зависе од апликација, што је шири отвор за очи, то боље. Међутим, такође морате проверити пријемник који је најближи возачу, јер ефекти далековода имају тенденцију да буду гори ако се пријемник налази ближе возачу.
Слика 23. Очни дијаграм при 400 Мбпс (драјвер у У1, пријемник у У2 и У10)
Ова слика илуструје дијаграме очију на У2 (црвена крива) и У10 (плава крива) за брзину преноса података од 400 Мбпс. У симулацији се претпоставља насумично подрхтавање од 1% јединичног интервала. Драјвер је на У1 са подразумеваним подешавањима јачине струје и брзине успоравања. Сабирница је потпуно оптерећена са оптималним РТ = 50 Ω. Најмањи отвор за очи је на У10, који је најдаље од У1. Висина ока сampЛЕД у интервалу од 0.5 јединица је 692 мВ и 543 мВ за У2 и У10, респективно. Постоји значајна маргина шума у ​​односу на ВТХ = ±100 мВ за оба случаја.

Историја ревизије документа за АН 522: Имплементација ЛВДС интерфејса магистрале у подржаним породицама Интел ФПГА уређаја

Документи / Ресурси

интел АН 522 имплементација ЛВДС интерфејса магистрале у подржане породице ФПГА уређаја [пдф] Упутство за кориснике АН 522 Имплементација Бус ЛВДС интерфејса у подржаним породицама ФПГА уређаја, АН 522, Имплементација Бус ЛВДС интерфејса у подржаним породицама ФПГА уређаја, Интерфејс у ​​подржаним породицама ФПГА уређаја, ФПГА породицама уређаја

Референце

• Упутство за употребу