intel AN 522 మద్దతు ఉన్న FPGA పరికర కుటుంబాలలో బస్ LVDS ఇంటర్‌ఫేస్‌ని అమలు చేస్తోంది

బస్ LVDS (BLVDS) LVDS పాయింట్-టు-పాయింట్ కమ్యూనికేషన్ సామర్థ్యాన్ని మల్టీపాయింట్ కాన్ఫిగరేషన్‌కు విస్తరించింది. మల్టీపాయింట్ BLVDS మల్టీపాయింట్ బ్యాక్‌ప్లేన్ అప్లికేషన్‌ల కోసం సమర్థవంతమైన పరిష్కారాన్ని అందిస్తుంది.

Intel FPGA పరికరాలలో BLVDS అమలు మద్దతు

మీరు జాబితా చేయబడిన I/O ప్రమాణాలను ఉపయోగించి ఈ Intel పరికరాలలో BLVDS ఇంటర్‌ఫేస్‌లను అమలు చేయవచ్చు.

గమనిక:
ఈ పరికరాలలో ప్రోగ్రామబుల్ డ్రైవ్ బలం మరియు స్లో రేట్ ఫీచర్‌లు గరిష్ట పనితీరు కోసం మీ మల్టీపాయింట్ సిస్టమ్‌ను అనుకూలీకరించడానికి మిమ్మల్ని అనుమతిస్తాయి. మద్దతు ఉన్న గరిష్ట డేటా రేటును నిర్ణయించడానికి, మీ నిర్దిష్ట సిస్టమ్ సెటప్ మరియు అప్లికేషన్ ఆధారంగా అనుకరణ లేదా కొలతను నిర్వహించండి.
BLVDS ఓవర్view 4వ పేజీలో
పేజీ 6లో ఇంటెల్ పరికరాలలో BLVDS టెక్నాలజీ
9వ పేజీలో BLVDS విద్యుత్ వినియోగం
BLVDS డిజైన్ Exampపేజీ 10 లో le
17వ పేజీలో పనితీరు విశ్లేషణ
AN 522 కోసం డాక్యుమెంట్ రివిజన్ హిస్టరీ: 25వ పేజీలో మద్దతు ఉన్న Intel FPGA పరికర కుటుంబాలలో బస్ LVDS ఇంటర్‌ఫేస్‌ని అమలు చేయడం
సంబంధిత సమాచారం
పేజీ 7లో ఇంటెల్ FPGA పరికరాలలో BLVDS ఇంటర్‌ఫేస్ కోసం I/O ప్రమాణాలు

BLVDS ఓవర్view

సాధారణ మల్టీపాయింట్ BLVDS సిస్టమ్ బస్సుకు అనుసంధానించబడిన అనేక ట్రాన్స్‌మిటర్ మరియు రిసీవర్ జతలను (ట్రాన్స్‌సీవర్లు) కలిగి ఉంటుంది.
మల్టీపాయింట్ BLVDSమునుపటి చిత్రంలో ఉన్న కాన్ఫిగరేషన్ ఇంటర్‌కనెక్ట్ సాంద్రతను కనిష్టీకరించేటప్పుడు ద్వి దిశాత్మక సగం-డ్యూప్లెక్స్ కమ్యూనికేషన్‌ను అందిస్తుంది. ఏదైనా ట్రాన్స్‌సీవర్ ట్రాన్స్‌మిటర్ పాత్రను స్వీకరించగలదు, మిగిలిన ట్రాన్స్‌సీవర్‌లు రిసీవర్‌లుగా పనిచేస్తాయి (ఒకేసారి ఒక ట్రాన్స్‌మిటర్ మాత్రమే సక్రియంగా ఉంటుంది). బస్సులో డ్రైవర్ వివాదాన్ని నివారించడానికి ప్రోటోకాల్ లేదా హార్డ్‌వేర్ సొల్యూషన్ ద్వారా బస్సు ట్రాఫిక్ నియంత్రణ సాధారణంగా అవసరం. మల్టీపాయింట్ BLVDS యొక్క పనితీరు బస్సులో కెపాసిటివ్ లోడింగ్ మరియు ముగింపు ద్వారా బాగా ప్రభావితమవుతుంది.
డిజైన్ పరిగణనలు
మంచి మల్టీపాయింట్ డిజైన్ మెరుగైన సిగ్నల్ సమగ్రతను పొందడానికి బస్సులో కెపాసిటివ్ లోడ్ మరియు ముగింపును తప్పనిసరిగా పరిగణించాలి. మీరు తక్కువ పిన్ కెపాసిటెన్స్‌తో ట్రాన్స్‌సీవర్‌ని, తక్కువ కెపాసిటెన్స్‌తో కనెక్టర్‌ను ఎంచుకోవడం ద్వారా మరియు స్టబ్ పొడవును తక్కువగా ఉంచడం ద్వారా లోడ్ కెపాసిటెన్స్‌ను తగ్గించవచ్చు. మల్టీపాయింట్ BLVDS డిజైన్ పరిశీలనలో ఒకటి పూర్తిగా లోడ్ చేయబడిన బస్సు యొక్క ప్రభావవంతమైన అవకలన అవరోధం, దీనిని ఎఫెక్టివ్ ఇంపెడెన్స్‌గా సూచిస్తారు మరియు బస్సు ద్వారా ప్రచారం ఆలస్యం అవుతుంది. ఇతర మల్టీపాయింట్ BLVDS డిజైన్ పరిశీలనలలో ఫెయిల్-సేఫ్ బయాసింగ్, కనెక్టర్ టైప్ మరియు పిన్-అవుట్, PCB బస్ ట్రేస్ లేఅవుట్ మరియు డ్రైవర్ ఎడ్జ్ రేట్ స్పెసిఫికేషన్‌లు ఉన్నాయి.
ఎఫెక్టివ్ ఇంపెడెన్స్
ఎఫెక్టివ్ ఇంపెడెన్స్ బస్ ట్రేస్ క్యారెక్ట్రిక్ ఇంపెడెన్స్ జో మరియు బస్‌లో కెపాసిటివ్ లోడింగ్ మీద ఆధారపడి ఉంటుంది. కనెక్టర్‌లు, ప్లగ్-ఇన్ కార్డ్‌లోని స్టబ్, ప్యాకేజింగ్ మరియు రిసీవర్ ఇన్‌పుట్ కెపాసిటెన్స్ అన్నీ కెపాసిటివ్ లోడింగ్‌కు దోహదపడతాయి, ఇది బస్ ఎఫెక్టివ్ ఇంపెడెన్స్‌ను తగ్గిస్తుంది.
సమీకరణం 1. ఎఫెక్టివ్ డిఫరెన్షియల్ ఇంపెడెన్స్ ఈక్వేషన్
లోడ్ చేయబడిన బస్సు (Zeff) యొక్క ప్రభావవంతమైన అవకలన ఇంపెడెన్స్‌ను అంచనా వేయడానికి ఈ సమీకరణాన్ని ఉపయోగించండి.ఎక్కడ:

• Zdiff (Ω) ≈ 2 × Zo = బస్సు యొక్క అవకలన లక్షణ అవరోధం
•  కో (pF/inch) = బస్సు యొక్క యూనిట్ పొడవుకు లక్షణ కెపాసిటెన్స్
• CL (pF) = ప్రతి లోడ్ యొక్క కెపాసిటెన్స్
•  N = బస్సులో లోడ్‌ల సంఖ్య
•  H (అంగుళాల) = d × N = బస్సు మొత్తం పొడవు
•  d (inch) = ప్రతి ప్లగ్-ఇన్ కార్డ్ మధ్య అంతరం
•  Cd (pF/inch) = CL/d = బస్సు అంతటా యూనిట్ పొడవుకు పంపిణీ చేయబడిన కెపాసిటెన్స్

లోడ్ కెపాసిటెన్స్‌లో పెరుగుదల లేదా ప్లగ్-ఇన్ కార్డ్‌ల మధ్య దగ్గరి అంతరం ప్రభావవంతమైన ఇంపెడెన్స్‌ను తగ్గిస్తుంది. సిస్టమ్ పనితీరును ఆప్టిమైజ్ చేయడానికి, తక్కువ కెపాసిటెన్స్ ట్రాన్స్‌సీవర్ మరియు కనెక్టర్‌ను ఎంచుకోవడం చాలా ముఖ్యం. కనెక్టర్ మరియు ట్రాన్స్‌సీవర్ I/O పిన్ మధ్య ప్రతి రిసీవర్ స్టబ్ పొడవును వీలైనంత తక్కువగా ఉంచండి.
సాధారణీకరించిన ఎఫెక్టివ్ ఇంపెడెన్స్ వర్సెస్ Cd/Co
ఈ సంఖ్య సాధారణీకరించిన ప్రభావవంతమైన ఇంపెడెన్స్‌పై పంపిణీ చేయబడిన కెపాసిటెన్స్ యొక్క ప్రభావాలను చూపుతుంది.డేటా రెండు దిశలలో ప్రవహిస్తున్నప్పుడు, బస్సు యొక్క ప్రతి చివర ముగింపు అవసరం. బస్సులో ప్రతిబింబం మరియు రింగింగ్‌ను తగ్గించడానికి, మీరు తప్పనిసరిగా టర్మినేషన్ రెసిస్టర్‌ను ప్రభావవంతమైన ఇంపెడెన్స్‌కు సరిపోల్చాలి. Cd/Co = 3 ఉన్న సిస్టమ్ కోసం, ప్రభావవంతమైన ఇంపెడెన్స్ Zdiff కంటే 0.5 రెట్లు ఉంటుంది. బస్సులో డబుల్ టెర్మినేషన్‌లతో, డ్రైవర్ Zdiff యొక్క 0.25 రెట్లు సమానమైన లోడ్‌ను చూస్తాడు; అందువలన రిసీవర్ ఇన్‌పుట్‌లలో సిగ్నల్స్ స్వింగ్ మరియు అవకలన నాయిస్ మార్జిన్‌ను తగ్గిస్తుంది (ప్రామాణిక LVDS డ్రైవర్ ఉపయోగించినట్లయితే). BLVDS డ్రైవర్ ఇలాంటి వాల్యూమ్‌ను సాధించడానికి డ్రైవ్ కరెంట్‌ని పెంచడం ద్వారా ఈ సమస్యను పరిష్కరిస్తుందిtagఇ రిసీవర్ ఇన్‌పుట్‌ల వద్ద స్వింగ్.
ప్రచారం ఆలస్యం
ప్రచారం ఆలస్యం (tPD = Zo × Co) అనేది యూనిట్ పొడవుకు ట్రాన్స్‌మిషన్ లైన్ ద్వారా వచ్చే సమయం ఆలస్యం. ఇది లక్షణ అవరోధం మరియు లక్షణంపై ఆధారపడి ఉంటుంది
బస్సు కెపాసిటెన్స్.
ప్రభావవంతమైన ప్రచారం ఆలస్యం
లోడ్ చేయబడిన బస్సు కోసం, మీరు ఈ సమీకరణంతో సమర్థవంతమైన ప్రచారం ఆలస్యాన్ని లెక్కించవచ్చు. డ్రైవర్ A మరియు రిసీవర్ B మధ్య లైన్ యొక్క tPDEFF × పొడవుగా డ్రైవర్ A నుండి రిసీవర్ Bకి సిగ్నల్ ప్రచారం చేయడానికి మీరు సమయాన్ని లెక్కించవచ్చు.

ఇంటెల్ పరికరాలలో BLVDS టెక్నాలజీ

మద్దతు ఉన్న ఇంటెల్ పరికరాలలో, BLVDS ఇంటర్‌ఫేస్‌కు 1.8 V (Intel Arria 10 మరియు Intel Cyclone 10 GX పరికరాలు) లేదా 2.5 V (ఇతర మద్దతు ఉన్న పరికరాలు) VCCIO ద్వారా ఆధారితమైన ఏదైనా అడ్డు వరుస లేదా కాలమ్ I/బ్యాంక్‌లలో మద్దతు ఉంటుంది. ఈ I/O బ్యాంక్‌లలో, ఇంటర్‌ఫేస్ అవకలన I/O పిన్‌లపై మద్దతునిస్తుంది కానీ అంకితమైన క్లాక్ ఇన్‌పుట్ లేదా క్లాక్ అవుట్‌పుట్ పిన్‌లపై కాదు. అయినప్పటికీ, Intel Arria 10 మరియు Intel Cyclone 10 GX పరికరాలలో, BLVDS ఇంటర్‌ఫేస్ సాధారణ I/Osగా ఉపయోగించబడే డెడికేటెడ్ క్లాక్ పిన్‌లపై మద్దతునిస్తుంది.

•  BLVDS ట్రాన్స్‌మిటర్ విలోమంగా ప్రోగ్రామ్ చేయబడిన రెండవ అవుట్‌పుట్ బఫర్‌తో రెండు సింగిల్-ఎండ్ అవుట్‌పుట్ బఫర్‌లను ఉపయోగిస్తుంది.
•  BLVDS రిసీవర్ అంకితమైన LVDS ఇన్‌పుట్ బఫర్‌ను ఉపయోగిస్తుంది.

మద్దతు ఉన్న పరికరాలలో BLVDS I/O బఫర్‌లుఅప్లికేషన్ రకాన్ని బట్టి వివిధ ఇన్‌పుట్ లేదా అవుట్‌పుట్ బఫర్‌లను ఉపయోగించండి:

• మల్టీడ్రాప్ అప్లికేషన్—పరికరం డ్రైవర్ లేదా రిసీవర్ ఆపరేషన్ కోసం ఉద్దేశించబడిందా అనే దానిపై ఆధారపడి ఇన్‌పుట్ లేదా అవుట్‌పుట్ బఫర్‌ను ఉపయోగించండి.
• మల్టీపాయింట్ అప్లికేషన్-అవుట్‌పుట్ బఫర్ మరియు ఇన్‌పుట్ బఫర్ ఒకే I/O పిన్‌లను పంచుకుంటాయి. LVDS అవుట్‌పుట్ బఫర్ సిగ్నల్‌లను పంపనప్పుడు దాన్ని ట్రై-స్టేట్ చేయడానికి మీకు అవుట్‌పుట్ ఎనేబుల్ (oe) సిగ్నల్ అవసరం.
•  అవుట్‌పుట్ బఫర్ కోసం ఆన్-చిప్ సిరీస్ ముగింపు (RS OCT)ని ప్రారంభించవద్దు.
• ప్లగ్-ఇన్ కార్డ్‌లోని స్టబ్‌కి ఇంపెడెన్స్ మ్యాచింగ్‌ను అందించడానికి అవుట్‌పుట్ బఫర్‌ల వద్ద బాహ్య రెసిస్టర్‌లను ఉపయోగించండి.
• డిఫరెన్షియల్ ఇన్‌పుట్ బఫర్ కోసం ఆన్-చిప్ డిఫరెన్షియల్ టెర్మినేషన్ (RD OCT)ని ప్రారంభించవద్దు ఎందుకంటే బస్సు ముగింపు సాధారణంగా బస్సు యొక్క రెండు చివర్లలోని బాహ్య ముగింపు రెసిస్టర్‌లను ఉపయోగించి అమలు చేయబడుతుంది.

Intel FPGA పరికరాలలో BLVDS ఇంటర్‌ఫేస్ కోసం I/O ప్రమాణాలు
మీరు BLVDS ఇంటర్‌ఫేస్‌ను సంబంధిత I/O ప్రమాణాలు మరియు మద్దతు ఉన్న Intel పరికరాల కోసం ప్రస్తుత బలం అవసరాలను ఉపయోగించి అమలు చేయవచ్చు.
మద్దతు ఉన్న ఇంటెల్ పరికరాలలో BLVDS ఇంటర్‌ఫేస్ కోసం I/O స్టాండర్డ్ మరియు ఫీచర్స్ సపోర్ట్

1.  DIFFIO_TX పిన్ నిజమైన LVDS అవకలన రిసీవర్‌లకు మద్దతు ఇవ్వదు.

మరింత సమాచారం కోసం, సంబంధిత సమాచార విభాగంలో జాబితా చేయబడిన సంబంధిత పరికర డాక్యుమెంటేషన్‌ను చూడండి:

• పిన్ అసైన్‌మెంట్ సమాచారం కోసం, పరికర పిన్-అవుట్‌ని చూడండి files.
• I/O ప్రమాణాల లక్షణాల కోసం, పరికర హ్యాండ్‌బుక్ I/O అధ్యాయాన్ని చూడండి.
•  ఎలక్ట్రికల్ స్పెసిఫికేషన్ల కోసం, పరికర డేటాషీట్ లేదా DC మరియు స్విచింగ్ లక్షణాల పత్రాన్ని చూడండి.

సంబంధిత సమాచారం

•  ఇంటెల్ స్ట్రాటిక్స్ 10 పిన్-అవుట్ Files
•  స్ట్రాటిక్స్ V పిన్-అవుట్ Files
• స్ట్రాటిక్స్ IV పిన్-అవుట్ Files
•  స్ట్రాటిక్స్ III పరికరం పిన్-అవుట్ Files
•  ఇంటెల్ అరియా 10 పరికరం పిన్-అవుట్ Files
•  అర్రియా V పరికరం పిన్-అవుట్ Files
•  అర్రియా II GX పరికరం పిన్-అవుట్ Files
• ఇంటెల్ సైక్లోన్ 10 GX పరికరం పిన్-అవుట్ Files
• ఇంటెల్ సైక్లోన్ 10 LP పరికరం పిన్-అవుట్ Files
• సైక్లోన్ V పరికరం పిన్-అవుట్ Files
•  తుఫాను IV పరికరం పిన్-అవుట్ Files
• తుఫాను III పరికరం పిన్-అవుట్ Files
• Intel MAX 10 పరికరం పిన్-అవుట్ Files
• ఇంటెల్ స్ట్రాటిక్స్ 10 జనరల్ పర్పస్ I/O యూజర్ గైడ్
•  స్ట్రాటిక్స్ V పరికరాలలో I/O ఫీచర్లు
•  స్ట్రాటిక్స్ IV పరికరంలో I/O ఫీచర్లు
•  స్ట్రాటిక్స్ III పరికరం I/O ఫీచర్లు
• స్ట్రాటిక్స్ V పరికరాలలో I/O ఫీచర్లు
•  స్ట్రాటిక్స్ IV పరికరంలో I/O ఫీచర్లు
•  స్ట్రాటిక్స్ III పరికరం I/O ఫీచర్లు
•  Intel Arria 10 పరికరాలలో I/O మరియు హై స్పీడ్ I/O
•  Arria V పరికరాలలో I/O ఫీచర్లు
• Arria II పరికరాలలో I/O ఫీచర్లు
•  ఇంటెల్ సైక్లోన్ 10 GX పరికరాలలో I/O మరియు హై స్పీడ్ I/O
•  Intel సైక్లోన్ 10 LP పరికరాలలో I/O మరియు హై స్పీడ్ I/O
• సైక్లోన్ V పరికరాలలో I/O ఫీచర్లు
• సైక్లోన్ IV పరికరాలలో I/O ఫీచర్లు
•  సైక్లోన్ III పరికర కుటుంబంలో I/O ఫీచర్లు
• Intel MAX 10 జనరల్ పర్పస్ I/O యూజర్ గైడ్
•  Intel Stratix 10 పరికర డేటాషీట్
• స్ట్రాటిక్స్ V పరికర డేటాషీట్
•  స్ట్రాటిక్స్ IV పరికరాల కోసం DC మరియు స్విచింగ్ లక్షణాలు
•  స్ట్రాటిక్స్ III పరికర డేటాషీట్: DC మరియు స్విచింగ్ లక్షణాలు
•  Intel Arria 10 పరికర డేటాషీట్
•  Arria V పరికర డేటాషీట్
• Arria II పరికరాల కోసం పరికర డేటాషీట్
• ఇంటెల్ సైక్లోన్ 10 GX పరికర డేటాషీట్
•  ఇంటెల్ సైక్లోన్ 10 LP పరికర డేటాషీట్
•  సైక్లోన్ V పరికరం డేటాషీట్
•  సైక్లోన్ IV పరికర డేటాషీట్
• తుఫాను III పరికర డేటాషీట్
• Intel MAX 10 పరికర డేటాషీట్

BLVDS విద్యుత్ వినియోగం

• పరికరంలో మీ డిజైన్‌ను అమలు చేయడానికి ముందు, BLVDS I/O విద్యుత్ వినియోగం యొక్క అంచనా పరిమాణాన్ని పొందడానికి మీరు ఉపయోగించే మద్దతు ఉన్న పరికరం కోసం Excel-ఆధారిత EPEని ఉపయోగించండి.
•  ఇన్‌పుట్ మరియు ద్వి దిశాత్మక పిన్‌ల కోసం, BLVDS ఇన్‌పుట్ బఫర్ ఎల్లప్పుడూ ప్రారంభించబడుతుంది. బస్సులో స్విచ్చింగ్ యాక్టివిటీ ఉంటే BLVDS ఇన్‌పుట్ బఫర్ శక్తిని వినియోగిస్తుంది (ఉదాample, ఇతర ట్రాన్స్‌సీవర్‌లు డేటాను పంపుతున్నాయి మరియు స్వీకరిస్తున్నాయి, అయితే సైక్లోన్ III పరికరం ఉద్దేశించిన గ్రహీత కాదు).
•  మీరు BLVDSని మల్టీడ్రాప్‌లో ఇన్‌పుట్ బఫర్‌గా లేదా మల్టీపాయింట్ అప్లికేషన్‌లలో ద్విదిశాత్మక బఫర్‌గా ఉపయోగిస్తుంటే, Intel కేవలం Intel పరికరం BLVDS ఇన్‌పుట్ బఫర్ కోసం ఉద్దేశించిన కార్యకలాపాలను మాత్రమే కాకుండా బస్సులోని అన్ని కార్యకలాపాలను కలిగి ఉండే టోగుల్ రేట్‌ను నమోదు చేయాలని సిఫార్సు చేస్తుంది.

ExampEPEలో BLVDS I/O డేటా ఎంట్రీ
ఈ సంఖ్య Cyclone III EPEలో BLVDS I/O ఎంట్రీని చూపుతుంది. ఇతర మద్దతు ఉన్న ఇంటెల్ పరికరాల EPEలో ఎంచుకోవడానికి I/O ప్రమాణాల కోసం, సంబంధిత సమాచారాన్ని చూడండి.మీరు మీ డిజైన్‌ను పూర్తి చేసిన తర్వాత ఖచ్చితమైన BLVDS I/O పవర్ విశ్లేషణను నిర్వహించడానికి మీరు Intel క్వార్టస్ ప్రైమ్ పవర్ ఎనలైజర్ సాధనాన్ని ఉపయోగించాలని Intel సిఫార్సు చేస్తోంది. పవర్ ఎనలైజర్ సాధనం స్థలం మరియు మార్గం పూర్తయిన తర్వాత డిజైన్ యొక్క ప్రత్యేకతల ఆధారంగా శక్తిని అంచనా వేస్తుంది. పవర్ ఎనలైజర్ సాధనం వినియోగదారు నమోదు చేసిన, అనుకరణ-ఉత్పన్నమైన మరియు అంచనా వేసిన సిగ్నల్ కార్యకలాపాల కలయికను వర్తింపజేస్తుంది, ఇది వివరణాత్మక సర్క్యూట్ నమూనాలతో కలిపి, చాలా ఖచ్చితమైన శక్తి అంచనాలను అందిస్తుంది.
సంబంధిత సమాచారం

• పవర్ అనాలిసిస్ చాప్టర్, ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ హ్యాండ్‌బుక్
  Intel Stratix 10, Intel Arria 10 మరియు Intel Cyclone 10 GX పరికర కుటుంబాల కోసం Intel Quartus Prime Pro ఎడిషన్ పవర్ ఎనలైజర్ సాధనం గురించి మరింత సమాచారాన్ని అందిస్తుంది.
• పవర్ అనాలిసిస్ చాప్టర్, ఇంటెల్ క్వార్టస్ ప్రైమ్ స్టాండర్డ్ ఎడిషన్ హ్యాండ్‌బుక్
  Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel సైక్లోన్ 10 LP, సైక్లోన్ V, సైక్లోన్ IV, సైక్లోన్ III LS, సైక్లోన్ III మరియు ఇంటెల్ కోసం ఇంటెల్ క్వార్టస్ ప్రైమ్ స్టాండర్డ్ ఎడిషన్ పవర్ ఎనలైజర్ టూల్ గురించి మరింత సమాచారాన్ని అందిస్తుంది. MAX 10 పరికర కుటుంబాలు.
• ఎర్లీ పవర్ ఎస్టిమేటర్స్ (EPE) మరియు పవర్ ఎనలైజర్ పేజీ
  EPE మరియు ఇంటెల్ క్వార్టస్ ప్రైమ్ పవర్ ఎనలైజర్ టూల్ గురించి మరింత సమాచారాన్ని అందిస్తుంది.
• 3వ పేజీలో మద్దతు ఉన్న Intel FPGA పరికర కుటుంబాలలో బస్ LVDS ఇంటర్‌ఫేస్‌ని అమలు చేయడం
  BLVDS విద్యుత్ వినియోగాన్ని అంచనా వేయడానికి EPEలో ఎంచుకోవడానికి I/O ప్రమాణాలను జాబితా చేస్తుంది.

BLVDS డిజైన్ Example
డిజైన్ మాజీampఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్‌లోని సంబంధిత సాధారణ ప్రయోజన I/O (GPIO) IP కోర్‌లతో మద్దతు ఉన్న పరికరాలలో BLVDS I/O బఫర్‌ను ఎలా ఇన్‌స్టాంటియేట్ చేయాలో le మీకు చూపుతుంది.

•  Intel Stratix 10, Intel Arria 10, మరియు Intel Cyclone 10 GX పరికరాలు—GPIO Intel FPGA IP కోర్‌ని ఉపయోగిస్తాయి.
•  Intel MAX 10 పరికరాలు—GPIO Lite Intel FPGA IP కోర్‌ని ఉపయోగించండి.
•  అన్ని ఇతర మద్దతు ఉన్న పరికరాలు—ALTIOBUF IP కోర్‌ని ఉపయోగిస్తాయి.

మీరు మాజీ డిజైన్‌ను డౌన్‌లోడ్ చేసుకోవచ్చుampసంబంధిత సమాచారంలోని లింక్ నుండి le. BLVDS I/O బఫర్ ఉదాహరణ కోసం, Intel క్రింది అంశాలను సిఫార్సు చేస్తుంది:

•  అవకలన మోడ్ ఆన్‌తో ద్వి దిశాత్మక మోడ్‌లో GPIO IP కోర్‌ని అమలు చేయండి.
•  ద్వి దిశాత్మక పిన్‌లకు I/O ప్రమాణాన్ని కేటాయించండి:
•  BLVDS-ఇంటెల్ సైక్లోన్ 10 LP, సైక్లోన్ IV, సైక్లోన్ III మరియు Intel MAX 10 పరికరాలు.
•  డిఫరెన్షియల్ SSTL-2 క్లాస్ I లేదా క్లాస్ II-స్ట్రాటిక్స్ V, స్ట్రాటిక్స్ IV, స్ట్రాటిక్స్ III, అర్రియా V, అర్రియా II మరియు సైక్లోన్ V పరికరాలు.
• డిఫరెన్షియల్ SSTL-18 క్లాస్ I లేదా క్లాస్ II-ఇంటెల్ స్ట్రాటిక్స్ 10, ఇంటెల్ అరియా 10, మరియు ఇంటెల్ సైక్లోన్ 10 జిఎక్స్ పరికరాలు.

వ్రాత మరియు చదవడం కార్యకలాపాల సమయంలో ఇన్‌పుట్ లేదా అవుట్‌పుట్ బఫర్‌ల ఆపరేషన్

• సింగిల్-ఎండ్ అవుట్‌పుట్ బఫర్‌లను ఎనేబుల్ చేయడానికి లేదా డిసేబుల్ చేయడానికి oe పోర్ట్ పరికరం కోర్ నుండి oe సిగ్నల్‌ను అందుకుంటుంది.
•  రీడ్ ఆపరేషన్ సమయంలో అవుట్‌పుట్ బఫర్‌లను ట్రై-స్టేట్ చేయడానికి oe సిగ్నల్‌ను తక్కువగా ఉంచండి.
•  AND గేట్ యొక్క పని ఏమిటంటే, ట్రాన్స్‌మిట్ చేయబడిన సిగ్నల్‌ని పరికరం కోర్‌లోకి తిరిగి వెళ్లకుండా ఆపడం. అవకలన ఇన్‌పుట్ బఫర్ ఎల్లప్పుడూ ప్రారంభించబడి ఉంటుంది.

సంబంధిత సమాచారం

•  I/O బఫర్ (ALTIOBUF) IP కోర్ యూజర్ గైడ్
•  GPIO IP కోర్ యూజర్ గైడ్
•  Intel MAX 10 I/O అమలు మార్గదర్శకాలు
• Intel FPGA IP కోర్లకు పరిచయం
• డిజైన్ ఎక్స్ampAN 522 కోసం les

ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ మాజీని అందిస్తుందిampఈ అప్లికేషన్ నోట్‌లో ఉపయోగించబడింది.
డిజైన్ ఎక్స్ample Intel Stratix 10 పరికరాల కోసం మార్గదర్శకాలు
ఈ దశలు Intel Stratix 10 పరికరాలకు మాత్రమే వర్తిస్తాయి. మీరు GPIO Intel FPGA IP కోర్‌ని ఉపయోగిస్తున్నారని నిర్ధారించుకోండి.

1. ద్వి దిశాత్మక ఇన్‌పుట్ మరియు అవుట్‌పుట్ బఫర్‌కు మద్దతు ఇవ్వగల GPIO Intel FPGA IP కోర్‌ను సృష్టించండి:
   • a. GPIO Intel FPGA IP కోర్‌ని తక్షణం చేయండి.
   • బి. డేటా దిశలో, Bidir ఎంచుకోండి.
   • సి. డేటా వెడల్పులో, 1ని నమోదు చేయండి.
   • డి. అవకలన బఫర్‌ని ఉపయోగించడాన్ని ఆన్ చేయండి.
   • ఇ. రిజిస్టర్ మోడ్‌లో, ఏదీ కాదు ఎంచుకోండి.
2. కింది చిత్రంలో చూపిన విధంగా మాడ్యూల్స్ మరియు ఇన్‌పుట్ మరియు అవుట్‌పుట్ పోర్ట్‌లను కనెక్ట్ చేయండి:
   ఇన్‌పుట్ మరియు అవుట్‌పుట్ పోర్ట్‌ల కనెక్షన్ ఉదాampఇంటెల్ స్ట్రాటిక్స్ 10 పరికరాల కోసం le
3. అసైన్‌మెంట్ ఎడిటర్‌లో, కింది చిత్రంలో చూపిన విధంగా సంబంధిత I/O ప్రమాణాన్ని కేటాయించండి. మీరు ప్రస్తుత బలం మరియు స్లే రేట్ ఎంపికలను కూడా సెట్ చేయవచ్చు. లేకపోతే, ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్ డిఫాల్ట్ సెట్టింగ్‌లను ఊహిస్తుంది.
   ఇంటెల్ స్ట్రాటిక్స్ 10 పరికరాల కోసం ఇంటెల్ క్వార్టస్ ప్రైమ్ అసైన్‌మెంట్ ఎడిటర్‌లో BLVDS I/O అసైన్‌మెంట్
4. ModelSim* – Intel FPGA ఎడిషన్ సాఫ్ట్‌వేర్‌తో ఫంక్షనల్ సిమ్యులేషన్‌ను కంపైల్ చేయండి మరియు అమలు చేయండి.

సంబంధిత సమాచారం

• మోడల్‌సిమ్ - ఇంటెల్ FPGA ఎడిషన్ సాఫ్ట్‌వేర్ మద్దతు
  ModelSim – Intel FPGA ఎడిషన్ సాఫ్ట్‌వేర్ గురించి మరింత సమాచారాన్ని అందిస్తుంది మరియు ఇన్‌స్టాలేషన్, వినియోగం మరియు ట్రబుల్షూటింగ్ వంటి అంశాలకు వివిధ లింక్‌లను కలిగి ఉంటుంది.
• పేజీ 7లో ఇంటెల్ FPGA పరికరాలలో BLVDS ఇంటర్‌ఫేస్ కోసం I/O ప్రమాణాలు
  BLVDS అప్లికేషన్‌ల కోసం మద్దతు ఉన్న Intel FPGA పరికరాలలో మీరు మాన్యువల్‌గా కేటాయించగల పిన్‌లు మరియు I/O ప్రమాణాలను జాబితా చేస్తుంది.
• డిజైన్ ఎక్స్ampAN 522 కోసం les
  ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ మాజీని అందిస్తుందిampఈ అప్లికేషన్ నోట్‌లో ఉపయోగించబడింది.

డిజైన్ ఎక్స్ample Intel Arria 10 పరికరాల కోసం మార్గదర్శకాలు
ఈ దశలు ఇంటెల్ క్వార్టస్ ప్రైమ్ స్టాండర్డ్ ఎడిషన్‌ని ఉపయోగించే ఇంటెల్ అరియా 10 పరికరాలకు మాత్రమే వర్తిస్తాయి. మీరు GPIO Intel FPGA IP కోర్‌ని ఉపయోగిస్తున్నారని నిర్ధారించుకోండి.

1. StratixV_blvds.qarని తెరవండి file స్ట్రాటిక్స్ V డిజైన్‌ను దిగుమతి చేయడానికి exampఇంటెల్ క్వార్టస్ ప్రైమ్ స్టాండర్డ్ ఎడిషన్ సాఫ్ట్‌వేర్‌లోకి ప్రవేశించింది.
2. మాజీ డిజైన్‌ను మైగ్రేట్ చేయండిampGPIO Intel FPGA IP కోర్‌ని ఉపయోగించడానికి le:
   • a. మెనులో, ప్రాజెక్ట్ ➤ అప్‌గ్రేడ్ IP భాగాలను ఎంచుకోండి.
   • బి. "ALIOBUF" ఎంటిటీని రెండుసార్లు క్లిక్ చేయండి.
     ALTIOBUF IP కోర్ కోసం MegaWizard ప్లగ్-ఇన్ మేనేజర్ విండో కనిపిస్తుంది.
   • సి. మ్యాచ్ ప్రాజెక్ట్/డిఫాల్ట్‌ని ఆఫ్ చేయండి.
   • డి. ప్రస్తుతం ఎంచుకున్న పరికర కుటుంబంలో, అర్రియా 10ని ఎంచుకోండి.
   • ఇ. ముగించు క్లిక్ చేసి, ఆపై మళ్లీ ముగించు క్లిక్ చేయండి.
   • f. కనిపించే డైలాగ్ బాక్స్‌లో, సరే క్లిక్ చేయండి.
     ఇంటెల్ క్వార్టస్ ప్రైమ్ ప్రో ఎడిషన్ సాఫ్ట్‌వేర్ మైగ్రేషన్ ప్రక్రియను నిర్వహిస్తుంది మరియు తర్వాత GPIO IP పారామీటర్ ఎడిటర్‌ను ప్రదర్శిస్తుంది.
3. ద్వి దిశాత్మక ఇన్‌పుట్ మరియు అవుట్‌పుట్ బఫర్‌కు మద్దతు ఇవ్వడానికి GPIO Intel FPGA IP కోర్‌ను కాన్ఫిగర్ చేయండి:
   • a. డేటా దిశలో, Bidir ఎంచుకోండి.
   • బి. డేటా వెడల్పులో, 1ని నమోదు చేయండి.
   • సి. అవకలన బఫర్‌ని ఉపయోగించడాన్ని ఆన్ చేయండి.
   • డి. ముగించు క్లిక్ చేసి, IP కోర్ని రూపొందించండి.
4. కింది చిత్రంలో చూపిన విధంగా మాడ్యూల్స్ మరియు ఇన్‌పుట్ మరియు అవుట్‌పుట్ పోర్ట్‌లను కనెక్ట్ చేయండి:
   ఇన్‌పుట్ మరియు అవుట్‌పుట్ పోర్ట్‌ల కనెక్షన్ ఉదాampఇంటెల్ అరియా 10 పరికరాల కోసం le
5. అసైన్‌మెంట్ ఎడిటర్‌లో, కింది చిత్రంలో చూపిన విధంగా సంబంధిత I/O ప్రమాణాన్ని కేటాయించండి. మీరు ప్రస్తుత బలం మరియు స్లే రేట్ ఎంపికలను కూడా సెట్ చేయవచ్చు. లేకపోతే, ఇంటెల్ క్వార్టస్ ప్రైమ్ స్టాండర్డ్ ఎడిషన్ సాఫ్ట్‌వేర్ ఇంటెల్ అరియా 10 పరికరాల కోసం డిఫాల్ట్ సెట్టింగ్‌లను ఊహిస్తుంది-డిఫరెన్షియల్ SSTL-18 క్లాస్ I లేదా క్లాస్ II I/O ప్రమాణం.
   ఇంటెల్ అర్రియా 10 పరికరాల కోసం ఇంటెల్ క్వార్టస్ ప్రైమ్ అసైన్‌మెంట్ ఎడిటర్‌లో BLVDS I/O అసైన్‌మెంట్గమనిక:
   Intel Arria 10 పరికరాల కోసం, మీరు అసైన్‌మెంట్ ఎడిటర్‌తో LVDS పిన్‌ల కోసం p మరియు n పిన్ స్థానాలు రెండింటినీ మాన్యువల్‌గా కేటాయించవచ్చు.
6. మోడల్‌సిమ్ – ఇంటెల్ ఎఫ్‌పిజిఎ ఎడిషన్ సాఫ్ట్‌వేర్‌తో ఫంక్షనల్ సిమ్యులేషన్‌ను కంపైల్ చేయండి మరియు అమలు చేయండి.

సంబంధిత సమాచారం

• మోడల్‌సిమ్ - ఇంటెల్ FPGA ఎడిషన్ సాఫ్ట్‌వేర్ మద్దతు
  ModelSim – Intel FPGA ఎడిషన్ సాఫ్ట్‌వేర్ గురించి మరింత సమాచారాన్ని అందిస్తుంది మరియు ఇన్‌స్టాలేషన్, వినియోగం మరియు ట్రబుల్షూటింగ్ వంటి అంశాలకు వివిధ లింక్‌లను కలిగి ఉంటుంది.
• పేజీ 7లో ఇంటెల్ FPGA పరికరాలలో BLVDS ఇంటర్‌ఫేస్ కోసం I/O ప్రమాణాలు
  BLVDS అప్లికేషన్‌ల కోసం మద్దతు ఉన్న Intel FPGA పరికరాలలో మీరు మాన్యువల్‌గా కేటాయించగల పిన్‌లు మరియు I/O ప్రమాణాలను జాబితా చేస్తుంది.
• డిజైన్ ఎక్స్ampAN 522 కోసం les
  ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ మాజీని అందిస్తుందిampఈ అప్లికేషన్ నోట్‌లో ఉపయోగించబడింది.

డిజైన్ ఎక్స్ample Intel MAX 10 పరికరాల కోసం మార్గదర్శకాలు
ఈ దశలు Intel MAX 10 పరికరాలకు మాత్రమే వర్తిస్తాయి. మీరు GPIO Lite Intel FPGA IP కోర్‌ని ఉపయోగిస్తున్నారని నిర్ధారించుకోండి.

1. ద్వి దిశాత్మక ఇన్‌పుట్ మరియు అవుట్‌పుట్ బఫర్‌కు మద్దతు ఇవ్వగల GPIO లైట్ ఇంటెల్ FPGA IP కోర్‌ను సృష్టించండి:
   • a. GPIO లైట్ ఇంటెల్ FPGA IP కోర్‌ను తక్షణం చేయండి.
   • బి. డేటా దిశలో, Bidir ఎంచుకోండి.
   • సి. డేటా వెడల్పులో, 1ని నమోదు చేయండి.
   • డి. సూడో డిఫరెన్షియల్ బఫర్‌ని ఉపయోగించడాన్ని ఆన్ చేయండి.
   • ఇ. రిజిస్టర్ మోడ్‌లో, బైపాస్‌ని ఎంచుకోండి.
2. కింది చిత్రంలో చూపిన విధంగా మాడ్యూల్స్ మరియు ఇన్‌పుట్ మరియు అవుట్‌పుట్ పోర్ట్‌లను కనెక్ట్ చేయండి:
    ఇన్‌పుట్ మరియు అవుట్‌పుట్ పోర్ట్‌ల కనెక్షన్ ఉదాampIntel MAX 10 పరికరాల కోసం le
3. అసైన్‌మెంట్ ఎడిటర్‌లో, కింది చిత్రంలో చూపిన విధంగా సంబంధిత I/O ప్రమాణాన్ని కేటాయించండి. మీరు ప్రస్తుత బలం మరియు స్లే రేట్ ఎంపికలను కూడా సెట్ చేయవచ్చు. లేకపోతే, ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్ డిఫాల్ట్ సెట్టింగ్‌లను ఊహిస్తుంది.
   Intel MAX 10 పరికరాల కోసం ఇంటెల్ క్వార్టస్ ప్రైమ్ అసైన్‌మెంట్ ఎడిటర్‌లో BLVDS I/O అసైన్‌మెంట్
4. మోడల్‌సిమ్ – ఇంటెల్ ఎఫ్‌పిజిఎ ఎడిషన్ సాఫ్ట్‌వేర్‌తో ఫంక్షనల్ సిమ్యులేషన్‌ను కంపైల్ చేయండి మరియు అమలు చేయండి.

సంబంధిత సమాచారం

• మోడల్‌సిమ్ - ఇంటెల్ FPGA ఎడిషన్ సాఫ్ట్‌వేర్ మద్దతు
  ModelSim – Intel FPGA ఎడిషన్ సాఫ్ట్‌వేర్ గురించి మరింత సమాచారాన్ని అందిస్తుంది మరియు ఇన్‌స్టాలేషన్, వినియోగం మరియు ట్రబుల్షూటింగ్ వంటి అంశాలకు వివిధ లింక్‌లను కలిగి ఉంటుంది.
• పేజీ 7లో ఇంటెల్ FPGA పరికరాలలో BLVDS ఇంటర్‌ఫేస్ కోసం I/O ప్రమాణాలు
  BLVDS అప్లికేషన్‌ల కోసం మద్దతు ఉన్న Intel FPGA పరికరాలలో మీరు మాన్యువల్‌గా కేటాయించగల పిన్‌లు మరియు I/O ప్రమాణాలను జాబితా చేస్తుంది.
• డిజైన్ ఎక్స్ampAN 522 కోసం les
  ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ మాజీని అందిస్తుందిampఈ అప్లికేషన్ నోట్‌లో ఉపయోగించబడింది.

డిజైన్ ఎక్స్ampIntel Arria 10, Intel సైక్లోన్ 10 GX, మరియు Intel MAX 10 మినహా అన్ని మద్దతు ఉన్న పరికరాల కోసం le మార్గదర్శకాలు

Intel Arria 10, Intel Cyclone 10 GX మరియు Intel MAX 10 మినహా అన్ని మద్దతు ఉన్న పరికరాలకు ఈ దశలు వర్తిస్తాయి. మీరు ALTIOBUF IP కోర్‌ని ఉపయోగిస్తున్నారని నిర్ధారించుకోండి.

1.  ద్వి దిశాత్మక ఇన్‌పుట్ మరియు అవుట్‌పుట్ బఫర్‌కు మద్దతు ఇవ్వగల ALTIOBUF IP కోర్‌ను సృష్టించండి:
   • a. ALTIOBUF IP కోర్‌ని తక్షణం చేయండి.
   • బి. మాడ్యూల్‌ను ద్వి దిశాత్మక బఫర్‌గా కాన్ఫిగర్ చేయండి.
   • సి. ఇన్‌స్టాంటియేట్ చేయవలసిన బఫర్‌ల సంఖ్య ఎంత అనేదానిలో, 1ని నమోదు చేయండి.
   • డి. అవకలన మోడ్‌ని ఉపయోగించడాన్ని ఆన్ చేయండి.
2. కింది చిత్రంలో చూపిన విధంగా మాడ్యూల్స్ మరియు ఇన్‌పుట్ మరియు అవుట్‌పుట్ పోర్ట్‌లను కనెక్ట్ చేయండి:
    ఇన్‌పుట్ మరియు అవుట్‌పుట్ పోర్ట్‌ల కనెక్షన్ ఉదాampఇంటెల్ అరియా 10, ఇంటెల్ సైక్లోన్ 10 జిఎక్స్ మరియు ఇంటెల్ మాక్స్ 10 డివైజ్‌లు మినహా అన్ని మద్దతు ఉన్న పరికరాల కోసం le
3. అసైన్‌మెంట్ ఎడిటర్‌లో, మీ పరికరానికి అనుగుణంగా కింది చిత్రంలో చూపిన విధంగా సంబంధిత I/O ప్రమాణాన్ని కేటాయించండి. మీరు ప్రస్తుత బలం మరియు స్లే రేట్ ఎంపికలను కూడా సెట్ చేయవచ్చు. లేకపోతే, ఇంటెల్ క్వార్టస్ ప్రైమ్ సాఫ్ట్‌వేర్ డిఫాల్ట్ సెట్టింగ్‌లను ఊహిస్తుంది.
   • ఇంటెల్ సైక్లోన్ 10 LP, సైక్లోన్ IV, సైక్లోన్ III, మరియు సైక్లోన్ III LS పరికరాలు-BLVDS I/O ప్రమాణం క్రింది చిత్రంలో చూపిన విధంగా ద్వి దిశాత్మక p మరియు n పిన్‌లకు.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II, మరియు Cyclone V పరికరాలు-డిఫరెన్షియల్ SSTL-2 క్లాస్ I లేదా క్లాస్ II I/O ప్రమాణం.
     ఇంటెల్ క్వార్టస్ ప్రైమ్ అసైన్‌మెంట్ ఎడిటర్‌లో BLVDS I/O అసైన్‌మెంట్గమనిక: మీరు అసైన్‌మెంట్ ఎడిటర్‌తో మద్దతు ఉన్న ప్రతి పరికరం కోసం p మరియు n పిన్ స్థానాలు రెండింటినీ మాన్యువల్‌గా కేటాయించవచ్చు. మీరు మాన్యువల్‌గా కేటాయించగల మద్దతు ఉన్న పరికరాలు మరియు పిన్‌ల కోసం, సంబంధిత సమాచారాన్ని చూడండి.
4. మోడల్‌సిమ్ – ఇంటెల్ ఎఫ్‌పిజిఎ ఎడిషన్ సాఫ్ట్‌వేర్‌తో ఫంక్షనల్ సిమ్యులేషన్‌ను కంపైల్ చేయండి మరియు అమలు చేయండి.

Exampఫంక్షనల్ సిమ్యులేషన్ ఫలితాల le
oe సిగ్నల్ నొక్కి చెప్పబడినప్పుడు, BLVDS రైట్ ఆపరేషన్ మోడ్‌లో ఉంటుంది. oe సిగ్నల్ డీసర్ట్ అయినప్పుడు, BLVDS రీడ్ ఆపరేషన్ మోడ్‌లో ఉంటుంది.గమనిక:
వెరిలాగ్ HDLని ఉపయోగించి అనుకరణ కోసం, మీరు blvds_tb.v టెస్ట్‌బెంచ్‌ని ఉపయోగించవచ్చు, ఇది సంబంధిత డిజైన్ ఎక్స్‌లో చేర్చబడింది.ample.
సంబంధిత సమాచారం

• మోడల్‌సిమ్ - ఇంటెల్ FPGA ఎడిషన్ సాఫ్ట్‌వేర్ మద్దతు
  ModelSim – Intel FPGA ఎడిషన్ సాఫ్ట్‌వేర్ గురించి మరింత సమాచారాన్ని అందిస్తుంది మరియు ఇన్‌స్టాలేషన్, వినియోగం మరియు ట్రబుల్షూటింగ్ వంటి అంశాలకు వివిధ లింక్‌లను కలిగి ఉంటుంది.
• పేజీ 7లో ఇంటెల్ FPGA పరికరాలలో BLVDS ఇంటర్‌ఫేస్ కోసం I/O ప్రమాణాలు
  BLVDS అప్లికేషన్‌ల కోసం మద్దతు ఉన్న Intel FPGA పరికరాలలో మీరు మాన్యువల్‌గా కేటాయించగల పిన్‌లు మరియు I/O ప్రమాణాలను జాబితా చేస్తుంది.
• డిజైన్ ఎక్స్ampAN 522 కోసం les
  ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ మాజీని అందిస్తుందిampఈ అప్లికేషన్ నోట్‌లో ఉపయోగించబడింది.

పనితీరు విశ్లేషణ

మల్టీపాయింట్ BLVDS పనితీరు విశ్లేషణ బస్ ముగింపు, లోడింగ్, డ్రైవర్ మరియు రిసీవర్ లక్షణాలు మరియు సిస్టమ్‌లో డ్రైవర్ నుండి రిసీవర్ యొక్క స్థానం యొక్క ప్రభావాన్ని ప్రదర్శిస్తుంది. మీరు చేర్చబడిన BLVDS డిజైన్ మాజీని ఉపయోగించవచ్చుampమల్టీపాయింట్ అప్లికేషన్ యొక్క పనితీరును విశ్లేషించడానికి les:

•  తుఫాను III BLVDS డిజైన్ ఉదాample-ఈ డిజైన్ example అన్ని మద్దతు ఉన్న స్ట్రాటిక్స్, అరియా మరియు సైక్లోన్ పరికర శ్రేణులకు వర్తిస్తుంది. Intel Arria 10 లేదా Intel Cyclone 10 GX పరికర కుటుంబం కోసం, మీరు డిజైన్‌ని మార్చాలిampమీరు ఉపయోగించే ముందు సంబంధిత పరికర కుటుంబానికి le.
• Intel MAX 10 BLVDS డిజైన్ ఉదాample-ఈ డిజైన్ example Intel MAX 10 పరికర కుటుంబానికి వర్తిస్తుంది.
• Intel Stratix 10 BLVDS డిజైన్ ఎక్స్ample-ఈ డిజైన్ example Intel Stratix 10 పరికర కుటుంబానికి వర్తిస్తుంది.

గమనిక:
ఈ విభాగంలో మల్టీపాయింట్ BLVDS యొక్క పనితీరు విశ్లేషణ హైపర్‌లింక్స్*లోని సైక్లోన్ III BLVDS ఇన్‌పుట్/అవుట్‌పుట్ బఫర్ ఇన్ఫర్మేషన్ స్పెసిఫికేషన్ (IBIS) మోడల్ సిమ్యులేషన్‌పై ఆధారపడి ఉంటుంది.
మీరు అనుకరణ కోసం ఈ Intel IBIS మోడల్‌లను ఉపయోగించాలని Intel సిఫార్సు చేస్తోంది:

• స్ట్రాటిక్స్ III, స్ట్రాటిక్స్ IV, మరియు స్ట్రాటిక్స్ V పరికరాలు-పరికర-నిర్దిష్ట డిఫరెన్షియల్ SSTL-2 IBIS మోడల్
• Intel Stratix 10, Intel Arria 10(2) మరియు Intel Cyclone 10 GX పరికరాలు:
  •  అవుట్‌పుట్ బఫర్-డిఫరెన్షియల్ SSTL-18 IBIS మోడల్
  • ఇన్‌పుట్ బఫర్-LVDS IBIS మోడల్

సంబంధిత సమాచారం

• ఇంటెల్ FPGA IBIS మోడల్ పేజీ
  Intel FPGA పరికర నమూనాల డౌన్‌లోడ్‌లను అందిస్తుంది.
•  డిజైన్ ఎక్స్ampAN 522 కోసం les
  ఇంటెల్ క్వార్టస్ ప్రైమ్ డిజైన్ మాజీని అందిస్తుందిampఈ అప్లికేషన్ నోట్‌లో ఉపయోగించబడింది.

సిస్టమ్ సెటప్

 సైక్లోన్ III BLVDS ట్రాన్స్‌సీవర్‌లతో మల్టీపాయింట్ BLVDS
ఈ సంఖ్య పది సైక్లోన్ III BLVDS ట్రాన్స్‌సీవర్‌లతో కూడిన మల్టీపాయింట్ టోపోలాజీ యొక్క స్కీమాటిక్‌ను చూపుతుంది (U1 నుండి U10 వరకు పేరు పెట్టబడింది).బస్ ట్రాన్స్మిషన్ లైన్ క్రింది లక్షణాలను కలిగి ఉన్నట్లు భావించబడుతుంది:

•  ఒక స్ట్రిప్ లైన్
•  50 Ω యొక్క లక్షణ అవరోధం
• అంగుళానికి 3.6 pF లక్షణ కెపాసిటెన్స్
•  10 అంగుళాల పొడవు
• Intel Arria 10 IBIS మోడల్‌లు ప్రాథమికమైనవి మరియు Intel IBIS మోడల్‌లో అందుబాటులో లేవు web పేజీ. మీకు ఈ ప్రాథమిక Intel Arria 10 IBIS మోడల్‌లు అవసరమైతే, Intelని సంప్రదించండి.
• సుమారు 100 Ω యొక్క బస్ అవకలన లక్షణ అవరోధం
•  1 అంగుళం ప్రతి ట్రాన్స్‌సీవర్ మధ్య అంతరం
• టెర్మినేషన్ రెసిస్టర్ RTతో రెండు చివర్లలో బస్సు ముగించబడింది

• డిఫాల్ట్ డ్రైవ్ బలం 12 mA
• డిఫాల్ట్‌గా స్లో స్లో రేట్ సెట్టింగ్‌లు
• ప్రతి ట్రాన్స్‌సీవర్ యొక్క పిన్ కెపాసిటెన్స్ 6 pF
•  ప్రతి BLVDS ట్రాన్స్‌సీవర్‌పై స్టబ్ అనేది 1 Ω యొక్క లక్షణ అవరోధం యొక్క 50-అంగుళాల మైక్రోస్ట్రిప్ మరియు అంగుళానికి 3 pF యొక్క లక్షణ కెపాసిటెన్స్
•  బస్సుకు ప్రతి ట్రాన్స్‌సీవర్ కనెక్షన్ కెపాసిటెన్స్ (కనెక్టర్, ప్యాడ్ మరియు PCB ద్వారా) 2 pFగా భావించబడుతుంది.
• ప్రతి లోడ్ యొక్క మొత్తం కెపాసిటెన్స్ సుమారు 11 pF

1-అంగుళాల లోడ్ అంతరం కోసం, పంపిణీ చేయబడిన కెపాసిటెన్స్ అంగుళానికి 11 pFకి సమానం. స్టబ్‌ల వల్ల కలిగే ప్రతిబింబాన్ని తగ్గించడానికి మరియు బయటకు వచ్చే సంకేతాలను తగ్గించడానికి
డ్రైవర్, ప్రతి ట్రాన్స్‌సీవర్ అవుట్‌పుట్ వద్ద 50 Ω రెసిస్టర్ RSకు సరిపోలే ఇంపెడెన్స్ ఉంచబడుతుంది.

బస్ ముగింపు
మీరు బస్ క్యారెక్ట్రిక్ కెపాసిటెన్స్ మరియు సెటప్ యొక్క యూనిట్ పొడవుకు పంపిణీ చేయబడిన కెపాసిటెన్స్‌ని ఎఫెక్టివ్ డిఫరెన్షియల్ ఇంపెడెన్స్ ఈక్వేషన్‌లో భర్తీ చేస్తే పూర్తిగా లోడ్ చేయబడిన బస్సు యొక్క ప్రభావవంతమైన ఇంపెడెన్స్ 52 Ω. సరైన సిగ్నల్ సమగ్రత కోసం, మీరు తప్పనిసరిగా RTని 52 Ωకి సరిపోల్చాలి. కింది గణాంకాలు రిసీవర్ ఇన్‌పుట్ పిన్‌ల వద్ద డిఫరెన్షియల్ వేవ్‌ఫార్మ్ (VID)పై సరిపోలిన-, అండర్- మరియు ఓవర్-టెర్మినేషన్ యొక్క ప్రభావాలను చూపుతాయి. డేటా రేటు 100 Mbps. ఈ గణాంకాలలో, అండర్-టెర్మినేషన్ (RT = 25 Ω) రిఫ్లెక్షన్స్‌లో మరియు నాయిస్ మార్జిన్‌ని గణనీయంగా తగ్గిస్తుంది. కొన్ని సందర్భాల్లో, ముగింపులో రిసీవర్ థ్రెషోల్డ్ (VTH = ±100 mV) కూడా ఉల్లంఘిస్తుంది. RTని 50 Ωకి మార్చినప్పుడు, VTHకి సంబంధించి గణనీయమైన నాయిస్ మార్జిన్ ఉంటుంది మరియు ప్రతిబింబం చాలా తక్కువగా ఉంటుంది.

బస్ టెర్మినేషన్ ప్రభావం (U1లో డ్రైవర్, U2లో రిసీవర్)
ఈ చిత్రంలో, U1 ట్రాన్స్‌మిటర్‌గా పనిచేస్తుంది మరియు U2 నుండి U10 రిసీవర్‌లు.

బస్ టెర్మినేషన్ ప్రభావం (U1లో డ్రైవర్, U10లో రిసీవర్)
ఈ చిత్రంలో, U1 ట్రాన్స్‌మిటర్‌గా పనిచేస్తుంది మరియు U2 నుండి U10 రిసీవర్‌లు.

బస్ టెర్మినేషన్ ప్రభావం (U5లో డ్రైవర్, U6లో రిసీవర్)
ఈ చిత్రంలో, U5 ట్రాన్స్‌మిటర్ మరియు మిగిలినవి రిసీవర్లు.

బస్ టెర్మినేషన్ ప్రభావం (U5లో డ్రైవర్, U10లో రిసీవర్)
ఈ చిత్రంలో, U5 ట్రాన్స్‌మిటర్ మరియు మిగిలినవి రిసీవర్లు.బస్సులో డ్రైవర్ మరియు రిసీవర్ యొక్క సాపేక్ష స్థానం కూడా అందుకున్న సిగ్నల్ నాణ్యతను ప్రభావితం చేస్తుంది. డ్రైవర్‌కు సమీపంలో ఉన్న రిసీవర్ చెత్త ట్రాన్స్‌మిషన్ లైన్ ప్రభావాన్ని అనుభవిస్తుంది ఎందుకంటే ఈ స్థానంలో, ఎడ్జ్ రేటు అత్యంత వేగంగా ఉంటుంది. డ్రైవర్ బస్సు మధ్యలో ఉన్నపుడు ఇది మరింత తీవ్రమవుతుంది.
ఉదాహరణకుample, 16వ పేజీలో మూర్తి 20 మరియు 18వ పేజీలో మూర్తి 21ని సరిపోల్చండి. రిసీవర్ U6 వద్ద VID (U5 వద్ద డ్రైవర్) రిసీవర్ U2 (U1 వద్ద డ్రైవర్) కంటే పెద్ద రింగింగ్‌ను చూపుతుంది. మరోవైపు, రిసీవర్ డ్రైవర్ నుండి మరింత దూరంలో ఉన్నప్పుడు అంచు రేటు మందగిస్తుంది. బస్ యొక్క ఒక చివర డ్రైవర్ (U1.14) మరియు రిసీవర్ మరొక చివర (U1) ఉన్న 10 ns నమోదు చేయబడిన అతిపెద్ద రైజ్ సమయం.

స్టబ్ పొడవు
పొడవైన స్టబ్ పొడవు డ్రైవర్ నుండి రిసీవర్‌కు విమాన సమయాన్ని పెంచడమే కాకుండా, పెద్ద లోడ్ కెపాసిటెన్స్‌కు దారితీస్తుంది, ఇది పెద్ద ప్రతిబింబాన్ని కలిగిస్తుంది.

స్టబ్ పొడవును పెంచడం యొక్క ప్రభావం (U1లో డ్రైవర్, U10లో రిసీవర్)
స్టబ్ పొడవును ఒక అంగుళం నుండి రెండు అంగుళాలకు పెంచినప్పుడు మరియు డ్రైవర్ U10 వద్ద ఉన్నప్పుడు ఈ సంఖ్య VIDని U1 వద్ద పోలుస్తుంది.

మొండి ముగింపు
మీరు తప్పనిసరిగా డ్రైవర్ ఇంపెడెన్స్‌ని స్టబ్ క్యారెక్ట్రిక్ ఇంపెడెన్స్‌కి సరిపోల్చాలి. డ్రైవర్ అవుట్‌పుట్ వద్ద సిరీస్ టెర్మినేషన్ రెసిస్టర్ RSను ఉంచడం వల్ల లాంగ్ స్టబ్ మరియు ఫాస్ట్ ఎడ్జ్ రేట్ల వల్ల కలిగే ప్రతికూల ప్రసార లైన్ ప్రభావాన్ని బాగా తగ్గిస్తుంది. అదనంగా, రిసీవర్ స్పెసిఫికేషన్‌కు అనుగుణంగా VIDని అటెన్యూయేట్ చేయడానికి RS మార్చవచ్చు.

స్టబ్ టర్మినేషన్ ప్రభావం (U1లో డ్రైవర్, U2 మరియు U10లో రిసీవర్)
ఈ సంఖ్య U2 ప్రసారం చేస్తున్నప్పుడు U10 మరియు U1 వద్ద VIDని పోలుస్తుంది.

డ్రైవర్ స్లూ రేట్
వేగవంతమైన స్లో రేట్ రైజ్ టైమ్‌ని మెరుగుపరచడానికి సహాయపడుతుంది, ముఖ్యంగా డ్రైవర్ నుండి చాలా దూరంలో ఉన్న రిసీవర్ వద్ద. అయినప్పటికీ, వేగవంతమైన స్ల్యూ రేటు ప్రతిబింబం కారణంగా రింగింగ్‌ను కూడా పెంచుతుంది.

డ్రైవర్ ఎడ్జ్ రేట్ ప్రభావం (U1లో డ్రైవర్, U2 మరియు U10లో రిసీవర్)
ఈ సంఖ్య డ్రైవర్ స్లెవ్ రేట్ ప్రభావాన్ని చూపుతుంది. 12 mA డ్రైవ్ బలంతో స్లో మరియు ఫాస్ట్ స్లే రేట్ మధ్య పోలిక చేయబడుతుంది. డ్రైవర్ U1 వద్ద ఉంది మరియు U2 మరియు U10 వద్ద అవకలన తరంగ రూపాలు పరిశీలించబడతాయి.

మొత్తం సిస్టమ్ పనితీరు

మల్టీపాయింట్ BLVDS ద్వారా మద్దతిచ్చే అత్యధిక డేటా రేట్ డ్రైవర్ నుండి దూరపు రిసీవర్ యొక్క కంటి రేఖాచిత్రాన్ని చూడటం ద్వారా నిర్ణయించబడుతుంది. ఈ ప్రదేశంలో, ప్రసారం చేయబడిన సిగ్నల్ నెమ్మదిగా అంచు రేటును కలిగి ఉంటుంది మరియు కన్ను తెరవడాన్ని ప్రభావితం చేస్తుంది. అందుకున్న సిగ్నల్ యొక్క నాణ్యత మరియు నాయిస్ మార్జిన్ లక్ష్యం అప్లికేషన్‌లపై ఆధారపడి ఉన్నప్పటికీ, కళ్ళు తెరవడం ఎంత విశాలంగా ఉంటే అంత మంచిది. అయితే, మీరు డ్రైవర్‌కు సమీపంలో ఉన్న రిసీవర్‌ను కూడా తనిఖీ చేయాలి, ఎందుకంటే రిసీవర్ డ్రైవర్‌కు దగ్గరగా ఉన్నట్లయితే ట్రాన్స్‌మిషన్ లైన్ ఎఫెక్ట్స్ అధ్వాన్నంగా ఉంటాయి.
మూర్తి 23. 400 Mbps వద్ద కంటి రేఖాచిత్రం (U1లో డ్రైవర్, U2 మరియు U10లో రిసీవర్)
ఈ సంఖ్య 2 Mbps వద్ద డేటా రేటు కోసం U10 (ఎరుపు వక్రత) మరియు U400 (నీలం వక్రత) వద్ద కంటి రేఖాచిత్రాలను వివరిస్తుంది. 1% యూనిట్ విరామం యొక్క యాదృచ్ఛిక జిట్టర్ అనుకరణలో ఊహించబడింది. డ్రైవర్ డిఫాల్ట్ కరెంట్ స్ట్రెంగ్త్ మరియు స్లో రేట్ సెట్టింగ్‌లతో U1 వద్ద ఉంది. బస్సు వాంఛనీయ RT = 50 Ωతో పూర్తిగా లోడ్ చేయబడింది. అతి చిన్న కన్ను తెరవడం U10 వద్ద ఉంది, ఇది U1 నుండి చాలా దూరంలో ఉంది. కంటి ఎత్తు ఎస్amp0.5 యూనిట్ విరామం వద్ద లీడ్ వరుసగా U692 మరియు U543 కోసం 2 mV మరియు 10 mV. రెండు సందర్భాలలో VTH = ±100 mVకి సంబంధించి గణనీయమైన నాయిస్ మార్జిన్ ఉంది.

AN 522 కోసం డాక్యుమెంట్ రివిజన్ హిస్టరీ: మద్దతు ఉన్న Intel FPGA పరికర కుటుంబాలలో బస్ LVDS ఇంటర్‌ఫేస్‌ని అమలు చేయడం

పత్రాలు / వనరులు

intel AN 522 మద్దతు ఉన్న FPGA పరికర కుటుంబాలలో బస్ LVDS ఇంటర్‌ఫేస్‌ని అమలు చేస్తోంది [pdf] యూజర్ గైడ్ AN 522 మద్దతు ఉన్న FPGA పరికర కుటుంబాలలో బస్ LVDS ఇంటర్‌ఫేస్‌ను అమలు చేస్తోంది, AN 522, మద్దతు ఉన్న FPGA పరికర కుటుంబాలలో బస్ LVDS ఇంటర్‌ఫేస్‌ను అమలు చేస్తోంది, మద్దతు ఉన్న FPGA పరికర కుటుంబాలలో ఇంటర్‌ఫేస్, FPGA పరికర కుటుంబాలు

సూచనలు

• వినియోగదారు మాన్యువల్