Intel AN 522 Implementación da interface LVDS de bus en familias de dispositivos FPGA compatibles

Bus LVDS (BLVDS) estende a capacidade de comunicación punto a punto LVDS á configuración multipunto. Multipoint BLVDS ofrece unha solución eficiente para aplicacións de backplane multipunto.

Soporte de implementación de BLVDS en dispositivos Intel FPGA

Pode implementar interfaces BLVDS nestes dispositivos Intel utilizando os estándares de E/S enumerados.

Nota:
A forza da unidade programable e as funcións de velocidade de cambio destes dispositivos permítenche personalizar o teu sistema multipunto para obter o máximo rendemento. Para determinar a taxa de datos máxima admitida, realice unha simulación ou medición en función da configuración e aplicación específica do seu sistema.
BLVDS acabadoview na páxina 4
Tecnoloxía BLVDS en dispositivos Intel na páxina 6
Consumo de enerxía BLVDS na páxina 9
Deseño BLVDS Example na páxina 10
Análise de rendemento na páxina 17
Historial de revisións de documentos para AN 522: implementación da interface LVDS de bus en familias de dispositivos Intel FPGA compatibles na páxina 25
Información relacionada
Estándares de E/S para a interface BLVDS en dispositivos Intel FPGA na páxina 7

BLVDS acabadoview

O sistema típico de multipunto BLVDS consiste nunha serie de pares de transmisores e receptores (transceptores) que están conectados ao bus.
Multipunto BLVDSA configuración da figura anterior proporciona comunicación semidúplex bidireccional mentres minimiza a densidade de interconexión. Calquera transceptor pode asumir o papel de transmisor, sendo os restantes transceptores actuando como receptores (só pode estar activo un transmisor á vez). O control do tráfico do autobús, xa sexa mediante un protocolo ou unha solución de hardware, adoita ser necesario para evitar a disputa do condutor no autobús. O rendemento dun multipunto BLVDS vese moi afectado pola carga capacitiva e a terminación do bus.
Consideracións de deseño
Un bo deseño multipunto debe considerar a carga capacitiva e a terminación do bus para obter unha mellor integridade do sinal. Pode minimizar a capacitancia de carga seleccionando un transceptor con baixa capacitancia de pin, un conector con baixa capacitancia e mantendo a lonxitude corta. Unha das consideracións do deseño multipunto de BLVDS é a impedancia diferencial efectiva dun bus totalmente cargado, denominada impedancia efectiva, e o atraso de propagación a través do bus. Outras consideracións de deseño multipunto de BLVDS inclúen polarización a proba de fallos, tipo de conector e pin-out, deseño de trazado de bus PCB e especificacións de velocidade de bordo do controlador.
Impedancia efectiva
A impedancia efectiva depende da impedancia característica da traza do bus Zo e da carga capacitiva no bus. Os conectores, o esbozo da tarxeta enchufable, a embalaxe e a capacidade de entrada do receptor contribúen á carga capacitiva, o que reduce a impedancia efectiva do bus.
Ecuación 1. Ecuación da impedancia diferencial efectiva
Use esta ecuación para aproximar a impedancia diferencial efectiva do bus cargado (Zeff).Onde:

• Zdiff (Ω) ≈ 2 × Zo = a impedancia característica diferencial do bus
•  Co (pF/polgada) = capacitancia característica por unidade de lonxitude do bus
• CL (pF) = capacidade de cada carga
•  N = número de cargas no autobús
•  H (polgadas) = ​​d × N = lonxitude total do autobús
•  d (polgadas) = ​​espazo entre cada tarxeta enchufable
•  Cd (pF/polgada) = CL/d = capacitancia distribuída por unidade de lonxitude a través do bus

O incremento da capacidade de carga ou un espazo máis próximo entre as tarxetas enchufables reduce a impedancia efectiva. Para optimizar o rendemento do sistema, é importante seleccionar un transceptor e un conector de baixa capacidade. Manteña a lonxitude de cada receptor entre o conector e o pin de E/S do transceptor o máis curta posible.
Impedancia efectiva normalizada versus Cd/Co
Esta figura mostra os efectos da capacitancia distribuída sobre a impedancia efectiva normalizada.A terminación é necesaria en cada extremo do bus, mentres que os datos flúen en ambas direccións. Para reducir a reflexión e o timbre no bus, debes facer coincidir a resistencia de terminación coa impedancia efectiva. Para un sistema con Cd/Co = 3, a impedancia efectiva é 0.5 veces Zdiff. Con dobres terminacións no autobús, o condutor ve unha carga equivalente a 0.25 veces de Zdiff; e, polo tanto, reduce o balance dos sinais e a marxe de ruído diferencial entre as entradas do receptor (se se usa un controlador LVDS estándar). O controlador BLVDS soluciona este problema aumentando a corrente da unidade para conseguir un volume similartage balance nas entradas do receptor.
Retraso de propagación
O atraso de propagación (tPD = Zo × Co) é o atraso de tempo a través da liña de transmisión por unidade de lonxitude. Depende da impedancia característica e da característica
capacidade do bus.
Demora de propagación efectiva
Para un bus cargado, pode calcular o retardo de propagación efectivo con esta ecuación. Podes calcular o tempo para que o sinal se propague do controlador A ao receptor B como tPDEFF × lonxitude da liña entre o controlador A e o receptor B.

Tecnoloxía BLVDS en dispositivos Intel

Nos dispositivos Intel compatibles, a interface BLVDS é compatible con calquera I/banco de fila ou columna alimentado por un VCCIO de 1.8 V (dispositivos Intel Arria 10 e Intel Cyclone 10 GX) ou 2.5 V (outros dispositivos compatibles). Nestes bancos de E/S, a interface admítese nos pinos de E/S diferenciais pero non nos pines de entrada ou saída de reloxo dedicados. Non obstante, nos dispositivos Intel Arria 10 e Intel Cyclone 10 GX, a interface BLVDS é compatible con pinos de reloxo dedicados que se usan como E/S xerais.

•  O transmisor BLVDS usa dous búfers de saída dun único extremo co segundo búfer de saída programado como invertido.
•  O receptor BLVDS usa un búfer de entrada LVDS dedicado.

Búfers de E/S BLVDS nos dispositivos compatiblesUse diferentes búfers de entrada ou saída dependendo do tipo de aplicación:

• Aplicación Multidrop: use o búfer de entrada ou saída dependendo de se o dispositivo está pensado para o funcionamento do controlador ou do receptor.
• Aplicación multipunto: o búfer de saída e o búfer de entrada comparten os mesmos pinos de E/S. Necesitas un sinal de habilitación de saída (oe) para ter tres estados no búfer de saída LVDS cando non estea enviando sinais.
•  Non habilite a terminación en serie no chip (RS OCT) para o búfer de saída.
• Use resistencias externas nos búfers de saída para proporcionar unha impedancia que coincida co talón da tarxeta enchufable.
• Non active a terminación diferencial no chip (RD OCT) para o búfer de entrada diferencial porque a terminación do bus adoita implementarse mediante as resistencias de terminación externas en ambos os extremos do bus.

Estándares de E/S para a interface BLVDS en dispositivos Intel FPGA
Podes implementar a interface BLVDS utilizando os estándares de E/S relevantes e os requisitos de forza actuais para os dispositivos Intel compatibles.
Soporte estándar de E/S e características para a interface BLVDS en dispositivos Intel compatibles

1.  O pin DIFFIO_TX non admite receptores diferenciais LVDS verdadeiros.

Para obter máis información, consulte a documentación do dispositivo respectiva que se indica na sección de información relacionada:

• Para obter información sobre as asignacións de pin, consulte o pin-out do dispositivo files.
• Para coñecer as características dos estándares de E/S, consulte o capítulo E/S do manual do dispositivo.
•  Para as especificacións eléctricas, consulte a folla de datos do dispositivo ou o documento de características de conmutación e CC.

Información relacionada

•  Intel Stratix 10 Pin-Out Files
•  Pin-Out de Stratix V Files
• Pin-Out de Stratix IV Files
•  Pin-Out do dispositivo Stratix III Files
•  Pin-Out do dispositivo Intel Arria 10 Files
•  Pin-Out do dispositivo Arria V Files
•  Pin-Out do dispositivo Arria II GX Files
• Pin-Out do dispositivo Intel Cyclone 10 GX Files
• Pin-Out do dispositivo Intel Cyclone 10 LP Files
• Pin-Out do dispositivo Cyclone V Files
•  Pin-Out do dispositivo Cyclone IV Files
• Pin-Out do dispositivo Cyclone III Files
• Pin-Out do dispositivo Intel MAX 10 Files
• Intel Stratix 10 Guía de usuario de E/S de uso general
•  Características de E/S nos dispositivos Stratix V
•  Características de E/S no dispositivo Stratix IV
•  Características de E/S do dispositivo Stratix III
• Características de E/S nos dispositivos Stratix V
•  Características de E/S no dispositivo Stratix IV
•  Características de E/S do dispositivo Stratix III
•  E/S e E/S de alta velocidade en dispositivos Intel Arria 10
•  Funcións de E/S nos dispositivos Arria V
• Características de E/S nos dispositivos Arria II
•  E/S e E/S de alta velocidade en dispositivos Intel Cyclone 10 GX
•  E/S e E/S de alta velocidade en dispositivos Intel Cyclone 10 LP
• Características de E/S nos dispositivos Cyclone V
• Características de E/S nos dispositivos Cyclone IV
•  Características de E/S da familia de dispositivos Cyclone III
• Intel MAX 10 Guía de usuario de E/S de uso general
•  Folla de datos do dispositivo Intel Stratix 10
• Folla de datos do dispositivo Stratix V
•  Características de CC e conmutación para dispositivos Stratix IV
•  Ficha técnica do dispositivo Stratix III: características de CC e de conmutación
•  Folla de datos do dispositivo Intel Arria 10
•  Folla de datos do dispositivo Arria V
• Ficha de datos do dispositivo para os dispositivos Arria II
• Folla de datos do dispositivo Intel Cyclone 10 GX
•  Folla de datos do dispositivo Intel Cyclone 10 LP
•  Folla de datos do dispositivo Cyclone V
•  Folla de datos do dispositivo Cyclone IV
• Folla de datos do dispositivo Cyclone III
• Folla de datos do dispositivo Intel MAX 10

Consumo de enerxía BLVDS

• Antes de implementar o seu deseño no dispositivo, use o EPE baseado en Excel para o dispositivo compatible que utilice para obter unha magnitude estimada do consumo de enerxía de E/S de BLVDS.
•  Para pins de entrada e bidireccionais, o búfer de entrada BLVDS sempre está activado. O búfer de entrada de BLVDS consome enerxía se hai actividade de conmutación no bus (por exemploample, outros transceptores están enviando e recibindo datos, pero o dispositivo Cyclone III non é o destinatario previsto).
•  Se usas BLVDS como búfer de entrada en multipunto ou como búfer bidireccional en aplicacións multipunto, Intel recomenda introducir unha taxa de alternancia que inclúa todas as actividades no bus, non só as actividades destinadas ao búfer de entrada BLVDS do dispositivo Intel.

Examparchivo de entrada de datos de E/S de BLVDS en el EPE
Esta figura mostra a entrada de E/S de BLVDS no Cyclone III EPE. Para seleccionar estándares de E/S no EPE doutros dispositivos Intel compatibles, consulte a información relacionada.Intel recomenda que use a ferramenta de análise de enerxía Intel Quartus Prime para realizar unha análise de enerxía de E/S de BLVDS precisa despois de completar o seu deseño. A ferramenta de análise de enerxía estima a potencia en función dos detalles específicos do deseño despois de completar o lugar e a ruta. A ferramenta de análise de enerxía aplica unha combinación de actividades de sinal introducidas polo usuario, derivadas da simulación e estimadas que, combinadas cos modelos de circuítos detallados, producen estimacións de potencia moi precisas.
Información relacionada

• Capítulo de análise de potencia, manual Intel Quartus Prime Pro Edition
  Ofrece máis información sobre a ferramenta Intel Quartus Prime Pro Edition Power Analyzer para as familias de dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX.
• Capítulo de análise de potencia, manual Intel Quartus Prime Standard Edition
  Ofrece máis información sobre a ferramenta Intel Quartus Prime Standard Edition Power Analyzer para Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III e Intel MAX 10 familias de dispositivos.
• Páxina Early Power Estimators (EPE) e Power Analyzer
  Ofrece máis información sobre o EPE e a ferramenta Intel Quartus Prime Power Analyzer.
• Implementación da interface LVDS de bus nas familias de dispositivos Intel FPGA compatibles na páxina 3
  Enumera os estándares de E/S para seleccionar no EPE para estimar o consumo de enerxía BLVDS.

Deseño BLVDS Example
O deseño example móstralle como instanciar o búfer de E/S BLVDS nos dispositivos compatibles cos núcleos IP de E/S de propósito xeral (GPIO) relevantes no software Intel Quartus Prime.

•  Dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX: usan o núcleo IP GPIO Intel FPGA.
•  Dispositivos Intel MAX 10: use o núcleo IP GPIO Lite Intel FPGA.
•  Todos os demais dispositivos compatibles: usa o núcleo IP ALTIOBUF.

Podes descargar o deseño example dende o enlace da información relacionada. Para a instancia do buffer de E/S de BLVDS, Intel recomenda os seguintes elementos:

•  Implementa o núcleo IP GPIO en modo bidireccional co modo diferencial activado.
•  Asigne o estándar de E/S aos pinos bidireccionais:
•  BLVDS: dispositivos Intel Cyclone 10 LP, Cyclone IV, Cyclone III e Intel MAX 10.
•  Diferencial SSTL-2 Clase I ou Clase II: dispositivos Stratix V, Stratix IV, Stratix III, Arria V, Arria II e Cyclone V.
• Diferencial SSTL-18 Clase I ou Clase II: dispositivos Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX.

Operación dos búfers de entrada ou saída durante as operacións de escritura e lectura

• O porto oe recibe o sinal oe do núcleo do dispositivo para activar ou desactivar os búfers de saída dun único extremo.
•  Mantén o sinal oe baixo para tri-state os búfers de saída durante a operación de lectura.
•  A función da porta AND é impedir que o sinal transmitido volva ao núcleo do dispositivo. O búfer de entrada diferencial sempre está activado.

Información relacionada

•  Guía de usuario de I/O Buffer (ALTIOBUF) IP Core
•  Guía de usuario de GPIO IP Core
•  Guías de implementación de E/S Intel MAX 10
• Introdución aos núcleos IP Intel FPGA
• Deseño Exampos para AN 522

Ofrece o deseño Intel Quartus Prime, por exemploampos ficheiros utilizados nesta nota da aplicación.
Deseño Example Directrices para dispositivos Intel Stratix 10
Estes pasos só son aplicables aos dispositivos Intel Stratix 10. Asegúrese de usar o núcleo IP GPIO Intel FPGA.

1. Cree un núcleo IP GPIO Intel FPGA que admita un búfer de entrada e saída bidireccional:
   • a. Instancia o núcleo IP GPIO Intel FPGA.
   • b. En Dirección de datos, seleccione Bidir.
   • c. En Ancho de datos, introduza 1.
   • d. Activa Usar búfer diferencial.
   • e. No modo de rexistro, seleccione ningún.
2. Conecte os módulos e os portos de entrada e saída como se mostra na seguinte figura:
   Conexión de portos de entrada e saída Example para dispositivos Intel Stratix 10
3. No Editor de asignacións, asigne o estándar de E/S relevante como se mostra na seguinte figura. Tamén pode configurar as opcións de forza e velocidade actual. En caso contrario, o software Intel Quartus Prime asume a configuración predeterminada.
   Asignación de E/S BLVDS no Editor de asignacións Intel Quartus Prime para dispositivos Intel Stratix 10
4. Compile e realice simulacións funcionales co software ModelSim* – Intel FPGA Edition.

Información relacionada

• ModelSim - Soporte de software Intel FPGA Edition
  Ofrece máis información sobre o software ModelSim – Intel FPGA Edition e contén varias ligazóns a temas como instalación, uso e resolución de problemas.
• Estándares de E/S para a interface BLVDS en dispositivos Intel FPGA na páxina 7
  Lista os pinos e os estándares de E/S que pode asignar manualmente nos dispositivos Intel FPGA compatibles para aplicacións BLVDS.
• Deseño Exampos para AN 522
  Ofrece o deseño Intel Quartus Prime, por exemploampos ficheiros utilizados nesta nota da aplicación.

Deseño Example Directrices para dispositivos Intel Arria 10
Estes pasos só son aplicables a dispositivos Intel Arria 10 que utilizan Intel Quartus Prime Standard Edition. Asegúrese de usar o núcleo IP GPIO Intel FPGA.

1. Abre o StratixV_blvds.qar file para importar o deseño Stratix V example no software Intel Quartus Prime Standard Edition.
2. Migrar o deseño exampli para usar o núcleo IP GPIO Intel FPGA:
   • a. No menú, seleccione Proxecto ➤ Actualizar compoñentes IP.
   • b. Fai dobre clic na entidade "ALIOBUF".
     Aparece a xanela Xestor de complementos de MegaWizard para o núcleo IP ALTIOBUF.
   • c. Desactiva Coincidir proxecto/predeterminado.
   • d. Na familia de dispositivos seleccionada actualmente, seleccione Arria 10.
   • e. Fai clic en Finalizar e, a continuación, fai clic en Finalizar de novo.
   • f. No cadro de diálogo que aparece, faga clic en Aceptar.
     O software Intel Quartus Prime Pro Edition realiza o proceso de migración e despois mostra o editor de parámetros IP GPIO.
3. Configure o núcleo IP GPIO Intel FPGA para admitir un búfer de entrada e saída bidireccional:
   • a. En Dirección de datos, seleccione Bidir.
   • b. En Ancho de datos, introduza 1.
   • c. Activa Usar búfer diferencial.
   • d. Fai clic en Finalizar e xera o núcleo IP.
4. Conecte os módulos e os portos de entrada e saída como se mostra na seguinte figura:
   Conexión de portos de entrada e saída Example para dispositivos Intel Arria 10
5. No Editor de asignacións, asigne o estándar de E/S relevante como se mostra na seguinte figura. Tamén pode configurar as opcións de forza e velocidade actual. En caso contrario, o software Intel Quartus Prime Standard Edition asume a configuración predeterminada para os dispositivos Intel Arria 10: estándar SSTL-18 diferencial Clase I ou Clase II E/S.
   Asignación de E/S BLVDS no Editor de asignacións Intel Quartus Prime para dispositivos Intel Arria 10Nota:
   Para os dispositivos Intel Arria 10, pode asignar manualmente as localizacións dos pines p e n para os pines LVDS co Editor de asignacións.
6. Compile e realice simulacións funcionales co software ModelSim – Intel FPGA Edition.

Información relacionada

• ModelSim - Soporte de software Intel FPGA Edition
  Ofrece máis información sobre o software ModelSim – Intel FPGA Edition e contén varias ligazóns a temas como instalación, uso e resolución de problemas.
• Estándares de E/S para a interface BLVDS en dispositivos Intel FPGA na páxina 7
  Lista os pinos e os estándares de E/S que pode asignar manualmente nos dispositivos Intel FPGA compatibles para aplicacións BLVDS.
• Deseño Exampos para AN 522
  Ofrece o deseño Intel Quartus Prime, por exemploampos ficheiros utilizados nesta nota da aplicación.

Deseño Example Directrices para dispositivos Intel MAX 10
Estes pasos só son aplicables aos dispositivos Intel MAX 10. Asegúrese de utilizar o núcleo IP GPIO Lite Intel FPGA.

1. Cree un núcleo IP GPIO Lite Intel FPGA que admita un búfer de entrada e saída bidireccional:
   • a. Instancia o núcleo IP GPIO Lite Intel FPGA.
   • b. En Dirección de datos, seleccione Bidir.
   • c. En Ancho de datos, introduza 1.
   • d. Activa Usar búfer pseudo diferencial.
   • e. No modo de rexistro, seleccione Omitir.
2. Conecte os módulos e os portos de entrada e saída como se mostra na seguinte figura:
    Conexión de portos de entrada e saída Example para dispositivos Intel MAX 10
3. No Editor de asignacións, asigne o estándar de E/S relevante como se mostra na seguinte figura. Tamén pode configurar as opcións de forza e velocidade actual. En caso contrario, o software Intel Quartus Prime asume a configuración predeterminada.
   Asignación de E/S BLVDS no Editor de asignacións Intel Quartus Prime para dispositivos Intel MAX 10
4. Compile e realice simulacións funcionales co software ModelSim – Intel FPGA Edition.

Información relacionada

• ModelSim - Soporte de software Intel FPGA Edition
  Ofrece máis información sobre o software ModelSim – Intel FPGA Edition e contén varias ligazóns a temas como instalación, uso e resolución de problemas.
• Estándares de E/S para a interface BLVDS en dispositivos Intel FPGA na páxina 7
  Lista os pinos e os estándares de E/S que pode asignar manualmente nos dispositivos Intel FPGA compatibles para aplicacións BLVDS.
• Deseño Exampos para AN 522
  Ofrece o deseño Intel Quartus Prime, por exemploampos ficheiros utilizados nesta nota da aplicación.

Deseño ExampDirectrices para todos os dispositivos compatibles, excepto Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10

Estes pasos son aplicables a todos os dispositivos compatibles excepto Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10. Asegúrese de utilizar o núcleo IP ALTIOBUF.

1.  Cree un núcleo IP ALTIOBUF que admita un búfer de entrada e saída bidireccional:
   • a. Instancia o núcleo IP ALTIOBUF.
   • b. Configure o módulo como un búfer bidireccional.
   • c. En Cal é o número de búfers a instanciar, introduza 1.
   • d. Activa Usar o modo diferencial.
2. Conecte os módulos e os portos de entrada e saída como se mostra na seguinte figura:
    Conexión de portos de entrada e saída Example para todos os dispositivos compatibles excepto os dispositivos Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10
3. No Editor de asignacións, asigne o estándar de E/S relevante como se mostra na seguinte figura segundo o seu dispositivo. Tamén pode configurar as opcións de forza e velocidade actual. En caso contrario, o software Intel Quartus Prime asume a configuración predeterminada.
   • Dispositivos Intel Cyclone 10 LP, Cyclone IV, Cyclone III e Cyclone III LS: estándar de E/S BLVDS aos pinos bidireccionais p e n como se mostra na seguinte figura.
   • Dispositivos Stratix V, Stratix IV, Stratix III, Arria V, Arria II e Cyclone V: estándar diferencial de E/S SSTL-2 Clase I ou Clase II.
     Asignación de E/S BLVDS no Editor de tarefas Intel Quartus PrimeNota: Podes asignar manualmente as localizacións de pin p e n para cada dispositivo compatible co Editor de asignacións. Para ver os dispositivos compatibles e os pinos que pode asignar manualmente, consulte a información relacionada.
4. Compile e realice simulacións funcionales co software ModelSim – Intel FPGA Edition.

Example de resultados de simulación funcional
Cando se afirma o sinal oe, o BLVDS está en modo de operación de escritura. Cando se desactiva o sinal oe, o BLVDS está en modo de operación de lectura.Nota:
Para a simulación usando Verilog HDL, podes usar o banco de probas blvds_tb.v, que se inclúe no deseño respectivo.ample.
Información relacionada

• ModelSim - Soporte de software Intel FPGA Edition
  Ofrece máis información sobre o software ModelSim – Intel FPGA Edition e contén varias ligazóns a temas como instalación, uso e resolución de problemas.
• Estándares de E/S para a interface BLVDS en dispositivos Intel FPGA na páxina 7
  Lista os pinos e os estándares de E/S que pode asignar manualmente nos dispositivos Intel FPGA compatibles para aplicacións BLVDS.
• Deseño Exampos para AN 522
  Ofrece o deseño Intel Quartus Prime, por exemploampos ficheiros utilizados nesta nota da aplicación.

Análise do rendemento

A análise de rendemento multipunto BLVDS demostra o impacto da terminación do bus, a carga, as características do controlador e do receptor e a localización do receptor do condutor no sistema. Podes usar o deseño BLVDS incluído, por exemploampleiros para analizar o rendemento dunha aplicación multipunto:

•  Deseño Cyclone III BLVDS example—este deseño example é aplicable a todas as series de dispositivos Stratix, Arria e Cyclone compatibles. Para a familia de dispositivos Intel Arria 10 ou Intel Cyclone 10 GX, debes migrar o deseño exampprimeiro le á familia de dispositivos respectiva antes de poder usalo.
• Deseño Intel MAX 10 BLVDS example—este deseño example é aplicable á familia de dispositivos Intel MAX 10.
• Deseño Intel Stratix 10 BLVDS example—este deseño example é aplicable á familia de dispositivos Intel Stratix 10.

Nota:
A análise do rendemento dun BLVDS multipunto nesta sección baséase na simulación do modelo de especificación de información de búfer de entrada/saída (IBIS) Cyclone III BLVDS en HyperLynx*.
Intel recomenda que use estes modelos Intel IBIS para a simulación:

• Dispositivos Stratix III, Stratix IV e Stratix V: modelo diferencial SSTL-2 IBIS específico do dispositivo
• Dispositivos Intel Stratix 10, Intel Arria 10(2) e Intel Cyclone 10 GX:
  •  Buffer de saída: modelo IBIS SSTL-18 diferencial
  • Buffer de entrada: modelo LVDS IBIS

Información relacionada

• Páxina do modelo Intel FPGA IBIS
  Ofrece descargas de modelos de dispositivos Intel FPGA.
•  Deseño Exampos para AN 522
  Ofrece o deseño Intel Quartus Prime, por exemploampos ficheiros utilizados nesta nota da aplicación.

Configuración do sistema

 multipunto BLVDS con transceptores Cyclone III BLVDS
Esta figura mostra o esquema dunha topoloxía multipunto con dez transceptores Cyclone III BLVDS (denominados U1 a U10).Suponse que a liña de transmisión do bus ten as seguintes características:

•  Unha liña de tira
•  Impedancia característica de 50 Ω
• Capacidade característica de 3.6 pF por polgada
•  Lonxitude de 10 polgadas
• Os modelos Intel Arria 10 IBIS son preliminares e non están dispoñibles no modelo Intel IBIS web páxina. Se necesitas estes modelos preliminares de Intel Arria 10 IBIS, ponte en contacto con Intel.
• Impedancia característica diferencial de bus de aproximadamente 100 Ω
•  Espazo entre cada transceptor de 1 polgada
• Bus terminado en ambos extremos con resistencia de terminación RT

• Intensidade da unidade predeterminada de 12 mA
• Configuración predeterminada da velocidade de desaceleración lenta
• Capacidade de pin de cada transceptor de 6 pF
•  En cada transceptor BLVDS hai unha microtira de 1 polgada cunha impedancia característica de 50 Ω e unha capacitancia característica de 3 pF por polgada.
•  Suponse que a capacitancia da conexión (conector, almofada e vía na PCB) de cada transceptor ao bus é de 2 pF.
• A capacidade total de cada carga é de aproximadamente 11 pF

Para espazamento de carga de 1 polgada, a capacitancia distribuída é igual a 11 pF por polgada. Para reducir a reflexión causada polos talóns, e tamén para atenuar os sinais que saen
no controlador, colócase na saída de cada transceptor unha resistencia de 50 Ω de impedancia RS.

Terminación de bus
A impedancia efectiva do bus totalmente cargado é de 52 Ω se substitúe a capacitancia característica do bus e a capacitancia distribuída por unidade de lonxitude da configuración na ecuación da impedancia diferencial efectiva. Para unha integridade óptima do sinal, debes facer coincidir RT con 52 Ω. As seguintes figuras mostran os efectos das terminacións coincidentes, inferiores e excesivas na forma de onda diferencial (VID) nos pinos de entrada do receptor. A velocidade de datos é de 100 Mbps. Nestas figuras, a subterminación (RT = 25 Ω) produce reflexións e unha redución significativa da marxe do ruído. Nalgúns casos, a terminación incluso viola o limiar do receptor (VTH = ±100 mV). Cando RT se cambia a 50 Ω, hai unha marxe de ruído substancial con respecto a VTH e a reflexión é insignificante.

Efecto da terminación do bus (condutor en U1, receptor en U2)
Nesta figura, U1 actúa como transmisor e U2 a U10 son os receptores.

Efecto da terminación do bus (condutor en U1, receptor en U10)
Nesta figura, U1 actúa como transmisor e U2 a U10 son os receptores.

Efecto da terminación do bus (condutor en U5, receptor en U6)
Nesta figura, U5 é o transmisor e o resto son receptores.

Efecto da terminación do bus (condutor en U5, receptor en U10)
Nesta figura, U5 é o transmisor e o resto son receptores.A posición relativa do condutor e do receptor no autobús tamén afecta a calidade do sinal recibido. O receptor máis próximo ao condutor experimenta o peor efecto da liña de transmisión porque neste lugar, a velocidade de bordo é a máis rápida. Isto empeora cando o condutor está situado no medio do autobús.
Por example, compare a Figura 16 na páxina 20 e a Figura 18 na páxina 21. VID no receptor U6 (condutor en U5) mostra un timbre maior que o no receptor U2 (condutor en U1). Por outra banda, a velocidade de bordo redúcese cando o receptor está máis lonxe do condutor. O maior tempo de subida rexistrado é de 1.14 ns co condutor situado nun extremo do autobús (U1) e o receptor no outro extremo (U10).

Lonxitude do talón
A lonxitude máis longa do talón non só aumenta o tempo de voo do condutor ata o receptor, senón que tamén produce unha maior capacidade de carga, o que provoca unha maior reflexión.

Efecto do aumento da lonxitude do talón (condutor en U1, receptor en U10)
Esta cifra compara o VID en U10 cando a lonxitude do talón aumenta de unha polgada a dúas polgadas e o controlador está en U1.

Terminación de talón
Debe facer coincidir a impedancia do controlador coa impedancia característica do talón. A colocación dunha resistencia de terminación en serie RS na saída do controlador reduce en gran medida o efecto adverso da liña de transmisión causado por talón longo e velocidades de bordo rápidas. Ademais, RS pódese cambiar para atenuar o VID para cumprir coa especificación do receptor.

Efecto da terminación do talón (condutor en U1, receptor en U2 e U10)
Esta cifra compara o VID en U2 e U10 cando U1 está transmitindo.

Taxa de cambio de condutor
Unha velocidade de avance rápida axuda a mellorar o tempo de subida, especialmente no receptor máis afastado do condutor. Non obstante, unha velocidade de deslizamento máis rápida tamén aumenta o timbre debido á reflexión.

Efecto da taxa de vantaxe do condutor (condutor en U1, receptor en U2 e U10)
Esta figura amosa o efecto da taxa de avance do condutor. Faise unha comparación entre a velocidade de rotación lenta e rápida cunha forza de 12 mA. O controlador está en U1 e examínanse as formas de onda diferenciais en U2 e U10.

Rendemento xeral do sistema

A velocidade de datos máis alta admitida por un BLVDS multipunto determínase observando o diagrama ocular do receptor máis afastado dun controlador. Neste lugar, o sinal transmitido ten a velocidade de bordo máis lenta e afecta a apertura dos ollos. Aínda que a calidade do sinal recibido e o obxectivo da marxe de ruído dependen das aplicacións, canto máis ampla sexa a apertura dos ollos, mellor. Non obstante, tamén debe comprobar o receptor máis próximo ao condutor, porque os efectos da liña de transmisión tenden a ser peores se o receptor está situado máis preto do condutor.
Figura 23. Diagrama do ollo a 400 Mbps (condutor en U1, receptor en U2 e U10)
Esta figura ilustra os diagramas de ollos en U2 (curva vermella) e U10 (curva azul) para unha velocidade de datos a 400 Mbps. Na simulación asúmese unha fluctuación aleatoria dun intervalo unitario do 1%. O controlador está en U1 coa configuración predeterminada de intensidade de corrente e velocidade de cambio. O bus está totalmente cargado cunha RT óptima = 50 Ω. A apertura dos ollos máis pequena está en U10, que está máis lonxe de U1. A altura dos ollos sampconducido no intervalo de 0.5 unidades é de 692 mV e 543 mV para U2 e U10, respectivamente. Hai unha marxe de ruído substancial con respecto a VTH = ±100 mV para ambos os casos.

Historial de revisión de documentos para AN 522: implementación da interface LVDS de bus en familias de dispositivos Intel FPGA compatibles

Documentos/Recursos

Intel AN 522 Implementación da interface LVDS de bus en familias de dispositivos FPGA compatibles [pdfGuía do usuario AN 522 Implementación da interface LVDS de bus en familias de dispositivos FPGA admitidas, AN 522, implementación da interface LVDS de bus en familias de dispositivos FPGA admitidas, interface en familias de dispositivos FPGA admitidas, familias de dispositivos FPGA

Referencias

• Manual de usuario