intel AN 522 implementacija LVDS interfejsa sabirnice u podržane porodice FPGA uređaja

Sabirnica LVDS (BLVDS) proširuje sposobnost LVDS point-to-point komunikacije na konfiguraciju sa više tačaka. Multipoint BLVDS nudi efikasno rešenje za aplikacije na zadnjoj ploči sa više tačaka.

Podrška za implementaciju BLVDS-a u Intel FPGA uređajima

Možete implementirati BLVDS interfejse u ove Intel uređaje koristeći navedene I/O standarde.

Napomena:
Programabilne karakteristike snage pogona i brzine kretanja u ovim uređajima omogućavaju vam da prilagodite svoj sistem sa više tačaka za maksimalne performanse. Da biste odredili maksimalnu podržanu brzinu podataka, izvršite simulaciju ili mjerenje na osnovu vašeg specifičnog podešavanja sistema i aplikacije.
BLVDS Overview na strani 4
BLVDS tehnologija u Intel uređajima na stranici 6
BLVDS Potrošnja energije na stranici 9
BLVDS Design Example na stranici 10
Analiza učinka na stranici 17
Istorija revizije dokumenta za AN 522: Implementacija LVDS interfejsa sabirnice u podržanim porodicama Intel FPGA uređaja na stranici 25
Povezane informacije
I/O standardi za BLVDS sučelje u Intel FPGA uređajima na stranici 7

BLVDS Overview

Tipični BLVDS sistem sa više tačaka sastoji se od većeg broja parova predajnika i prijemnika (primopredajnika) koji su povezani na magistralu.
Multipoint BLVDSKonfiguracija na prethodnoj slici pruža dvosmjernu poludupleksnu komunikaciju dok minimizira gustinu međupovezivanja. Svaki primopredajnik može preuzeti ulogu odašiljača, s tim da se preostali primopredajnici ponašaju kao prijemnici (samo jedan predajnik može biti aktivan istovremeno). Kontrola saobraćaja sabirnice, bilo putem protokola ili hardverskog rješenja, obično je potrebna kako bi se izbjegla svađa vozača na sabirnici. Na performanse BLVDS-a sa više tačaka u velikoj meri utiče kapacitivno opterećenje i završetak na magistrali.
Razmatranje dizajna
Dobar dizajn sa više tačaka mora uzeti u obzir kapacitivno opterećenje i završetak na sabirnici kako bi se postigao bolji integritet signala. Kapacitivnost opterećenja možete minimizirati odabirom primopredajnika sa niskim kapacitetom pinova, konektora sa niskim kapacitetom i održavanjem kratkog stuba. Jedno od razmatranja pri projektovanju BLVDS sa više tačaka je efektivna diferencijalna impedansa potpuno napunjene magistrale, koja se naziva efektivna impedansa, i kašnjenje širenja kroz magistralu. Ostala razmatranja u vezi sa dizajnom BLVDS-a sa više tačaka uključuju sigurnosno prednamještanje, tip konektora i pin-out, raspored tragova PCB magistrale i specifikacije brzine ivice drajvera.
Efektivna impedansa
Efektivna impedansa zavisi od karakteristične impedanse Zo i kapacitivnog opterećenja sabirnice. Konektori, priključak na priključnoj kartici, pakovanje i ulazni kapacitet prijemnika doprinose kapacitivnom opterećenju, što smanjuje efektivnu impedanciju magistrale.
Jednačina 1. Jednačina efektivne diferencijalne impedanse
Koristite ovu jednačinu za aproksimaciju efektivne diferencijalne impedanse opterećene magistrale (Zeff).gdje:

• Zdiff (Ω) ≈ 2 × Zo = diferencijalna karakteristična impedancija sabirnice
•  Co (pF/inč) = karakteristični kapacitet po jedinici dužine magistrale
• CL (pF) = kapacitivnost svakog opterećenja
•  N = broj tereta na autobusu
•  H (inč) = d × N = ukupna dužina sabirnice
•  d (inč) = razmak između svake plug-in kartice
•  Cd (pF/inč) = CL/d = raspoređeni kapacitet po jedinici dužine preko magistrale

Povećanje kapaciteta opterećenja ili bliži razmak između plug-in kartica smanjuje efektivnu impedanciju. Da biste optimizirali performanse sistema, važno je odabrati primopredajnik i konektor niske kapacitivnosti. Neka dužina svakog priključka prijemnika između konektora i I/O pina primopredajnika bude što je moguće kraća.
Normalizovana efektivna impedancija u odnosu na Cd/Co
Ova slika prikazuje efekte distribuirane kapacitivnosti na normalizovanu efektivnu impedanciju.Završetak je potreban na svakom kraju magistrale, dok podaci teku u oba smjera. Da biste smanjili refleksiju i zvonjenje na magistrali, morate uskladiti završni otpornik sa efektivnom impedancijom. Za sistem sa Cd/Co = 3, efektivna impedansa je 0.5 puta veća od Zdiff. Sa dvostrukim završecima na autobusu, vozač vidi ekvivalentno opterećenje od 0.25 puta od Zdiffa; i na taj način smanjuje ljuljanje signala i marginu diferencijalnog šuma preko ulaza prijemnika (ako se koristi standardni LVDS drajver). BLVDS drajver rješava ovaj problem povećanjem struje pogona kako bi se postigao sličan voltage zamahnuti na ulazima prijemnika.
Propagation Delay
Kašnjenje širenja (tPD = Zo × Co) je vremensko kašnjenje kroz dalekovod po jedinici dužine. Zavisi od karakteristične impedancije i karakteristike
kapacitet autobusa.
Efektivna kašnjenja širenja
Za napunjenu magistralu, možete izračunati efektivno kašnjenje širenja pomoću ove jednačine. Možete izračunati vrijeme za širenje signala od drajvera A do prijemnika B kao tPDEFF × dužina linije između drajvera A i prijemnika B.

BLVDS tehnologija u Intel uređajima

U podržanim Intel uređajima, BLVDS interfejs je podržan u svim redovima ili kolonama I/bankama koje se napajaju VCCIO od 1.8 V (Intel Arria 10 i Intel Cyclone 10 GX uređaji) ili 2.5 V (drugi podržani uređaji). U ovim I/O bankama, interfejs je podržan na diferencijalnim I/O pinovima, ali ne i na namenskim ulaznim ili izlaznim pinovima takta. Međutim, u uređajima Intel Arria 10 i Intel Cyclone 10 GX, BLVDS sučelje je podržano na namjenskim takt pinovima koji se koriste kao opšti I/O.

•  BLVDS odašiljač koristi dva jednostruka izlazna bafera sa drugim izlaznim baferom koji je programiran kao invertiran.
•  BLVDS prijemnik koristi namenski LVDS ulazni bafer.

BLVDS I/O baferi u podržanim uređajimaKoristite različite ulazne ili izlazne bafere ovisno o vrsti aplikacije:

• Multidrop aplikacija—koristite ulazni ili izlazni bafer ovisno o tome da li je uređaj namijenjen za rad drajvera ili prijemnika.
• Multipoint aplikacija—izlazni bafer i ulazni bafer dijele iste I/O pinove. Potreban vam je signal za omogućavanje izlaza (oe) za tri stanja LVDS izlaznog bafera kada ne šalje signale.
•  Nemojte omogućiti završetak serije na čipu (RS OCT) za izlazni bafer.
• Koristite eksterne otpornike na izlaznim baferima kako biste osigurali podudaranje impedancije sa priključkom na priključnoj kartici.
• Nemojte omogućiti diferencijalni završetak na čipu (RD OCT) za diferencijalni ulazni bafer jer se završetak sabirnice obično implementira pomoću vanjskih završnih otpornika na oba kraja magistrale.

I/O standardi za BLVDS interfejs u Intel FPGA uređajima
Možete implementirati BLVDS interfejs koristeći relevantne I/O standarde i trenutne zahtjeve snage za podržane Intel uređaje.
I/O standard i podrška za funkcije za BLVDS interfejs u podržanim Intel uređajima

1.  DIFFIO_TX pin ne podržava prave LVDS diferencijalne prijemnike.

Za više informacija pogledajte odgovarajuću dokumentaciju uređaja kao što je navedeno u odjeljku povezanih informacija:

• Za informacije o dodjeli pinova, pogledajte pin-out uređaja files.
• Za karakteristike I/O standarda, pogledajte poglavlje I/O priručnika za uređaj.
•  Za električne specifikacije pogledajte tehnički list uređaja ili dokument sa karakteristikama istosmjerne struje i prekidača.

Povezane informacije

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Device Pin-Out Files
•  Intel Arria 10 Device Pin-Out Files
•  Pin-Out uređaja Arria V Files
•  Pin-Out uređaja Arria II GX Files
• Pin-Out uređaja Intel Cyclone 10 GX Files
• Pin-Out uređaja Intel Cyclone 10 LP Files
• Cyclone V Device Pin-Out Files
•  Cyclone IV Device Pin-Out Files
• Cyclone III Device Pin-Out Files
• Pin-out uređaja Intel MAX 10 Files
• Intel Stratix 10 I/O korisnički vodič opšte namene
•  I/O karakteristike u Stratix V uređajima
•  I/O karakteristike u Stratix IV uređaju
•  Stratix III I/O karakteristike uređaja
• I/O karakteristike u Stratix V uređajima
•  I/O karakteristike u Stratix IV uređaju
•  Stratix III I/O karakteristike uređaja
•  I/O i High Speed ​​I/O u Intel Arria 10 uređajima
•  I/O karakteristike u Arria V uređajima
• I/O karakteristike u Arria II uređajima
•  I/O i High Speed ​​I/O u Intel Cyclone 10 GX uređajima
•  I/O i High Speed ​​I/O u Intel Cyclone 10 LP uređajima
• I/O karakteristike u Cyclone V uređajima
• I/O karakteristike u Cyclone IV uređajima
•  I/O karakteristike u porodici Cyclone III uređaja
• Intel MAX 10 General Purpose I/O korisnički priručnik
•  Tehnički list uređaja Intel Stratix 10
• Tehnički list uređaja Stratix V
•  DC i sklopne karakteristike za Stratix IV uređaje
•  Tehnički list uređaja Stratix III: DC i prekidačke karakteristike
•  Podaci o uređaju Intel Arria 10
•  Podaci o uređaju Arria V
• Tehnički list uređaja za Arria II uređaje
• Podaci o uređaju Intel Cyclone 10 GX
•  Podaci o uređaju Intel Cyclone 10 LP
•  Podaci o uređaju Cyclone V
•  Podaci o uređaju Cyclone IV
• Podaci o uređaju Cyclone III
• Tehnički list uređaja Intel MAX 10

BLVDS Potrošnja energije

• Prije implementacije vašeg dizajna u uređaj, koristite EPE baziran na Excelu za podržani uređaj koji koristite da biste dobili procijenjenu veličinu BLVDS I/O potrošnje energije.
•  Za ulazne i dvosmjerne pinove, BLVDS ulazni bafer je uvijek omogućen. BLVDS ulazni bafer troši energiju ako postoji aktivnost prebacivanja na sabirnici (nprampdrugi primopredajnici šalju i primaju podatke, ali Cyclone III uređaj nije željeni primalac).
•  Ako koristite BLVDS kao ulazni bafer u multidrop ili kao dvosmerni bafer u aplikacijama sa više tačaka, Intel preporučuje da unesete brzinu prebacivanja koja uključuje sve aktivnosti na magistrali, a ne samo aktivnosti namenjene ulaznom baferu BLVDS Intel uređaja.

Example BLVDS I/O unosa podataka u EPE
Ova slika prikazuje BLVDS I/O unos u Cyclone III EPE. Da biste odabrali I/O standarde u EPE drugih podržanih Intel uređaja, pogledajte povezane informacije.Intel preporučuje da koristite Intel Quartus Prime Power Analyzer Tool za izvođenje tačne BLVDS I/O analize napajanja nakon što završite svoj dizajn. Alat za analizu snage procjenjuje snagu na osnovu specifičnosti dizajna nakon završetka postavljanja i rute. Alat za analizu snage primjenjuje kombinaciju aktivnosti signala koje unese korisnik, izvede simulaciju i procijeni, što, u kombinaciji s detaljnim modelima kola, daje vrlo precizne procjene snage.
Povezane informacije

• Poglavlje Analiza napajanja, priručnik za Intel Quartus Prime Pro Edition
  Pruža više informacija o alatu Intel Quartus Prime Pro Edition Power Analyzer za porodice uređaja Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX.
• Poglavlje Analiza napajanja, priručnik za Intel Quartus Prime Standard Edition
  Pruža više informacija o alatu Intel Quartus Prime Standard Edition Power Analyzer za Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III i Intel MAX 10 porodica uređaja.
• Stranica Rani procjenitelji snage (EPE) i analizator snage
  Pruža više informacija o EPE i alatu Intel Quartus Prime Power Analyzer.
• Implementacija LVDS interfejsa sabirnice u podržanim porodicama Intel FPGA uređaja na stranici 3
  Navodi I/O standarde koje treba izabrati u EPE za procjenu potrošnje energije BLVDS.

BLVDS Design Example
Dizajn exampLe pokazuje kako da instancirate BLVDS I/O bafer na podržanim uređajima sa relevantnim I/O jezgrama opšte namene (GPIO) u softveru Intel Quartus Prime.

•  Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX uređaji—koriste GPIO Intel FPGA IP jezgro.
•  Intel MAX 10 uređaji—koristite GPIO Lite Intel FPGA IP jezgro.
•  Svi ostali podržani uređaji—koristite ALTIOBUF IP jezgro.

Dizajn možete preuzeti nprample sa linka u povezanim informacijama. Za instancu BLVDS I/O bafera, Intel preporučuje sljedeće stavke:

•  Implementirajte GPIO IP jezgro u dvosmjernom načinu rada s uključenim diferencijalnim načinom rada.
•  Dodijelite I/O standard dvosmjernim pinovima:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III i Intel MAX 10 uređaji.
•  Diferencijalni SSTL-2 klasa I ili klasa II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II i Cyclone V uređaji.
• Diferencijalni SSTL-18 Class I ili Class II—Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX uređaji.

Rad ulaznih ili izlaznih bafera tokom operacija pisanja i čitanja

• Oe port prima oe signal iz jezgre uređaja kako bi omogućio ili onemogućio jednostrane izlazne bafere.
•  Održavajte nizak oe signal za trostruko stanje izlaznih bafera tokom operacije čitanja.
•  Funkcija AND gejta je da zaustavi odaslani signal da se vrati nazad u jezgro uređaja. Diferencijalni ulazni bafer je uvijek omogućen.

Povezane informacije

•  I/O bafer (ALTIOBUF) IP Core Korisničko uputstvo
•  GPIO IP Core korisnički priručnik
•  Vodiči za implementaciju Intel MAX 10 I/O
• Uvod u Intel FPGA IP jezgra
• Design Examples za AN 522

Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj aplikaciji.
Design Example Smjernice za Intel Stratix 10 uređaje
Ovi koraci se odnose samo na Intel Stratix 10 uređaje. Uverite se da koristite GPIO Intel FPGA IP jezgro.

1. Kreirajte GPIO Intel FPGA IP jezgro koje može podržati dvosmjerni ulazni i izlazni bafer:
   • a. Instancirajte GPIO Intel FPGA IP jezgro.
   • b. U Smjeru podataka odaberite Bidir.
   • c. U širini podataka unesite 1.
   • d. Uključite Koristi diferencijalni bafer.
   • e. U načinu registracije, ne odaberite nijednu.
2. Povežite module i ulazne i izlazne portove kao što je prikazano na sljedećoj slici:
   Povezivanje ulaznih i izlaznih portova Example za Intel Stratix 10 uređaje
3. U uređivaču dodjele dodijelite relevantni I/O standard kao što je prikazano na sljedećoj slici. Također možete postaviti opcije trenutne jačine i brzine usporavanja. Inače, softver Intel Quartus Prime pretpostavlja podrazumevane postavke.
   BLVDS I/O dodjela u Intel Quartus Prime Assignment Editoru za Intel Stratix 10 uređaje
4. Kompilirajte i izvršite funkcionalnu simulaciju pomoću softvera ModelSim* – Intel FPGA Edition.

Povezane informacije

• ModelSim – Intel FPGA Edition softverska podrška
  Pruža više informacija o softveru ModelSim – Intel FPGA Edition i sadrži različite veze do tema kao što su instalacija, korištenje i rješavanje problema.
• I/O standardi za BLVDS sučelje u Intel FPGA uređajima na stranici 7
  Navodi pinove i I/O standarde koje možete ručno dodijeliti podržanim Intel FPGA uređajima za BLVDS aplikacije.
• Design Examples za AN 522
  Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj aplikaciji.

Design Example Smjernice za Intel Arria 10 uređaje
Ovi koraci su primjenjivi samo na Intel Arria 10 uređaje koji koriste Intel Quartus Prime Standard Edition. Uverite se da koristite GPIO Intel FPGA IP jezgro.

1. Otvorite StratixV_blvds.qar file za uvoz Stratix V dizajna exampu softver Intel Quartus Prime Standard Edition.
2. Migrirajte dizajn nprampda koristite GPIO Intel FPGA IP jezgro:
   • a. Na izborniku odaberite Project ➤ Upgrade IP Components.
   • b. Dvaput kliknite na entitet “ALIOBUF”.
     Pojavljuje se prozor MegaWizard Plug-In Manager za ALTIOBUF IP jezgro.
   • c. Isključite Uparivanje projekta/podrazumevano.
   • d. U trenutno odabranoj porodici uređaja odaberite Arria 10.
   • e. Kliknite na Završi, a zatim ponovo kliknite na Završi.
   • f. U dijaloškom okviru koji se pojavi kliknite na OK.
     Softver Intel Quartus Prime Pro Edition izvodi proces migracije i zatim prikazuje uređivač GPIO IP parametara.
3. Konfigurirajte GPIO Intel FPGA IP jezgro da podržava dvosmjerni ulazni i izlazni bafer:
   • a. U Smjeru podataka odaberite Bidir.
   • b. U širini podataka unesite 1.
   • c. Uključite Koristi diferencijalni bafer.
   • d. Kliknite Završi i generirajte IP jezgro.
4. Povežite module i ulazne i izlazne portove kao što je prikazano na sljedećoj slici:
   Povezivanje ulaznih i izlaznih portova Example za Intel Arria 10 uređaje
5. U uređivaču dodjele dodijelite relevantni I/O standard kao što je prikazano na sljedećoj slici. Također možete postaviti opcije trenutne jačine i brzine usporavanja. Inače, softver Intel Quartus Prime Standard Edition pretpostavlja podrazumevane postavke za Intel Arria 10 uređaje—Diferencijalni SSTL-18 Klasa I ili Klasa II I/O standard.
   BLVDS I/O dodjela u Intel Quartus Prime Assignment Editoru za Intel Arria 10 uređajeNapomena:
   Za Intel Arria 10 uređaje, možete ručno dodijeliti i p i n lokacije pinova za LVDS pinove pomoću uređivača dodjele.
6. Sastavite i izvršite funkcionalnu simulaciju pomoću softvera ModelSim – Intel FPGA Edition.

Povezane informacije

• ModelSim – Intel FPGA Edition softverska podrška
  Pruža više informacija o softveru ModelSim – Intel FPGA Edition i sadrži različite veze do tema kao što su instalacija, korištenje i rješavanje problema.
• I/O standardi za BLVDS sučelje u Intel FPGA uređajima na stranici 7
  Navodi pinove i I/O standarde koje možete ručno dodijeliti podržanim Intel FPGA uređajima za BLVDS aplikacije.
• Design Examples za AN 522
  Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj aplikaciji.

Design Example Smjernice za Intel MAX 10 uređaje
Ovi koraci se odnose samo na Intel MAX 10 uređaje. Uverite se da koristite GPIO Lite Intel FPGA IP jezgro.

1. Kreirajte GPIO Lite Intel FPGA IP jezgro koje može podržati dvosmjerni ulazni i izlazni bafer:
   • a. Instancirajte GPIO Lite Intel FPGA IP jezgro.
   • b. U Smjeru podataka odaberite Bidir.
   • c. U širini podataka unesite 1.
   • d. Uključite Koristi pseudo diferencijalni bafer.
   • e. U režimu registracije, izaberite Zaobilazi.
2. Povežite module i ulazne i izlazne portove kao što je prikazano na sljedećoj slici:
    Povezivanje ulaznih i izlaznih portova Example za Intel MAX 10 uređaje
3. U uređivaču dodjele dodijelite relevantni I/O standard kao što je prikazano na sljedećoj slici. Također možete postaviti opcije trenutne jačine i brzine usporavanja. Inače, softver Intel Quartus Prime pretpostavlja podrazumevane postavke.
   BLVDS I/O dodjela u Intel Quartus Prime Assignment Editoru za Intel MAX 10 uređaje
4. Sastavite i izvršite funkcionalnu simulaciju pomoću softvera ModelSim – Intel FPGA Edition.

Povezane informacije

• ModelSim – Intel FPGA Edition softverska podrška
  Pruža više informacija o softveru ModelSim – Intel FPGA Edition i sadrži različite veze do tema kao što su instalacija, korištenje i rješavanje problema.
• I/O standardi za BLVDS sučelje u Intel FPGA uređajima na stranici 7
  Navodi pinove i I/O standarde koje možete ručno dodijeliti podržanim Intel FPGA uređajima za BLVDS aplikacije.
• Design Examples za AN 522
  Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj aplikaciji.

Design Example Smjernice za sve podržane uređaje osim Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10

Ovi koraci su primjenjivi na sve podržane uređaje osim Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10. Uvjerite se da koristite ALTIOBUF IP jezgro.

1.  Kreirajte ALTIOBUF IP jezgro koje može podržati dvosmjerni ulazni i izlazni bafer:
   • a. Instancirajte ALTIOBUF IP jezgro.
   • b. Konfigurirajte modul kao dvosmjerni bafer.
   • c. U Koliki je broj bafera za instanciranje, unesite 1.
   • d. Uključite Koristi diferencijalni način rada.
2. Povežite module i ulazne i izlazne portove kao što je prikazano na sljedećoj slici:
    Povezivanje ulaznih i izlaznih portova Example za sve podržane uređaje osim Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10 uređaja
3. U uređivaču dodjele dodijelite relevantni I/O standard kao što je prikazano na sljedećoj slici prema vašem uređaju. Također možete postaviti opcije trenutne jačine i brzine usporavanja. Inače, softver Intel Quartus Prime pretpostavlja podrazumevane postavke.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III i Cyclone III LS uređaji—BLVDS I/O standard na dvosmjerne p i n pinove kao što je prikazano na sljedećoj slici.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II i Cyclone V uređaji—Diferencijalni SSTL-2 Klasa I ili Klasa II I/O standard.
     BLVDS I/O dodjela u Intel Quartus Prime Assignment EditoruNapomena: Možete ručno dodijeliti i p i n pin lokacije za svaki podržani uređaj pomoću uređivača dodjele. Za podržane uređaje i pinove koje možete ručno dodijeliti pogledajte povezane informacije.
4. Sastavite i izvršite funkcionalnu simulaciju pomoću softvera ModelSim – Intel FPGA Edition.

Example od rezultata funkcionalne simulacije
Kada se potvrdi oe signal, BLVDS je u načinu rada za pisanje. Kada se oe signal poništi, BLVDS je u načinu rada za čitanje.Napomena:
Za simulaciju koristeći Verilog HDL, možete koristiti blvds_tb.v testbench, koji je uključen u odgovarajući dizajn npr.ample.
Povezane informacije

• ModelSim – Intel FPGA Edition softverska podrška
  Pruža više informacija o softveru ModelSim – Intel FPGA Edition i sadrži različite veze do tema kao što su instalacija, korištenje i rješavanje problema.
• I/O standardi za BLVDS sučelje u Intel FPGA uređajima na stranici 7
  Navodi pinove i I/O standarde koje možete ručno dodijeliti podržanim Intel FPGA uređajima za BLVDS aplikacije.
• Design Examples za AN 522
  Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj aplikaciji.

Analiza performansi

Analiza performansi BLVDS sa više tačaka pokazuje uticaj završetka magistrale, opterećenja, karakteristike drajvera i prijemnika i lokaciju prijemnika od drajvera na sistemu. Možete koristiti priloženi BLVDS dizajn npramples za analizu performansi aplikacije sa više tačaka:

•  Cyclone III BLVDS dizajn example—ovaj dizajn nprample je primjenjiv na sve podržane serije uređaja Stratix, Arria i Cyclone. Za porodicu uređaja Intel Arria 10 ili Intel Cyclone 10 GX, morate migrirati dizajn exampprije nego što ga možete koristiti.
• Intel MAX 10 BLVDS dizajn example—ovaj dizajn nprample je primjenjiv na familiju uređaja Intel MAX 10.
• Intel Stratix 10 BLVDS dizajn example—ovaj dizajn nprampLe je primjenjiv na porodicu uređaja Intel Stratix 10.

Napomena:
Analiza performansi BLVDS-a sa više tačaka u ovom odeljku zasnovana je na simulaciji modela Cyclone III BLVDS specifikacije ulazno/izlaznih informacija bafera (IBIS) u HyperLynx*.
Intel preporučuje da koristite ove Intel IBIS modele za simulaciju:

• Stratix III, Stratix IV i Stratix V uređaji – Diferencijalni SSTL-2 IBIS model specifičan za uređaj
• Intel Stratix 10, Intel Arria 10(2) i Intel Cyclone 10 GX uređaji:
  •  Izlazni bafer—Diferencijalni SSTL-18 IBIS model
  • Ulazni bafer—LVDS IBIS model

Povezane informacije

• Stranica modela Intel FPGA IBIS
  Omogućava preuzimanja modela Intel FPGA uređaja.
•  Design Examples za AN 522
  Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj aplikaciji.

Podešavanje sistema

 Multipoint BLVDS sa Cyclone III BLVDS primopredajnicima
Ova slika prikazuje šemu topologije više tačaka sa deset Cyclone III BLVDS primopredajnika (nazvanih U1 do U10).Pretpostavlja se da sabirni dalekovod ima sljedeće karakteristike:

•  Strip linija
•  Karakteristična impedansa od 50 Ω
• Karakteristični kapacitet od 3.6 pF po inču
•  Dužina 10 inča
• Intel Arria 10 IBIS modeli su preliminarni i nisu dostupni na Intel IBIS modelu web stranica. Ako su vam potrebni ovi preliminarni Intel Arria 10 IBIS modeli, kontaktirajte Intel.
• Diferencijalna karakteristična impedancija magistrale od približno 100 Ω
•  Razmak između svakog primopredajnika od 1 inča
• Sabirnica je završena na oba kraja završnim otpornikom RT

• Zadana snaga pogona od 12 mA
• Postavke sporog usporavanja prema zadanim postavkama
• Kapacitet pinova svakog primopredajnika je 6 pF
•  Stub na svakom BLVDS primopredajniku je mikrotraka od 1 inča karakteristične impedanse od 50 Ω i karakterističnog kapaciteta od 3 pF po inču
•  Kapacitet konekcije (konektor, jastučić i preko u PCB-u) svakog primopredajnika na sabirnicu se pretpostavlja da je 2 pF
• Ukupni kapacitet svakog opterećenja je približno 11 pF

Za razmak opterećenja od 1 inča, raspoređeni kapacitet je jednak 11 pF po inču. Za smanjenje refleksije uzrokovane stubovima, kao i za smanjenje signala koji izlaze iz njih
drajver, otpornik RS koji odgovara impedansi od 50 Ω se postavlja na izlaz svakog primopredajnika.

Bus Termination
Efektivna impedansa potpuno napunjene magistrale je 52 Ω ako zamenite karakteristični kapacitet magistrale i distribuirani kapacitet po jedinici dužine podešavanja u efektivnu jednačinu diferencijalne impedanse. Za optimalan integritet signala, morate uskladiti RT sa 52 Ω. Sljedeće slike pokazuju efekte usklađene, pod- i prekomjerne terminacije na diferencijalni talasni oblik (VID) na ulaznim pinovima prijemnika. Brzina prenosa podataka je 100 Mbps. Na ovim slikama, podterminacija (RT = 25 Ω) dovodi do refleksije i značajnog smanjenja margine šuma. U nekim slučajevima, pod terminacijom čak prelazi i prag prijemnika (VTH = ±100 mV). Kada se RT promijeni na 50 Ω, postoji značajna margina šuma u odnosu na VTH i refleksija je zanemarljiva.

Učinak prekida sabirnice (vozač u U1, prijemnik u U2)
Na ovoj slici, U1 djeluje kao predajnik, a U2 do U10 su prijemnici.

Učinak prekida sabirnice (vozač u U1, prijemnik u U10)
Na ovoj slici, U1 djeluje kao predajnik, a U2 do U10 su prijemnici.

Učinak prekida sabirnice (vozač u U5, prijemnik u U6)
Na ovoj slici, U5 je predajnik, a ostalo su prijemnici.

Učinak prekida sabirnice (vozač u U5, prijemnik u U10)
Na ovoj slici, U5 je predajnik, a ostalo su prijemnici.Relativni položaj vozača i prijemnika na magistrali takođe utiče na kvalitet primljenog signala. Prijemnik najbliži vozaču doživljava najgori učinak dalekovoda jer je na ovoj lokaciji brzina ruba najbrža. Ovo se pogoršava kada se vozač nalazi na sredini autobusa.
Za nprample, uporedite sliku 16 na strani 20 i sliku 18 na strani 21. VID na prijemniku U6 (drajver na U5) pokazuje jače zvono od onog na prijemniku U2 (drajver na U1). S druge strane, brzina ivica se usporava kada se prijemnik nalazi dalje od vozača. Najveće zabeleženo vreme porasta je 1.14 ns sa drajverom koji se nalazi na jednom kraju magistrale (U1), a prijemnikom na drugom kraju (U10).

Stub Length
Veća dužina stuba ne samo da povećava vrijeme leta od vozača do prijemnika, već rezultira i većim kapacitetom opterećenja, što uzrokuje veću refleksiju.

Efekat povećanja dužine stuba (pogon u U1, prijemnik u U10)
Ova slika poredi VID na U10 kada se dužina stuba poveća sa jednog inča na dva inča i vozač je na U1.

Stub Termination
Morate uskladiti impedanciju drajvera sa karakterističnom impedancijom stuba. Postavljanje serijskog završnog otpornika RS na izlaz drajvera uvelike smanjuje negativan efekat dalekovoda uzrokovan dugim stubom i brzim ivicama. Pored toga, RS se može promijeniti da bi se smanjio VID kako bi se zadovoljila specifikacija prijemnika.

Učinak Stub Terminacije (Upravljač u U1, Prijemnik u U2 i U10)
Ova slika upoređuje VID na U2 i U10 kada U1 emituje.

Driver Slew Rate
Brza brzina usporavanja pomaže da se poboljša vrijeme uspona, posebno na prijemniku koji je najudaljeniji od vozača. Međutim, veća brzina povećanja također povećava zvonjenje zbog refleksije.

Efekat brzine drajvera (drajver u U1, prijemnik u U2 i U10)
Ova slika prikazuje efekat brzine usporavanja vozača. Napravljeno je poređenje između sporog i brzog napona sa snagom pogona od 12 mA. Drajver je na U1 i ispituju se diferencijalni talasni oblici na U2 i U10.

Ukupne performanse sistema

Najveća brzina podataka koju podržava BLVDS sa više tačaka određuje se gledanjem dijagrama oka najudaljenijeg prijemnika od vozača. Na ovoj lokaciji, odaslani signal ima najsporiju brzinu ruba i utječe na otvaranje oka. Iako kvalitet primljenog signala i cilj margine šuma zavise od aplikacija, što je širi otvor za oči, to bolje. Međutim, morate provjeriti i prijemnik koji je najbliži vozaču, jer efekti dalekovoda imaju tendenciju da budu gori ako se prijemnik nalazi bliže vozaču.
Slika 23. Očni dijagram pri 400 Mbps (drajver u U1, prijemnik u U2 i U10)
Ova slika ilustruje očne dijagrame na U2 (crvena kriva) i U10 (plava kriva) za brzinu prenosa podataka od 400 Mbps. U simulaciji se pretpostavlja slučajni jitter od 1% jediničnog intervala. Drajver je na U1 sa zadanim postavkama jačine struje i brzine usporavanja. Sabirnica je potpuno opterećena sa optimalnim RT = 50 Ω. Najmanji otvor za oči je na U10, koji je najdalje od U1. Visina očiju sampLED u intervalu od 0.5 jedinica je 692 mV i 543 mV za U2 i U10, respektivno. Postoji značajna margina šuma u odnosu na VTH = ±100 mV za oba slučaja.

Istorija revizije dokumenta za AN 522: Implementacija LVDS interfejsa sabirnice u podržanim porodicama Intel FPGA uređaja

Dokumenti / Resursi

intel AN 522 implementacija LVDS interfejsa sabirnice u podržane porodice FPGA uređaja [pdf] Korisnički priručnik AN 522 Implementacija Bus LVDS sučelja u podržanim porodicama FPGA uređaja, AN 522, Implementacija Bus LVDS sučelja u podržanim porodicama FPGA uređaja, Interfejs u podržanim porodicama FPGA uređaja, FPGA porodicama uređaja

Reference

• Uputstvo za upotrebu