intel AN 522 Melaksanakan Antara Muka LVDS Bas dalam Keluarga Peranti FPGA yang Disokong

LVDS Bas (BLVDS) memanjangkan keupayaan komunikasi titik-ke-titik LVDS kepada konfigurasi berbilang titik. Multipoint BLVDS menawarkan penyelesaian yang cekap untuk aplikasi satah belakang berbilang titik.

Sokongan Pelaksanaan BLVDS dalam Peranti FPGA Intel

Anda boleh melaksanakan antara muka BLVDS dalam peranti Intel ini menggunakan piawaian I/O yang disenaraikan.

Nota:
Ciri kekuatan pemacu boleh atur dan kadar slew dalam peranti ini membolehkan anda menyesuaikan sistem berbilang titik anda untuk prestasi maksimum. Untuk menentukan kadar data maksimum yang disokong, lakukan simulasi atau pengukuran berdasarkan persediaan dan aplikasi sistem khusus anda.
BLVDS Selesaiview di muka surat 4
Teknologi BLVDS dalam Peranti Intel pada halaman 6
Penggunaan Kuasa BLVDS pada halaman 9
Reka Bentuk BLVDS Cthample di halaman 10
Analisis Prestasi di muka surat 17
Sejarah Semakan Dokumen untuk AN 522: Melaksanakan Antara Muka LVDS Bas dalam Keluarga Peranti FPGA Intel yang Disokong pada halaman 25
Maklumat Berkaitan
Piawaian I/O untuk Antara Muka BLVDS dalam Peranti FPGA Intel pada halaman 7

BLVDS Selesaiview

Sistem BLVDS berbilang titik biasa terdiri daripada beberapa pasangan pemancar dan penerima (transceiver) yang disambungkan ke bas.
BLVDS berbilang titikKonfigurasi dalam rajah sebelumnya menyediakan komunikasi separuh dupleks dua arah sambil meminimumkan ketumpatan antara sambungan. Mana-mana transceiver boleh mengambil alih peranan sebagai pemancar, dengan baki transceiver bertindak sebagai penerima (hanya satu pemancar boleh aktif pada satu masa). Kawalan trafik bas, sama ada melalui protokol atau penyelesaian perkakasan biasanya diperlukan untuk mengelakkan perbalahan pemandu di dalam bas. Prestasi BLVDS berbilang titik sangat dipengaruhi oleh pemuatan kapasitif dan penamatan pada bas.
Pertimbangan Reka Bentuk
Reka bentuk berbilang titik yang baik mesti mempertimbangkan beban kapasitif dan penamatan pada bas untuk mendapatkan integriti isyarat yang lebih baik. Anda boleh meminimumkan kapasitansi beban dengan memilih transceiver dengan kapasitans pin rendah, penyambung dengan kapasitans rendah dan memastikan panjang stub pendek. Salah satu pertimbangan reka bentuk BLVDS berbilang titik ialah galangan pembezaan berkesan bas yang dimuatkan sepenuhnya, dirujuk sebagai galangan berkesan, dan kelewatan perambatan melalui bas. Pertimbangan reka bentuk BLVDS berbilang titik lain termasuk pincang selamat-gagal, jenis penyambung dan pin keluar, susun atur jejak bas PCB dan spesifikasi kadar kelebihan pemandu.
Impedans Berkesan
Impedans berkesan bergantung pada impedans ciri surih bas Zo dan muatan kapasitif pada bas. Penyambung, rintisan pada kad pemalam, pembungkusan, dan kemuatan input penerima semuanya menyumbang kepada pemuatan kapasitif, yang mengurangkan impedans berkesan bas.
Persamaan 1. Persamaan Impedans Pembezaan Berkesan
Gunakan persamaan ini untuk menganggarkan galangan pembezaan berkesan bagi bas yang dimuatkan (Zeff).di mana:

• Zdiff (Ω) ≈ 2 × Zo = galangan ciri pembezaan bas
•  Co (pF/inci) = kemuatan ciri per unit panjang bas
• CL (pF) = kemuatan setiap beban
•  N = bilangan muatan dalam bas
•  H (inci) = d × N = jumlah panjang bas
•  d (inci) = jarak antara setiap kad pemalam
•  Cd (pF/inci) = CL/d = kemuatan teragih per unit panjang merentasi bas

Kenaikan kapasitansi beban atau jarak yang lebih rapat antara kad pemalam mengurangkan galangan berkesan. Untuk mengoptimumkan prestasi sistem, adalah penting untuk memilih transceiver dan penyambung kapasitans rendah. Pastikan setiap panjang stub penerima antara penyambung dan pin I/O transceiver sesingkat mungkin.
Impedans Berkesan Dinormalisasi Berbanding Cd/Co
Angka ini menunjukkan kesan kemuatan teragih ke atas impedans berkesan ternormal.Penamatan diperlukan pada setiap hujung bas, manakala data mengalir dalam kedua-dua arah. Untuk mengurangkan pantulan dan deringan pada bas, anda mesti memadankan perintang penamatan kepada impedans berkesan. Untuk sistem dengan Cd/Co = 3, impedans berkesan ialah 0.5 kali Zdiff. Dengan penamatan dua kali pada bas, pemandu melihat beban setara 0.25 kali Zdiff; dan dengan itu mengurangkan ayunan isyarat dan margin hingar berbeza merentasi input penerima (jika pemacu LVDS standard digunakan). Pemacu BLVDS menangani isu ini dengan meningkatkan arus pemacu untuk mencapai vol yang serupatage hayun pada input penerima.
Kelewatan Pembiakan
Kelewatan perambatan (tPD = Zo × Co) ialah kelewatan masa melalui talian penghantaran per unit panjang. Ia bergantung kepada impedans ciri dan ciri
kapasitansi bas.
Kelewatan Pembiakan Berkesan
Untuk bas yang dimuatkan, anda boleh mengira kelewatan perambatan berkesan dengan persamaan ini. Anda boleh mengira masa untuk isyarat merambat dari pemandu A ke penerima B sebagai tPDEFF × panjang garisan antara pemandu A dan penerima B.

Teknologi BLVDS dalam Peranti Intel

Dalam peranti Intel yang disokong, antara muka BLVDS disokong dalam mana-mana baris atau lajur I/bank yang dikuasakan oleh VCCIO 1.8 V (peranti Intel Arria 10 dan Intel Cyclone 10 GX) atau 2.5 V (peranti lain yang disokong). Dalam bank I/O ini, antara muka disokong pada pin I/O berbeza tetapi bukan pada input jam khusus atau pin output jam. Walau bagaimanapun, dalam peranti Intel Arria 10 dan Intel Cyclone 10 GX, antara muka BLVDS disokong pada pin jam khusus yang digunakan sebagai I/O umum.

•  Pemancar BLVDS menggunakan dua penampan keluaran satu hujung dengan penimbal keluaran kedua diprogramkan sebagai terbalik.
•  Penerima BLVDS menggunakan penimbal input LVDS khusus.

Penampan I/O BLVDS dalam Peranti yang DisokongGunakan penimbal input atau output yang berbeza bergantung pada jenis aplikasi:

• Aplikasi berbilang titisan—gunakan penimbal input atau output bergantung pada sama ada peranti bertujuan untuk operasi pemacu atau penerima.
• Aplikasi berbilang titik—penampan output dan penimbal input berkongsi pin I/O yang sama. Anda memerlukan isyarat daya output (oe) untuk menyatakan tiga penampan output LVDS apabila ia tidak menghantar isyarat.
•  Jangan dayakan penamatan siri pada cip (RS OCT) untuk penimbal keluaran.
• Gunakan perintang luaran pada penimbal keluaran untuk menyediakan padanan impedans pada stub pada kad pemalam.
• Jangan dayakan penamatan pembezaan pada cip (RD OCT) untuk penimbal input pembezaan kerana penamatan bas biasanya dilaksanakan menggunakan perintang penamatan luaran pada kedua-dua hujung bas.

Piawaian I/O untuk Antara Muka BLVDS dalam Peranti Intel FPGA
Anda boleh melaksanakan antara muka BLVDS menggunakan piawaian I/O yang berkaitan dan keperluan kekuatan semasa untuk peranti Intel yang disokong.
Standard I/O dan Sokongan Ciri untuk Antara Muka BLVDS dalam Peranti Intel yang Disokong

1.  Pin DIFFIO_TX tidak menyokong penerima pembezaan LVDS sebenar.

Untuk maklumat lanjut, rujuk dokumentasi peranti masing-masing seperti yang disenaraikan dalam bahagian maklumat berkaitan:

• Untuk maklumat penetapan pin, rujuk pin keluar peranti files.
• Untuk ciri piawaian I/O, rujuk bab I/O buku panduan peranti.
•  Untuk spesifikasi elektrik, rujuk kepada lembaran data peranti atau DC dan dokumen ciri pensuisan.

Maklumat Berkaitan

•  Intel Stratix 10 Pin-Out Files
•  Pin-Out Stratix V Files
• Pin-Out Stratix IV Files
•  Pin-Out Peranti Stratix III Files
•  Pin-Out Peranti Intel Arria 10 Files
•  Pin-Out Peranti Arria V Files
•  Pin-Out Peranti Arria II GX Files
• Pin-Out Peranti Intel Cyclone 10 GX Files
• Pin-Out Peranti Intel Cyclone 10 LP Files
• Pin-Out Peranti Cyclone V Files
•  Pin-Out Peranti Siklon IV Files
• Pin-Out Peranti Siklon III Files
• Pin-Out Peranti Intel MAX 10 Files
• Panduan Pengguna I/O Tujuan Am Intel Stratix 10
•  Ciri I/O dalam Peranti Stratix V
•  Ciri I/O dalam Peranti Stratix IV
•  Ciri I/O Peranti Stratix III
• Ciri I/O dalam Peranti Stratix V
•  Ciri I/O dalam Peranti Stratix IV
•  Ciri I/O Peranti Stratix III
•  I/O dan I/O Berkelajuan Tinggi dalam Peranti Intel Arria 10
•  Ciri I/O dalam Peranti Arria V
• Ciri I/O dalam Peranti Arria II
•  I/O dan I/O Berkelajuan Tinggi dalam Peranti Intel Cyclone 10 GX
•  I/O dan I/O Berkelajuan Tinggi dalam Peranti LP Intel Cyclone 10
• Ciri I/O dalam Peranti Siklon V
• Ciri I/O dalam Peranti Siklon IV
•  Ciri I/O dalam Keluarga Peranti Cyclone III
• Panduan Pengguna I/O Tujuan Am Intel MAX 10
•  Lembaran Data Peranti Intel Stratix 10
• Lembaran Data Peranti Stratix V
•  DC dan Ciri Pensuisan untuk Peranti Stratix IV
•  Helaian Data Peranti Stratix III: DC dan Ciri Pensuisan
•  Lembaran Data Peranti Intel Arria 10
•  Lembaran Data Peranti Arria V
• Helaian Data Peranti untuk Peranti Arria II
• Lembaran Data Peranti Intel Cyclone 10 GX
•  Lembaran Data Peranti Intel Cyclone 10 LP
•  Helaian Data Peranti Cyclone V
•  Lembaran Data Peranti Cyclone IV
• Helaian Data Peranti Cyclone III
• Lembaran Data Peranti Intel MAX 10

Penggunaan Kuasa BLVDS

• Sebelum melaksanakan reka bentuk anda ke dalam peranti, gunakan EPE berasaskan Excel untuk peranti yang disokong yang anda gunakan untuk mendapatkan anggaran magnitud penggunaan kuasa I/O BLVDS.
•  Untuk pin input dan dwiarah, penimbal input BLVDS sentiasa didayakan. Penampan input BLVDS menggunakan kuasa jika terdapat aktiviti pensuisan pada bas (contohnyaampOleh itu, transceiver lain sedang menghantar dan menerima data, tetapi peranti Cyclone III bukanlah penerima yang dimaksudkan).
•  Jika anda menggunakan BLVDS sebagai penimbal input dalam multidrop atau sebagai penimbal dwiarah dalam aplikasi berbilang titik, Intel mengesyorkan memasukkan kadar togol yang merangkumi semua aktiviti dalam bas, bukan hanya aktiviti yang dimaksudkan untuk penimbal input BLVDS peranti Intel.

Example daripada BLVDS I/O Data Entry dalam EPE
Angka ini menunjukkan kemasukan I/O BLVDS dalam Cyclone III EPE. Untuk piawaian I/O untuk memilih dalam EPE peranti Intel lain yang disokong, rujuk maklumat berkaitan.Intel mengesyorkan agar anda menggunakan Alat Penganalisis Kuasa Intel Quartus Prime untuk melaksanakan analisis kuasa I/O BLVDS yang tepat selepas anda melengkapkan reka bentuk anda. Alat Penganalisis Kuasa menganggarkan kuasa berdasarkan spesifikasi reka bentuk selepas tempat dan laluan selesai. Alat Penganalisis Kuasa menggunakan gabungan aktiviti isyarat yang dimasukkan pengguna, diperolehi simulasi dan anggaran yang, digabungkan dengan model litar terperinci, menghasilkan anggaran kuasa yang sangat tepat.
Maklumat Berkaitan

• Bab Analisis Kuasa, Buku Panduan Edisi Intel Quartus Prime Pro
  Menyediakan maklumat lanjut tentang alat Penganalisis Kuasa Edisi Intel Quartus Prime Pro untuk keluarga peranti Intel Stratix 10, Intel Arria 10 dan Intel Cyclone 10 GX.
• Bab Analisis Kuasa, Buku Panduan Edisi Standard Intel Quartus Prime
  Menyediakan maklumat lanjut tentang alat Penganalisis Kuasa Edisi Standard Intel Quartus Prime untuk Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III dan Intel MAX 10 keluarga peranti.
• Halaman Penganggar Kuasa Awal (EPE) dan Penganalisis Kuasa
  Menyediakan maklumat lanjut tentang EPE dan alat Penganalisis Kuasa Intel Quartus Prime.
• Melaksanakan Antara Muka LVDS Bas dalam Keluarga Peranti FPGA Intel yang Disokong pada halaman 3
  Menyenaraikan piawaian I/O untuk dipilih dalam EPE untuk menganggarkan penggunaan kuasa BLVDS.

Reka Bentuk BLVDS Cthample
Reka bentuk exampsaya menunjukkan kepada anda cara untuk membuat instantiate penampan I/O BLVDS dalam peranti yang disokong dengan teras IP I/O (GPIO) tujuan umum yang berkaitan dalam perisian Intel Quartus Prime.

•  Peranti Intel Stratix 10, Intel Arria 10 dan Intel Cyclone 10 GX—gunakan teras IP GPIO Intel FPGA.
•  Peranti Intel MAX 10—gunakan teras IP GPIO Lite Intel FPGA.
•  Semua peranti lain yang disokong—gunakan teras IP ALTIOBUF.

Anda boleh memuat turun reka bentuk bekasample daripada pautan dalam maklumat berkaitan. Untuk contoh penimbal I/O BLVDS, Intel mengesyorkan item berikut:

•  Laksanakan teras IP GPIO dalam mod dwiarah dengan mod pembezaan dihidupkan.
•  Tetapkan standard I/O kepada pin dua arah:
•  BLVDS—Peranti Intel Cyclone 10 LP, Cyclone IV, Cyclone III dan Intel MAX 10.
•  SSTL-2 Kelas I atau Kelas II Berbeza—Peranti Stratix V, Stratix IV, Stratix III, Arria V, Arria II dan Cyclone V.
• SSTL-18 Kelas I atau Kelas II Berbeza—Peranti Intel Stratix 10, Intel Arria 10 dan Intel Cyclone 10 GX.

Operasi Penampan Input atau Output Semasa Operasi Tulis dan Baca

• Port oe menerima isyarat oe daripada teras peranti untuk mendayakan atau melumpuhkan penimbal output satu hujung.
•  Pastikan isyarat oe rendah untuk menyatakan tiga penimbal output semasa operasi baca.
•  Fungsi get AND adalah untuk menghentikan isyarat yang dihantar daripada kembali ke teras peranti. Penampan input pembezaan sentiasa didayakan.

Maklumat Berkaitan

•  Panduan Pengguna Teras IP I/O Buffer (ALTIOBUF).
•  Panduan Pengguna Teras IP GPIO
•  Panduan Pelaksanaan I/O Intel MAX 10
• Pengenalan kepada Teras IP FPGA Intel
• Reka Bentuk Cthamples untuk AN 522

Menyediakan reka bentuk Intel Quartus Prime examples yang digunakan dalam nota permohonan ini.
Reka Bentuk CthampGaris Panduan untuk Peranti Intel Stratix 10
Langkah-langkah ini terpakai untuk peranti Intel Stratix 10 sahaja. Pastikan anda menggunakan teras IP FPGA Intel GPIO.

1. Buat teras IP GPIO Intel FPGA yang boleh menyokong penimbal input dan output dua arah:
   • a. Segerakan teras IP GPIO Intel FPGA.
   • b. Dalam Arah Data, pilih Bidir.
   • c. Dalam Lebar data, masukkan 1.
   • d. Hidupkan Gunakan penimbal pembezaan.
   • e. Dalam mod Daftar, pilih tiada.
2. Sambungkan modul dan port input dan output seperti yang ditunjukkan dalam rajah berikut:
   Sambungan Port Input dan Output Cthample untuk Peranti Intel Stratix 10
3. Dalam Editor Tugasan, tetapkan standard I/O yang berkaitan seperti yang ditunjukkan dalam rajah berikut. Anda juga boleh menetapkan pilihan kekuatan semasa dan kadar slew. Jika tidak, perisian Intel Quartus Prime menggunakan tetapan lalai.
   Tugasan I/O BLVDS dalam Editor Tugasan Intel Quartus Prime untuk Peranti Intel Stratix 10
4. Susun dan laksanakan simulasi berfungsi dengan perisian ModelSim* – Intel FPGA Edition.

Maklumat Berkaitan

• ModelSim – Sokongan Perisian Edisi FPGA Intel
  Menyediakan lebih banyak maklumat tentang ModelSim – perisian Intel FPGA Edition dan mengandungi pelbagai pautan ke topik seperti pemasangan, penggunaan dan penyelesaian masalah.
• Piawaian I/O untuk Antara Muka BLVDS dalam Peranti FPGA Intel pada halaman 7
  Menyenaraikan pin dan piawaian I/O yang boleh anda tetapkan secara manual dalam peranti Intel FPGA yang disokong untuk aplikasi BLVDS.
• Reka Bentuk Cthamples untuk AN 522
  Menyediakan reka bentuk Intel Quartus Prime examples yang digunakan dalam nota permohonan ini.

Reka Bentuk CthampGaris Panduan untuk Peranti Intel Arria 10
Langkah-langkah ini terpakai pada peranti Intel Arria 10 yang menggunakan Intel Quartus Prime Standard Edition sahaja. Pastikan anda menggunakan teras IP FPGA Intel GPIO.

1. Buka StratixV_blvds.qar file untuk mengimport reka bentuk Stratix V exampmasuk ke dalam perisian Intel Quartus Prime Standard Edition.
2. Pindahkan reka bentuk exampuntuk menggunakan teras IP GPIO Intel FPGA:
   • a. Pada menu, pilih Projek ➤ Naik Taraf Komponen IP.
   • b. Klik dua kali pada entiti “ALIOBUF”.
     Tetingkap MegaWizard Plug-In Manager untuk teras IP ALTIOBUF muncul.
   • c. Matikan padankan projek/lalai.
   • d. Dalam Keluarga peranti yang dipilih pada masa ini, pilih Arria 10.
   • e. Klik Selesai dan kemudian klik Selesai sekali lagi.
   • f. Dalam kotak dialog yang muncul, klik OK.
     Perisian Intel Quartus Prime Pro Edition menjalankan proses migrasi dan kemudian memaparkan editor parameter IP GPIO.
3. Konfigurasikan teras IP GPIO Intel FPGA untuk menyokong penimbal input dan output dua arah:
   • a. Dalam Arah Data, pilih Bidir.
   • b. Dalam Lebar data, masukkan 1.
   • c. Hidupkan Gunakan penimbal pembezaan.
   • d. Klik Selesai dan jana teras IP.
4. Sambungkan modul dan port input dan output seperti yang ditunjukkan dalam rajah berikut:
   Sambungan Port Input dan Output Cthample untuk Peranti Intel Arria 10
5. Dalam Editor Tugasan, tetapkan standard I/O yang berkaitan seperti yang ditunjukkan dalam rajah berikut. Anda juga boleh menetapkan pilihan kekuatan semasa dan kadar slew. Jika tidak, perisian Intel Quartus Prime Standard Edition menganggap tetapan lalai untuk peranti Intel Arria 10—standard SSTL-18 Class I atau Class II I/O Berbeza.
   Tugasan I/O BLVDS dalam Editor Tugasan Intel Quartus Prime untuk Peranti Intel Arria 10Nota:
   Untuk peranti Intel Arria 10, anda boleh menetapkan kedua-dua lokasi pin p dan n secara manual untuk pin LVDS dengan Editor Tugasan.
6. Susun dan laksanakan simulasi berfungsi dengan perisian ModelSim – Intel FPGA Edition.

Maklumat Berkaitan

• ModelSim – Sokongan Perisian Edisi FPGA Intel
  Menyediakan lebih banyak maklumat tentang ModelSim – perisian Intel FPGA Edition dan mengandungi pelbagai pautan ke topik seperti pemasangan, penggunaan dan penyelesaian masalah.
• Piawaian I/O untuk Antara Muka BLVDS dalam Peranti FPGA Intel pada halaman 7
  Menyenaraikan pin dan piawaian I/O yang boleh anda tetapkan secara manual dalam peranti Intel FPGA yang disokong untuk aplikasi BLVDS.
• Reka Bentuk Cthamples untuk AN 522
  Menyediakan reka bentuk Intel Quartus Prime examples yang digunakan dalam nota permohonan ini.

Reka Bentuk CthampGaris Panduan untuk Peranti Intel MAX 10
Langkah-langkah ini hanya terpakai pada peranti Intel MAX 10 sahaja. Pastikan anda menggunakan teras IP GPIO Lite Intel FPGA.

1. Buat teras IP GPIO Lite Intel FPGA yang boleh menyokong penimbal input dan output dua arah:
   • a. Segerakan teras IP GPIO Lite Intel FPGA.
   • b. Dalam Arah Data, pilih Bidir.
   • c. Dalam Lebar data, masukkan 1.
   • d. Hidupkan Gunakan penimbal perbezaan pseudo.
   • e. Dalam mod Daftar, pilih Pintasan.
2. Sambungkan modul dan port input dan output seperti yang ditunjukkan dalam rajah berikut:
    Sambungan Port Input dan Output Cthample untuk Peranti Intel MAX 10
3. Dalam Editor Tugasan, tetapkan standard I/O yang berkaitan seperti yang ditunjukkan dalam rajah berikut. Anda juga boleh menetapkan pilihan kekuatan semasa dan kadar slew. Jika tidak, perisian Intel Quartus Prime menggunakan tetapan lalai.
   Tugasan I/O BLVDS dalam Editor Tugasan Intel Quartus Prime untuk Peranti Intel MAX 10
4. Susun dan laksanakan simulasi berfungsi dengan perisian ModelSim – Intel FPGA Edition.

Maklumat Berkaitan

• ModelSim – Sokongan Perisian Edisi FPGA Intel
  Menyediakan lebih banyak maklumat tentang ModelSim – perisian Intel FPGA Edition dan mengandungi pelbagai pautan ke topik seperti pemasangan, penggunaan dan penyelesaian masalah.
• Piawaian I/O untuk Antara Muka BLVDS dalam Peranti FPGA Intel pada halaman 7
  Menyenaraikan pin dan piawaian I/O yang boleh anda tetapkan secara manual dalam peranti Intel FPGA yang disokong untuk aplikasi BLVDS.
• Reka Bentuk Cthamples untuk AN 522
  Menyediakan reka bentuk Intel Quartus Prime examples yang digunakan dalam nota permohonan ini.

Reka Bentuk CthampGaris Panduan untuk Semua Peranti yang Disokong Kecuali Intel Arria 10, Intel Cyclone 10 GX dan Intel MAX 10

Langkah ini terpakai kepada semua peranti yang disokong kecuali Intel Arria 10, Intel Cyclone 10 GX dan Intel MAX 10. Pastikan anda menggunakan teras IP ALTIOBUF.

1.  Buat teras IP ALTIOBUF yang boleh menyokong penimbal input dan output dua arah:
   • a. Segerakan teras IP ALTIOBUF.
   • b. Konfigurasikan modul Sebagai penimbal dua arah.
   • c. Dalam Berapakah bilangan penimbal yang akan digunakan, masukkan 1.
   • d. Hidupkan Gunakan mod pembezaan.
2. Sambungkan modul dan port input dan output seperti yang ditunjukkan dalam rajah berikut:
    Sambungan Port Input dan Output Cthample untuk Semua Peranti yang Disokong Kecuali Peranti Intel Arria 10, Intel Cyclone 10 GX dan Intel MAX 10
3. Dalam Editor Tugasan, tetapkan standard I/O yang berkaitan seperti yang ditunjukkan dalam rajah berikut mengikut peranti anda. Anda juga boleh menetapkan pilihan kekuatan semasa dan kadar slew. Jika tidak, perisian Intel Quartus Prime menggunakan tetapan lalai.
   • Peranti Intel Cyclone 10 LP, Cyclone IV, Cyclone III dan Cyclone III LS—standard I/O BLVDS kepada pin p dan n dwiarah seperti yang ditunjukkan dalam rajah berikut.
   • Peranti Stratix V, Stratix IV, Stratix III, Arria V, Arria II dan Cyclone V—Piwaian SSTL-2 Kelas I atau Kelas II I/O yang berbeza.
     Tugasan I/O BLVDS dalam Editor Tugasan Intel Quartus PrimeNota: Anda boleh menetapkan secara manual kedua-dua lokasi pin p dan n untuk setiap peranti yang disokong dengan Editor Tugasan. Untuk peranti yang disokong dan pin yang boleh anda tetapkan secara manual, rujuk maklumat berkaitan.
4. Susun dan laksanakan simulasi berfungsi dengan perisian ModelSim – Intel FPGA Edition.

ExampHasil Simulasi Fungsional
Apabila isyarat oe ditegaskan, BLVDS berada dalam mod operasi tulis. Apabila isyarat oe dinyahakan, BLVDS berada dalam mod operasi baca.Nota:
Untuk simulasi menggunakan Verilog HDL, anda boleh menggunakan blvds_tb.v testbench, yang disertakan dalam bekas reka bentuk masing-masingample.
Maklumat Berkaitan

• ModelSim – Sokongan Perisian Edisi FPGA Intel
  Menyediakan lebih banyak maklumat tentang ModelSim – perisian Intel FPGA Edition dan mengandungi pelbagai pautan ke topik seperti pemasangan, penggunaan dan penyelesaian masalah.
• Piawaian I/O untuk Antara Muka BLVDS dalam Peranti FPGA Intel pada halaman 7
  Menyenaraikan pin dan piawaian I/O yang boleh anda tetapkan secara manual dalam peranti Intel FPGA yang disokong untuk aplikasi BLVDS.
• Reka Bentuk Cthamples untuk AN 522
  Menyediakan reka bentuk Intel Quartus Prime examples yang digunakan dalam nota permohonan ini.

Analisis Prestasi

Analisis prestasi BLVDS berbilang titik menunjukkan kesan penamatan bas, pemuatan, ciri pemandu dan penerima, dan lokasi penerima daripada pemandu pada sistem. Anda boleh menggunakan reka bentuk BLVDS yang disertakan examples untuk menganalisis prestasi aplikasi multipoint:

•  Reka bentuk Cyclone III BLVDS example—reka bentuk ini example terpakai kepada semua siri peranti Stratix, Arria dan Cyclone yang disokong. Untuk keluarga peranti Intel Arria 10 atau Intel Cyclone 10 GX, anda perlu memindahkan bekas reka bentukample kepada keluarga peranti masing-masing terlebih dahulu sebelum anda boleh menggunakannya.
• Reka bentuk Intel MAX 10 BLVDS example—reka bentuk ini example terpakai kepada keluarga peranti Intel MAX 10.
• Reka bentuk Intel Stratix 10 BLVDS example—reka bentuk ini example terpakai kepada keluarga perantiIntel Stratix 10.

Nota:
Analisis prestasi BLVDS berbilang titik dalam bahagian ini adalah berdasarkan simulasi model input/output buffer information specification (IBIS) Cyclone III BLVDS dalam HyperLynx*.
Intel mengesyorkan agar anda menggunakan model Intel IBIS ini untuk simulasi:

• Peranti Stratix III, Stratix IV dan Stratix V—model SSTL-2 IBIS Pembezaan khusus peranti
• Peranti Intel Stratix 10, Intel Arria 10(2) dan Intel Cyclone 10 GX:
  •  Penampan keluaran—Model SSTL-18 IBIS Berbeza
  • Penampan input—model IBIS LVDS

Maklumat Berkaitan

• Halaman Model Intel FPGA IBIS
  Menyediakan muat turun model peranti Intel FPGA.
•  Reka Bentuk Cthamples untuk AN 522
  Menyediakan reka bentuk Intel Quartus Prime examples yang digunakan dalam nota permohonan ini.

Persediaan Sistem

 Multipoint BLVDS dengan Cyclone III BLVDS Transceiver
Angka ini menunjukkan skema topologi berbilang titik dengan sepuluh transceiver Cyclone III BLVDS (dinamakan U1 hingga U10).Talian penghantaran bas diandaikan mempunyai ciri-ciri berikut:

•  Garis jalur
•  Impedans ciri 50 Ω
• Kapasiti ciri 3.6 pF setiap inci
•  Panjang 10 inci
• Model Intel Arria 10 IBIS adalah awal dan tidak tersedia pada model Intel IBIS web muka surat. Jika anda memerlukan model Intel Arria 10 IBIS awal ini, hubungi Intel.
• Impedans ciri pembezaan bas kira-kira 100 Ω
•  Jarak antara setiap transceiver sebanyak 1 inci
• Bas ditamatkan pada kedua-dua hujung dengan perintang penamatan RT

• Kekuatan pemacu lalai 12 mA
• Tetapan kadar slew perlahan secara lalai
• Kemuatan pin bagi setiap transceiver 6 pF
•  Stub pada setiap transceiver BLVDS ialah jalur mikro 1 inci dengan impedans ciri 50 Ω dan kemuatan ciri 3 pF setiap inci
•  Kapasitan sambungan (penyambung, pad, dan melalui dalam PCB) setiap transceiver ke bas diandaikan sebagai 2 pF
• Jumlah kapasiti setiap beban adalah lebih kurang 11 pF

Untuk jarak beban 1 inci, kapasitans teragih adalah sama dengan 11 pF setiap inci. Untuk mengurangkan pantulan yang disebabkan oleh stub, dan juga untuk melemahkan isyarat yang keluar
pemacu, impedans sepadan 50 Ω perintang RS diletakkan pada output setiap transceiver.

Penamatan Bas
Impedans berkesan bas yang dimuatkan penuh ialah 52 Ω jika anda menggantikan kapasitans ciri bas dan kapasitans teragih per unit panjang persediaan ke dalam persamaan galangan pembezaan berkesan. Untuk integriti isyarat optimum, anda mesti memadankan RT kepada 52 Ω. Angka berikut menunjukkan kesan padanan-, bawah-, dan lebih-penamat pada bentuk gelombang pembezaan (VID) pada pin input penerima. Kadar data ialah 100 Mbps. Dalam angka ini, penamatan terkurang (RT = 25 Ω) menghasilkan pantulan dan pengurangan ketara bagi margin hingar. Dalam sesetengah kes, di bawah penamatan malah melanggar ambang penerima (VTH = ±100 mV). Apabila RT ditukar kepada 50 Ω, terdapat margin hingar yang besar berkenaan dengan VTH dan pantulan boleh diabaikan.

Kesan Penamatan Bas (Pemandu di U1, Penerima di U2)
Dalam rajah ini, U1 bertindak sebagai penghantar dan U2 kepada U10 adalah penerima.

Kesan Penamatan Bas (Pemandu di U1, Penerima di U10)
Dalam rajah ini, U1 bertindak sebagai penghantar dan U2 kepada U10 adalah penerima.

Kesan Penamatan Bas (Pemandu di U5, Penerima di U6)
Dalam rajah ini, U5 ialah pemancar dan selebihnya adalah penerima.

Kesan Penamatan Bas (Pemandu di U5, Penerima di U10)
Dalam rajah ini, U5 ialah pemancar dan selebihnya adalah penerima.Kedudukan relatif pemandu dan penerima di dalam bas juga mempengaruhi kualiti isyarat yang diterima. Penerima terdekat dengan pemandu mengalami kesan talian penghantaran yang paling teruk kerana di lokasi ini, kadar tepi adalah yang paling pantas. Ini menjadi lebih teruk apabila pemandu berada di tengah-tengah bas.
Untuk example, bandingkan Rajah 16 pada halaman 20 dan Rajah 18 pada halaman 21. VID pada penerima U6 (pemandu di U5) menunjukkan deringan yang lebih besar daripada pada penerima U2 (pemandu di U1). Sebaliknya, kadar tepi diperlahankan apabila penerima terletak lebih jauh dari pemandu. Masa kenaikan terbesar direkodkan ialah 1.14 ns dengan pemandu terletak di satu hujung bas (U1) dan penerima di hujung yang lain (U10).

Panjang Stub
Panjang stub yang lebih panjang bukan sahaja meningkatkan masa penerbangan dari pemandu ke penerima, tetapi juga menghasilkan kapasitansi beban yang lebih besar, yang menyebabkan pantulan yang lebih besar.

Kesan Peningkatan Panjang Stub (Pemandu dalam U1, Penerima dalam U10)
Angka ini membandingkan VID pada U10 apabila panjang rintisan dinaikkan daripada satu inci kepada dua inci dan pemandu berada pada U1.

Penamatan Stub
Anda mesti memadankan impedans pemacu dengan impedans ciri rintisan. Meletakkan perintang penamatan siri RS pada output pemacu sangat mengurangkan kesan saluran penghantaran yang buruk yang disebabkan oleh stub panjang dan kadar tepi pantas. Di samping itu, RS boleh ditukar untuk melemahkan VID untuk memenuhi spesifikasi penerima.

Kesan Penamatan Stub (Pemandu di U1, Penerima di U2 dan U10)
Angka ini membandingkan VID pada U2 dan U10 apabila U1 sedang menghantar.

Kadar Mati Pemandu
Kadar slew yang pantas membantu meningkatkan masa naik, terutamanya pada penerima yang paling jauh dari pemandu. Walau bagaimanapun, kadar slew yang lebih pantas juga membesarkan deringan disebabkan oleh pantulan.

Kesan Kadar Tepi Pemandu (Pemandu dalam U1, Penerima dalam U2 dan U10)
Angka ini menunjukkan kesan kadar kematian pemandu. Perbandingan dibuat antara kadar slew perlahan dan cepat dengan kekuatan pemacu 12 mA. Pemandu berada di U1 dan bentuk gelombang pembezaan di U2 dan U10 diperiksa.

Prestasi Sistem Keseluruhan

Kadar data tertinggi yang disokong oleh BLVDS berbilang titik ditentukan dengan melihat gambar rajah mata penerima paling jauh daripada pemandu. Di lokasi ini, isyarat yang dihantar mempunyai kadar tepi yang paling perlahan dan menjejaskan pembukaan mata. Walaupun kualiti isyarat yang diterima dan matlamat margin hingar bergantung pada aplikasi, lebih luas pembukaan mata, lebih baik. Walau bagaimanapun, anda juga mesti menyemak penerima yang paling hampir dengan pemandu, kerana kesan talian penghantaran cenderung menjadi lebih teruk jika penerima terletak lebih dekat dengan pemandu.
Rajah 23. Diagram Mata pada 400 Mbps (Pemandu dalam U1, Penerima dalam U2 dan U10)
Angka ini menggambarkan gambar rajah mata pada U2 (lengkung merah) dan U10 (lengkung biru) untuk kadar data pada 400 Mbps. Jitter rawak selang unit 1% diandaikan dalam simulasi. Pemandu berada di U1 dengan tetapan kekuatan semasa dan kadar slew lalai. Bas dimuatkan sepenuhnya dengan RT optimum = 50 Ω. Bukaan mata terkecil adalah pada U10, iaitu paling jauh dari U1. Ketinggian mata sampdiketuai pada selang 0.5 unit ialah 692 mV dan 543 mV untuk U2 dan U10, masing-masing. Terdapat margin hingar yang besar berkenaan dengan VTH = ±100 mV untuk kedua-dua kes.

Sejarah Semakan Dokumen untuk AN 522: Melaksanakan Antara Muka LVDS Bas dalam Keluarga Peranti FPGA Intel yang Disokong

Dokumen / Sumber

intel AN 522 Melaksanakan Antara Muka LVDS Bas dalam Keluarga Peranti FPGA yang Disokong [pdf] Panduan Pengguna AN 522 Melaksanakan Antara Muka LVDS Bas dalam Keluarga Peranti FPGA yang Disokong, AN 522, Melaksanakan Antara Muka LVDS Bas dalam Keluarga Peranti FPGA yang Disokong, Antara Muka dalam Keluarga Peranti FPGA yang Disokong, Keluarga Peranti FPGA

Rujukan

• Manual Pengguna