intel AN 522 Nagpatuman sa Bus LVDS Interface sa Gisuportahan nga FPGA Device Families

Ang Bus LVDS (BLVDS) nagpalapad sa kapabilidad sa LVDS point-to-point nga komunikasyon ngadto sa multipoint configuration. Ang Multipoint BLVDS nagtanyag usa ka episyente nga solusyon alang sa mga aplikasyon sa multipoint backplane.

Suporta sa Pagpatuman sa BLVDS sa Intel FPGA Devices

Mahimo nimong ipatuman ang mga interface sa BLVDS sa kini nga mga aparato sa Intel gamit ang nalista nga mga sumbanan sa I/O.

Mubo nga sulat:
Ang programmable drive strength ug slew rate features niini nga mga device nagtugot kanimo sa pag-customize sa imong multipoint system para sa maximum performance. Aron mahibal-an ang labing taas nga rate sa datos nga gisuportahan, paghimo usa ka simulation o pagsukod base sa imong piho nga pag-setup sa sistema ug aplikasyon.
Nahuman ang BLVDSview sa panid 4
BLVDS Technology sa Intel Devices sa panid 6
BLVDS Power Consumption sa panid 9
BLVDS Design Exampsa panid 10
Pagtuki sa Performance sa panid 17
Kasaysayan sa Pagbag-o sa Dokumento para sa AN 522: Pag-implementar sa Bus LVDS Interface sa Gisuportahan nga Intel FPGA Device Families sa pahina 25
May Kalabutan nga Impormasyon
I/O Standards para sa BLVDS Interface sa Intel FPGA Devices sa panid 7

Nahuman ang BLVDSview

Ang kasagarang multipoint nga BLVDS nga sistema naglangkob sa daghang mga transmitter ug receiver nga mga pares (transceiver) nga konektado sa bus.
Daghang punto nga BLVDSAng configuration sa nag-una nga numero naghatag bidirectional half-duplex nga komunikasyon samtang gipamubu ang interconnect density. Ang bisan unsang transceiver mahimong maghupot sa papel sa usa ka transmitter, nga ang nahabilin nga mga transceiver molihok ingon mga tigdawat (usa ra ka transmiter ang mahimong aktibo sa usa ka higayon). Ang pagkontrol sa trapiko sa bus, pinaagi sa protocol o solusyon sa hardware kasagarang gikinahanglan aron malikayan ang panagbingkil sa drayber sa bus. Ang pasundayag sa usa ka multipoint BLVDS apektado kaayo sa capacitive loading ug pagtapos sa bus.
Mga Konsiderasyon sa Disenyo
Ang usa ka maayo nga multipoint design kinahanglang tagdon ang capacitive load ug termination sa bus aron makakuha og mas maayo nga signal integrity. Mahimo nimong maminusan ang kapasidad sa pagkarga pinaagi sa pagpili sa usa ka transceiver nga adunay gamay nga kapasidad sa pin, konektor nga adunay gamay nga kapasidad, ug pagpabilin nga mubo ang gitas-on sa stub. Usa sa multipoint nga BLVDS nga disenyo nga konsiderasyon mao ang epektibo nga differential impedance sa bug-os nga loaded bus, nga gitawag nga epektibo nga impedance, ug ang propagation delay sa bus. Ang ubang mga multipoint BLVDS design considerations naglakip sa fail-safe biasing, connector type ug pin-out, PCB bus trace layout, ug driver edge rate specifications.
Epektibo nga Impedance
Ang epektibo nga impedance nagdepende sa bus trace nga kinaiya impedance Zo ug capacitive loading sa bus. Ang mga connectors, ang stub sa plug-in card, ang packaging, ug ang receiver input capacitance tanan makatampo sa capacitive loading, nga makapamenos sa bus effective impedance.
Equation 1. Epektibo nga Differential Impedance Equation
Gamita kini nga equation sa pagbanabana sa epektibo nga differential impedance sa loaded bus (Zeff).diin:

• Zdiff (Ω) ≈ 2 × Zo = ang differential nga kinaiya impedance sa bus
•  Co (pF/pulgada) = kinaiya nga kapasidad kada yunit sa gitas-on sa bus
• CL (pF) = kapasidad sa matag load
•  N = gidaghanon sa mga karga sa bus
•  H (pulgada) = d × N = kinatibuk-ang gitas-on sa bus
•  d (pulgada) = gilay-on tali sa matag plug-in card
•  Cd (pF/pulgada) = CL/d = giapod-apod nga kapasidad kada yunit nga gitas-on tabok sa bus

Ang pag-uswag sa load capacitance o mas duol nga gilay-on tali sa mga plug-in card makapamenos sa epektibong impedance. Aron ma-optimize ang performance sa sistema, importante ang pagpili og ubos nga capacitance transceiver ug connector. Hupti ang matag receiver stub nga gitas-on tali sa connector ug transceiver I/O pin nga mubo kutob sa mahimo.
Na-normalize ang Epektibo nga Impedance Kumpara sa Cd/Co
Kini nga numero nagpakita sa mga epekto sa gipang-apod-apod nga kapasidad sa normal nga epektibo nga impedance.Gikinahanglan ang pagtapos sa matag tumoy sa bus, samtang ang datos modagayday sa duha ka direksyon. Aron makunhuran ang pagpamalandong ug pag-ring sa bus, kinahanglan nimo nga ipares ang resistor sa pagtapos sa epektibo nga impedance. Alang sa usa ka sistema nga adunay Cd/Co = 3, ang epektibo nga impedance mao ang 0.5 ka beses sa Zdiff. Uban sa doble nga pagtapos sa bus, ang drayber nakakita og katumbas nga load nga 0.25 ka beses sa Zdiff; ug sa ingon makapamenos sa signal swing ug differential noise margin tabok sa receiver inputs (kon standard LVDS driver ang gigamit). Gitubag sa drayber sa BLVDS kini nga isyu pinaagi sa pagdugang sa kasamtangan nga drive aron makab-ot ang parehas nga voltage swing sa receiver inputs.
Paglangay sa Pagpakaylap
Ang paglangan sa pagpadaghan (tPD = Zo × Co) mao ang paglangan sa oras pinaagi sa linya sa transmission kada yunit nga gitas-on. Nagdepende kini sa kinaiya nga impedance ug kinaiya
kapasidad sa bus.
Epektibo nga Paglangan sa Pagpakaylap
Alang sa usa ka gikarga nga bus, mahimo nimong kuwentahon ang epektibo nga paglangan sa pagpadaghan sa kini nga equation. Mahimo nimong kuwentahon ang oras sa pagpakaylap sa signal gikan sa drayber A ngadto sa tigdawat B isip tPDEFF × gitas-on sa linya tali sa drayber A ug tigdawat B.

BLVDS Technology sa Intel Devices

Sa mga gisuportahan nga Intel nga mga aparato, ang interface sa BLVDS gisuportahan sa bisan unsang row o column I/banks nga gipadagan sa usa ka VCCIO nga 1.8 V (Intel Arria 10 ug Intel Cyclone 10 GX nga mga aparato) o 2.5 V (ubang gisuportahan nga mga aparato). Niini nga mga I/O nga mga bangko, ang interface gisuportahan sa differential I/O pins apan dili sa gipahinungod nga clock input o clock output pins. Bisan pa, sa Intel Arria 10 ug Intel Cyclone 10 GX nga mga aparato, ang interface sa BLVDS gisuportahan sa gipahinungod nga mga pin sa orasan nga gigamit ingon mga kinatibuk-ang I/Os.

•  Ang BLVDS transmitter naggamit sa duha ka single-ended output buffers nga adunay ikaduha nga output buffer nga giprograma ingon nga balit-ad.
•  Ang BLVDS receiver naggamit sa usa ka dedikado nga LVDS input buffer.

BLVDS I/O Buffers sa Gisuportahan nga mga DevicePaggamit ug lain-laing input o output buffers depende sa klase sa aplikasyon:

• Multidrop nga aplikasyon—gamita ang input o output buffer depende kung ang aparato gituyo alang sa operasyon sa drayber o tigdawat.
• Multipoint nga aplikasyon—ang output buffer ug input buffer nag-ambit sa samang I/O pins. Kinahanglan nimo ang usa ka output nga makapahimo (oe) nga signal aron ma-tri-state ang LVDS output buffer kung wala kini nagpadala mga signal.
•  Ayaw itugot ang on-chip series termination (RS OCT) para sa output buffer.
• Gamita ang mga eksternal nga resistor sa mga buffer sa output aron mahatagan ang pagpares sa impedance sa stub sa plug-in card.
• Ayaw itugot ang on-chip differential termination (RD OCT) para sa differential input buffer tungod kay ang bus termination kasagarang gipatuman gamit ang external termination resistors sa duha ka tumoy sa bus.

I/O Standards alang sa BLVDS Interface sa Intel FPGA Devices
Mahimo nimong ipatuman ang interface sa BLVDS gamit ang may kalabutan nga mga sumbanan sa I/O ug mga kinahanglanon sa kusog karon alang sa gisuportahan nga mga aparato sa Intel.
I/O Standard ug Features Support para sa BLVDS Interface sa Supported Intel Devices

1.  Ang DIFFIO_TX pin dili mosuporta sa tinuod nga LVDS differential receiver.

Para sa dugang nga impormasyon, tan-awa ang tagsa-tagsa nga dokumentasyon sa device nga gilista sa may kalabutan nga seksyon sa impormasyon:

• Para sa impormasyon sa mga assignment sa pin, tan-awa ang device nga pin-out files.
• Para sa I/O standards features, tan-awa ang device handbook I/O chapter.
•  Para sa electrical specifications, tan-awa ang device datasheet o DC ug switching properties nga dokumento.

May Kalabutan nga Impormasyon

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Device Pin-Out Files
•  Intel Arria 10 Device Pin-Out Files
•  Arria V Device Pin-Out Files
•  Arria II GX Device Pin-Out Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Cyclone V Device Pin-Out Files
•  Cyclone IV Device Pin-Out Files
• Cyclone III Device Pin-Out Files
• Intel MAX 10 Device Pin-Out Files
• Intel Stratix 10 Kinatibuk-ang Katuyoan sa I/O User Guide
•  I/O Features sa Stratix V Devices
•  Mga Feature sa I/O sa Stratix IV Device
•  Stratix III Device I/O Features
• I/O Features sa Stratix V Devices
•  Mga Feature sa I/O sa Stratix IV Device
•  Stratix III Device I/O Features
•  I/O ug High Speed ​​I/O sa Intel Arria 10 Devices
•  I/O Features sa Arria V Devices
• I/O Features sa Arria II Devices
•  I/O ug High Speed ​​I/O sa Intel Cyclone 10 GX Devices
•  I/O ug High Speed ​​I/O sa Intel Cyclone 10 LP Devices
• I/O Features sa Cyclone V Devices
• I/O Features sa Cyclone IV Devices
•  I/O Features sa Cyclone III Device Family
• Intel MAX 10 Kinatibuk-ang Katuyoan sa I/O User Guide
•  Datasheet sa Intel Stratix 10 Device
• Datasheet sa Device sa Stratix V
•  Mga Kinaiya sa DC ug Pagbalhin alang sa Stratix IV Devices
•  Stratix III Device Datasheet: DC ug Mga Kinaiya sa Pagbalhin
•  Intel Arria 10 Device Datasheet
•  Arria V Device Datasheet
• Datasheet sa Device para sa Arria II Devices
• Intel Cyclone 10 GX Device Datasheet
•  Intel Cyclone 10 LP Device Datasheet
•  Cyclone V Device Datasheet
•  Cyclone IV Device Datasheet
• Cyclone III Device Datasheet
• Intel MAX 10 Device Datasheet

BLVDS Power Consumption

• Sa dili pa ipatuman ang imong disenyo ngadto sa device, gamita ang Excel-based EPE para sa suportadong device nga imong gigamit aron makakuha og gibanabana nga kadako sa BLVDS I/O power consumption.
•  Alang sa input ug bidirectional pin, ang BLVDS input buffer kanunay nga gipalihok. Ang BLVDS input buffer mokonsumo sa kuryente kung adunay switching activity sa bus (alang sa example, ang ubang mga transceiver nagpadala ug nagdawat ug datos, apan ang Cyclone III device dili ang gituyo nga makadawat).
•  Kon imong gamiton ang BLVDS isip input buffer sa multidrop o isip bidirectional buffer sa multipoint nga mga aplikasyon, girekomenda sa Intel ang pagsulod sa toggle rate nga naglakip sa tanang kalihokan sa bus, dili lang ang mga kalihokan nga gituyo alang sa Intel device BLVDS input buffer.

Example sa BLVDS I/O Data Entry sa EPE
Kini nga numero nagpakita sa BLVDS I/O entry sa Cyclone III EPE. Para sa I/O standards nga mapili sa EPE sa ubang gisuportahan nga Intel nga mga device, tan-awa ang may kalabutan nga impormasyon.Girekomenda sa Intel nga gamiton nimo ang Intel Quartus Prime Power Analyzer Tool aron mahimo ang usa ka tukma nga pagtuki sa gahum sa BLVDS I/O pagkahuman nimo makompleto ang imong disenyo. Gibanabana sa Power Analyzer Tool ang gahum base sa mga detalye sa disenyo pagkahuman nahuman ang lugar-ug-ruta. Ang Power Analyzer Tool nag-aplay ug kombinasyon sa gisulod sa user, simulation-derived, ug gibana-bana nga mga kalihokan sa signal nga, inubanan sa mga detalyadong modelo sa sirkito, makahatag ug tukma kaayong banabana sa kuryente.
May Kalabutan nga Impormasyon

• Kapitulo sa Power Analysis, Handbook sa Intel Quartus Prime Pro Edition
  Naghatag ug dugang impormasyon bahin sa Intel Quartus Prime Pro Edition Power Analyzer tool para sa Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX device nga mga pamilya.
• Kapitulo sa Power Analysis, Handbook sa Intel Quartus Prime Standard Edition
  Naghatag ug dugang impormasyon bahin sa Intel Quartus Prime Standard Edition Power Analyzer tool para sa Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, ug Intel MAX 10 ka pamilya sa device.
• Panid sa Early Power Estimators (EPE) ug Power Analyzer
  Naghatag ug dugang impormasyon bahin sa EPE ug sa Intel Quartus Prime Power Analyzer tool.
• Pag-implementar sa Bus LVDS Interface sa Gisuportahan nga Intel FPGA Device Families sa panid 3
  Naglista sa mga sumbanan sa I/O nga pilion sa EPE aron mabanabana ang konsumo sa kuryente sa BLVDS.

BLVDS Design Example
Ang disenyo exampGipakita kanimo kung giunsa ang pag-instantiate sa BLVDS I/O buffer sa gisuportahan nga mga aparato nga adunay kalabutan nga kinatibuk-ang katuyoan nga I/O (GPIO) IP core sa Intel Quartus Prime software.

•  Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX device—gamit ang GPIO Intel FPGA IP core.
•  Intel MAX 10 device—gamit ang GPIO Lite Intel FPGA IP core.
•  Tanang uban nga gisuportahan nga mga aparato—gamita ang ALTIOBUF IP core.

Mahimo nimo i-download ang disenyo nga example gikan sa link sa may kalabutan nga impormasyon. Alang sa BLVDS I/O buffer nga pananglitan, girekomenda sa Intel ang mosunod nga mga butang:

•  Ipatuman ang GPIO IP core sa bidirectional mode nga gi-on ang differential mode.
•  I-assign ang I/O standard sa bidirectional pins:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, ug Intel MAX 10 device.
•  Differential SSTL-2 Class I o Class II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II, ug Cyclone V device.
• Differential SSTL-18 Class I o Class II—Intel Stratix 10, Intel Arria 10, ug Intel Cyclone 10 GX device.

Input o Output Buffers Operation Atol sa Pagsulat ug Pagbasa nga mga Operasyon

• Ang oe port makadawat sa oe signal gikan sa device core aron mahimo o dili pag-disable ang single-ended output buffers.
•  Hupti nga ubos ang signal sa oe aron ma-tri-state ang mga buffer sa output atol sa operasyon sa pagbasa.
•  Ang gimbuhaton sa AND gate mao ang pagpahunong sa gipasa nga signal gikan sa pagbalik sa kinauyokan sa aparato. Ang differential input buffer kanunay nga gipalihok.

May Kalabutan nga Impormasyon

•  I/O Buffer (ALTIOBUF) IP Core User Guide
•  GPIO IP Core User Guide
•  Mga Giya sa Pagpatuman sa Intel MAX 10 I/O
• Pasiuna sa Intel FPGA IP Cores
• Disenyo Examples alang sa AN 522

Naghatag sa Intel Quartus Prime nga disenyo exampmga gigamit niini nga nota sa aplikasyon.
Disenyo ExampMga Giya alang sa Intel Stratix 10 Devices
Kini nga mga lakang magamit sa Intel Stratix 10 nga mga aparato lamang. Siguroha nga imong gigamit ang GPIO Intel FPGA IP core.

1. Paghimo ug GPIO Intel FPGA IP core nga makasuporta sa bidirectional input ug output buffer:
   • a. I-instantiate ang GPIO Intel FPGA IP core.
   • b. Sa Direksyon sa Data, pilia ang Bidir.
   • c. Sa Data width, isulod ang 1.
   • d. I-on ang Paggamit sa differential buffer.
   • e. Sa Register mode, pilia ang wala.
2. Ikonektar ang mga module ug ang input ug output ports sama sa gipakita sa mosunod nga numero:
   Input ug Output Ports Koneksyon Example para sa Intel Stratix 10 Devices
3. Diha sa Assignment Editor, i-assign ang may kalabutan nga I/O standard sama sa gipakita sa mosunod nga numero. Mahimo usab nimo itakda ang kasamtangan nga kusog ug mga kapilian sa rate sa pagpatay. Kung dili, ang software sa Intel Quartus Prime nag-angkon sa mga default nga setting.
   BLVDS I/O Assignment sa Intel Quartus Prime Assignment Editor para sa Intel Stratix 10 Devices
4. Pag-compile ug paghimo og functional simulation gamit ang ModelSim* – Intel FPGA Edition software.

May Kalabutan nga Impormasyon

• ModelSim - Intel FPGA Edition Software Support
  Naghatag ug dugang nga impormasyon bahin sa ModelSim – Intel FPGA Edition software ug adunay lain-laing mga link sa mga hilisgutan sama sa pag-instalar, paggamit, ug pag-troubleshoot.
• I/O Standards para sa BLVDS Interface sa Intel FPGA Devices sa panid 7
  Naglista sa mga lagdok ug I/O nga mga sukdanan nga mahimo nimong mano-mano nga itudlo sa gisuportahan nga Intel FPGA nga mga himan alang sa mga aplikasyon sa BLVDS.
• Disenyo Examples alang sa AN 522
  Naghatag sa Intel Quartus Prime nga disenyo exampmga gigamit niini nga nota sa aplikasyon.

Disenyo ExampMga Giya alang sa Intel Arria 10 Devices
Kini nga mga lakang magamit sa Intel Arria 10 nga mga aparato gamit lamang ang Intel Quartus Prime Standard Edition. Siguroha nga imong gigamit ang GPIO Intel FPGA IP core.

1. Ablihi ang StratixV_blvds.qar file sa import sa Stratix V design exampngadto sa Intel Quartus Prime Standard Edition software.
2. Ibalhin ang disenyo examparon gamiton ang GPIO Intel FPGA IP core:
   • a. Sa menu, pilia ang Project ➤ Upgrade IP Components.
   • b. Doble nga pag-klik ang "ALIOBUF" nga entidad.
     Ang MegaWizard Plug-In Manager nga bintana alang sa ALTIOBUF IP core makita.
   • c. I-off ang Match project/default.
   • d. Sa Karon nga gipili nga pamilya sa aparato, pilia ang Arria 10.
   • e. I-klik ang Finish ug unya i-klik ang Finish pag-usab.
   • f. Sa dialog box nga makita, i-klik OK.
     Ang software sa Intel Quartus Prime Pro Edition naghimo sa proseso sa paglalin ug dayon nagpakita sa GPIO IP parameter editor.
3. I-configure ang GPIO Intel FPGA IP core para suportahan ang bidirectional input ug output buffer:
   • a. Sa Direksyon sa Data, pilia ang Bidir.
   • b. Sa Data width, isulod ang 1.
   • c. I-on ang Paggamit sa differential buffer.
   • d. I-klik ang Finish ug paghimo sa IP core.
4. Ikonektar ang mga module ug ang input ug output ports sama sa gipakita sa mosunod nga numero:
   Input ug Output Ports Koneksyon Example alang sa Intel Arria 10 Devices
5. Diha sa Assignment Editor, i-assign ang may kalabutan nga I/O standard sama sa gipakita sa mosunod nga numero. Mahimo usab nimo itakda ang kasamtangan nga kusog ug mga kapilian sa rate sa pagpatay. Kung dili, ang software sa Intel Quartus Prime Standard Edition nag-angkon sa default nga mga setting alang sa Intel Arria 10 nga mga aparato-Differential SSTL-18 Class I o Class II I/O nga sumbanan.
   BLVDS I/O Assignment sa Intel Quartus Prime Assignment Editor para sa Intel Arria 10 DevicesMubo nga sulat:
   Para sa Intel Arria 10 nga mga device, mahimo nimo nga mano-mano nga i-assign ang p ug n pin nga mga lokasyon alang sa LVDS pins gamit ang Assignment Editor.
6. Pag-compile ug paghimo og functional simulation gamit ang ModelSim - Intel FPGA Edition software.

May Kalabutan nga Impormasyon

• ModelSim - Intel FPGA Edition Software Support
  Naghatag ug dugang nga impormasyon bahin sa ModelSim – Intel FPGA Edition software ug adunay lain-laing mga link sa mga hilisgutan sama sa pag-instalar, paggamit, ug pag-troubleshoot.
• I/O Standards para sa BLVDS Interface sa Intel FPGA Devices sa panid 7
  Naglista sa mga lagdok ug I/O nga mga sukdanan nga mahimo nimong mano-mano nga itudlo sa gisuportahan nga Intel FPGA nga mga himan alang sa mga aplikasyon sa BLVDS.
• Disenyo Examples alang sa AN 522
  Naghatag sa Intel Quartus Prime nga disenyo exampmga gigamit niini nga nota sa aplikasyon.

Disenyo ExampMga Giya alang sa Intel MAX 10 Devices
Kini nga mga lakang magamit sa Intel MAX 10 nga mga aparato lamang. Siguroha nga imong gigamit ang GPIO Lite Intel FPGA IP core.

1. Paghimo og GPIO Lite Intel FPGA IP core nga makasuporta sa bidirectional input ug output buffer:
   • a. I-instantiate ang GPIO Lite Intel FPGA IP core.
   • b. Sa Direksyon sa Data, pilia ang Bidir.
   • c. Sa Data width, isulod ang 1.
   • d. I-on ang Paggamit og pseudo differential buffer.
   • e. Sa Register mode, pilia ang Bypass.
2. Ikonektar ang mga module ug ang input ug output ports sama sa gipakita sa mosunod nga numero:
    Input ug Output Ports Koneksyon Example para sa Intel MAX 10 Devices
3. Diha sa Assignment Editor, i-assign ang may kalabutan nga I/O standard sama sa gipakita sa mosunod nga numero. Mahimo usab nimo itakda ang kasamtangan nga kusog ug mga kapilian sa rate sa pagpatay. Kung dili, ang software sa Intel Quartus Prime nag-angkon sa mga default nga setting.
   BLVDS I/O Assignment sa Intel Quartus Prime Assignment Editor para sa Intel MAX 10 Devices
4. Pag-compile ug paghimo og functional simulation gamit ang ModelSim - Intel FPGA Edition software.

May Kalabutan nga Impormasyon

• ModelSim - Intel FPGA Edition Software Support
  Naghatag ug dugang nga impormasyon bahin sa ModelSim – Intel FPGA Edition software ug adunay lain-laing mga link sa mga hilisgutan sama sa pag-instalar, paggamit, ug pag-troubleshoot.
• I/O Standards para sa BLVDS Interface sa Intel FPGA Devices sa panid 7
  Naglista sa mga lagdok ug I/O nga mga sukdanan nga mahimo nimong mano-mano nga itudlo sa gisuportahan nga Intel FPGA nga mga himan alang sa mga aplikasyon sa BLVDS.
• Disenyo Examples alang sa AN 522
  Naghatag sa Intel Quartus Prime nga disenyo exampmga gigamit niini nga nota sa aplikasyon.

Disenyo ExampMga Giya alang sa Tanang Gisuportahan nga mga Device Gawas sa Intel Arria 10, Intel Cyclone 10 GX, ug Intel MAX 10

Kini nga mga lakang magamit sa tanan nga gisuportahan nga mga aparato gawas sa Intel Arria 10, Intel Cyclone 10 GX, ug Intel MAX 10. Siguroha nga imong gigamit ang ALTIOBUF IP core.

1.  Paghimo ug ALTIOBUF IP core nga makasuporta sa bidirectional input ug output buffer:
   • a. I-instantiate ang ALTIOBUF IP core.
   • b. I-configure ang module Ingon usa ka bidirectional buffer.
   • c. Sa Unsa ang gidaghanon sa mga buffer nga i-instantiate, isulod ang 1.
   • d. I-on ang Use differential mode.
2. Ikonektar ang mga module ug ang input ug output ports sama sa gipakita sa mosunod nga numero:
    Input ug Output Ports Koneksyon Example para sa Tanang Gisuportahan nga mga Device Gawas sa Intel Arria 10, Intel Cyclone 10 GX, ug Intel MAX 10 Devices
3. Diha sa Assignment Editor, i-assign ang may kalabutan nga I/O standard sama sa gipakita sa mosunod nga numero sumala sa imong device. Mahimo usab nimo itakda ang kasamtangan nga kusog ug mga kapilian sa rate sa pagpatay. Kung dili, ang software sa Intel Quartus Prime nag-angkon sa mga default nga setting.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III, ug Cyclone III LS device—BLVDS I/O standard ngadto sa bidirectional p ug n pins sama sa gipakita sa mosunod nga figure.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II, ug Cyclone V nga mga himan—Differential SSTL-2 Class I o Class II I/O standard.
     BLVDS I/O Assignment sa Intel Quartus Prime Assignment EditorMubo nga sulat: Mahimo nimong mano-mano nga i-assign ang p ug n pin nga mga lokasyon alang sa matag gisuportahan nga aparato gamit ang Assignment Editor. Alang sa gisuportahan nga mga aparato ug mga pin nga mahimo nimong i-assign nga mano-mano, tan-awa ang may kalabutan nga kasayuran.
4. Pag-compile ug paghimo og functional simulation gamit ang ModelSim - Intel FPGA Edition software.

Example sa Mga Resulta sa Functional Simulation
Kung ang signal sa oe gipahayag, ang BLVDS naa sa mode nga operasyon sa pagsulat. Kung ang signal sa oe na-deasserted, ang BLVDS naa sa read operation mode.Mubo nga sulat:
Para sa simulation gamit ang Verilog HDL, mahimo nimong gamiton ang blvds_tb.v testbench, nga gilakip sa tagsa-tagsa nga design example.
May Kalabutan nga Impormasyon

• ModelSim - Intel FPGA Edition Software Support
  Naghatag ug dugang nga impormasyon bahin sa ModelSim – Intel FPGA Edition software ug adunay lain-laing mga link sa mga hilisgutan sama sa pag-instalar, paggamit, ug pag-troubleshoot.
• I/O Standards para sa BLVDS Interface sa Intel FPGA Devices sa panid 7
  Naglista sa mga lagdok ug I/O nga mga sukdanan nga mahimo nimong mano-mano nga itudlo sa gisuportahan nga Intel FPGA nga mga himan alang sa mga aplikasyon sa BLVDS.
• Disenyo Examples alang sa AN 522
  Naghatag sa Intel Quartus Prime nga disenyo exampmga gigamit niini nga nota sa aplikasyon.

Pagtuki sa Pagganap

Ang multipoint BLVDS performance analysis nagpakita sa epekto sa bus termination, loading, driver ug receiver nga mga kinaiya, ug ang lokasyon sa receiver gikan sa driver sa system. Mahimo nimong gamiton ang gilakip nga disenyo sa BLVDS examples sa pag-analisar sa performance sa usa ka multipoint nga aplikasyon:

•  Cyclone III BLVDS nga disenyo example—kini nga disenyo exampAng le magamit sa tanang gisuportahan nga Stratix, Arria, ug Cyclone device series. Para sa Intel Arria 10 o Intel Cyclone 10 GX device family, kinahanglan nimo nga ibalhin ang ex designample sa tagsa-tagsa nga device family una sa dili pa nimo magamit kini.
• Intel MAX 10 BLVDS nga disenyo example—kini nga disenyo exampAng le magamit sa Intel MAX 10 device nga pamilya.
• Ang disenyo sa Intel Stratix 10 BLVDS example—kini nga disenyo exampKini magamit sa Intel Stratix 10 device nga pamilya.

Mubo nga sulat:
Ang pagtuki sa pasundayag sa usa ka multipoint BLVDS niini nga seksyon gibase sa Cyclone III BLVDS input/output buffer information specification (IBIS) model simulation sa HyperLynx*.
Girekomenda sa Intel nga gamiton nimo kini nga mga modelo sa Intel IBIS para sa simulation:

• Stratix III, Stratix IV, ug Stratix V nga mga device—Differential SSTL-2 IBIS nga modelo nga espesipiko sa device
• Intel Stratix 10, Intel Arria 10(2) ug Intel Cyclone 10 GX device:
  •  Output buffer—Differential SSTL-18 IBIS nga modelo
  • Input buffer-LVDS IBIS nga modelo

May Kalabutan nga Impormasyon

• Intel FPGA IBIS Model nga panid
  Naghatag ug mga download sa Intel FPGA device models.
•  Disenyo Examples alang sa AN 522
  Naghatag sa Intel Quartus Prime nga disenyo exampmga gigamit niini nga nota sa aplikasyon.

Setup sa Sistema

 Multipoint BLVDS nga adunay Cyclone III BLVDS Transceiver
Kini nga numero nagpakita sa eskematiko sa usa ka multipoint topology nga adunay napulo ka Cyclone III BLVDS transceivers (ginganlan U1 ngadto sa U10).Ang linya sa transmission sa bus gituohan nga adunay mga mosunod nga mga kinaiya:

•  Usa ka strip line
•  Kinaiya nga impedance sa 50 Ω
• Kinaiya nga kapasidad sa 3.6 pF kada pulgada
•  Ang gitas-on sa 10 ka pulgada
• Ang Intel Arria 10 IBIS nga mga modelo kay pasiuna ug dili magamit sa Intel IBIS nga modelo web panid. Kung gikinahanglan nimo kining mga preliminary Intel Arria 10 IBIS nga mga modelo, kontaka ang Intel.
• Bus differential kinaiya impedance sa gibana-bana nga 100 Ω
•  Ang gilay-on tali sa matag transceiver nga 1 ka pulgada
• Ang bus mihunong sa duha ka tumoy nga adunay termination resistor RT

• Default drive kusog sa 12 mA
• Mga setting sa hinay nga slew rate pinaagi sa default
• Pin capacitance sa matag transceiver nga 6 pF
•  Ang stub sa matag transceiver sa BLVDS usa ka 1-pulgada nga microstrip nga adunay kinaiya nga impedance nga 50 Ω ug adunay kapasidad nga 3 pF matag pulgada.
•  Ang kapasidad sa koneksyon (konektor, pad, ug pinaagi sa PCB) sa matag transceiver sa bus gituohan nga 2 pF
• Ang kinatibuk-ang kapasidad sa matag load gibana-bana nga 11 pF

Alang sa 1-pulgada nga load spacing, ang giapod-apod nga kapasidad katumbas sa 11 pF matag pulgada. Aron makunhuran ang pagpamalandong nga gipahinabo sa mga stubs, ug usab aron maminusan ang mga signal nga mogawas
ang drayber, usa ka impedance matching 50 Ω resistor RS gibutang sa output sa matag transceiver.

Paghunong sa Bus
Ang epektibo nga impedance sa bug-os nga loaded nga bus mao ang 52 Ω kung imong ilisan ang bus characteristic capacitance ug ang giapod-apod nga kapasidad kada yunit nga gitas-on sa setup ngadto sa epektibo nga differential impedance equation. Alang sa labing maayo nga integridad sa signal, kinahanglan nimo nga ipares ang RT sa 52 Ω. Ang mosunod nga mga numero nagpakita sa mga epekto sa matched-, under-, ug over-termination sa differential waveform (VID) sa receiver input pins. Ang rate sa datos mao ang 100 Mbps. Niini nga mga numero, ang under-termination (RT = 25 Ω) moresulta sa mga pagpamalandong ug kamahinungdanon nga pagkunhod sa margin sa kasaba. Sa pipila ka mga kaso, ubos sa pagtapos bisan sa paglapas sa receiver threshold (VTH = ± 100 mV). Sa diha nga ang RT giusab ngadto sa 50 Ω, adunay usa ka igo nga kasaba nga margin nga may kalabotan sa VTH ug ang pagpamalandong wala’y hinungdan.

Epekto sa Paghunong sa Bus (Driver sa U1, Receiver sa U2)
Niini nga numero, ang U1 naglihok isip transmitter ug ang U2 hangtod U10 mao ang mga tigdawat.

Epekto sa Paghunong sa Bus (Driver sa U1, Receiver sa U10)
Niini nga numero, ang U1 naglihok isip transmitter ug ang U2 hangtod U10 mao ang mga tigdawat.

Epekto sa Paghunong sa Bus (Driver sa U5, Receiver sa U6)
Niini nga numero, ang U5 mao ang transmitter ug ang nahabilin mga tigdawat.

Epekto sa Paghunong sa Bus (Driver sa U5, Receiver sa U10)
Niini nga numero, ang U5 mao ang transmitter ug ang nahabilin mga tigdawat.Ang paryente nga posisyon sa drayber ug tigdawat sa bus makaapekto usab sa nadawat nga kalidad sa signal. Ang labing duol nga tigdawat sa drayber nakasinati sa labing grabe nga epekto sa linya sa transmission tungod kay sa kini nga lokasyon, ang rate sa ngilit mao ang labing paspas. Mas mosamot kini kon ang drayber nahimutang sa tunga sa bus.
Kay example, itandi ang Figure 16 sa pahina 20 ug Figure 18 sa pahina 21. Ang VID sa receiver U6 (driver sa U5) nagpakita og mas dako nga ringing kay sa receiver U2 (driver sa U1). Sa laing bahin, ang edge rate gipahinay sa dihang ang receiver nahimutang nga mas layo sa drayber. Ang pinakadako nga pagtaas sa oras nga natala mao ang 1.14 ns nga ang drayber nahimutang sa usa ka tumoy sa bus (U1) ug ang receiver sa pikas tumoy (U10).

Stub Gitas-on
Ang mas taas nga stub nga gitas-on dili lamang makadugang sa oras sa paglupad gikan sa drayber ngadto sa receiver, apan moresulta usab sa mas dako nga load capacitance, nga maoy hinungdan sa mas dako nga pagpamalandong.

Epekto sa Pagtaas sa Stub Length (Driver sa U1, Receiver sa U10)
Kini nga numero nagtandi sa VID sa U10 kung ang gitas-on sa stub gipataas gikan sa usa ka pulgada ngadto sa duha ka pulgada ug ang drayber naa sa U1.

Pagtapos sa Stub
Kinahanglan nga imong ipares ang driver impedance sa stub nga kinaiya nga impedance. Ang pagbutang ug serye nga termination resistor RS sa driver nga output makapamenos pag-ayo sa dili maayo nga transmission line nga epekto tungod sa taas nga stub ug fast edge rates. Dugang pa, ang RS mahimong mabag-o aron ma-attenuate ang VID aron matubag ang detalye sa tigdawat.

Epekto sa Stub Termination (Driver sa U1, Receiver sa U2 ug U10)
Kini nga numero nagtandi sa VID sa U2 ug U10 kung ang U1 nag-transmit.

Rate sa Pagpatay sa Driver
Ang paspas nga slew rate makatabang sa pagpauswag sa oras sa pagtaas, labi na sa receiver nga labing layo sa drayber. Bisan pa, ang usa ka labi ka paspas nga rate sa pagpatay nagpadako usab sa pag-ring tungod sa pagpamalandong.

Epekto sa Driver Edge Rate (Driver sa U1, Receiver sa U2 ug U10)
Kini nga numero nagpakita sa epekto sa rate sa pagpatay sa drayber. Gihimo ang pagtandi tali sa hinay ug paspas nga rate sa pagpamatay nga adunay kusog nga 12 mA drive. Ang drayber naa sa U1 ug ang mga differential waveform sa U2 ug U10 gisusi.

Kinatibuk-ang Pagpasundayag sa Sistema

Ang labing taas nga rate sa datos nga gisuportahan sa usa ka multipoint nga BLVDS gitino pinaagi sa pagtan-aw sa diagram sa mata sa labing layo nga tigdawat gikan sa usa ka drayber. Niini nga lokasyon, ang gipasa nga signal adunay pinakahinay nga rate sa ngilit ug makaapekto sa pagbukas sa mata. Bisan kung ang kalidad sa nadawat nga signal ug ang katuyoan sa margin sa kasaba nagdepende sa mga aplikasyon, labi ka lapad ang pagbukas sa mata, labi ka maayo. Bisan pa, kinahanglan nimo usab nga susihon ang tigdawat nga labing duol sa drayber, tungod kay ang mga epekto sa linya sa transmission lagmit nga labi ka grabe kung ang tigdawat nahimutang nga mas duol sa drayber.
Figure 23. Eye Diagram sa 400 Mbps (Driver sa U1, Receiver sa U2 ug U10)
Kini nga numero naghulagway sa mga diagram sa mata sa U2 (pula nga kurba) ug U10 (asul nga kurba) alang sa data rate sa 400 Mbps. Ang random jitter sa usa ka 1% nga agwat sa yunit gituohan sa simulation. Ang drayber anaa sa U1 nga adunay default nga kasamtangan nga kusog ug mga setting sa slew rate. Ang bus bug-os nga puno sa labing maayo nga RT = 50 Ω. Ang pinakagamay nga pagbukas sa mata anaa sa U10, nga labing layo sa U1. Ang gitas-on sa mata sampgipangulohan sa 0.5 unit interval mao ang 692 mV ug 543 mV alang sa U2 ug U10, sa tinagsa. Adunay usa ka igo nga margin sa kasaba nga may kalabotan sa VTH = ± 100 mV alang sa duha nga mga kaso.

Kasaysayan sa Pagbag-o sa Dokumento alang sa AN 522: Pagpatuman sa Bus LVDS Interface sa Gisuportahan nga Intel FPGA Device Families

Mga Dokumento / Mga Kapanguhaan

intel AN 522 Nagpatuman sa Bus LVDS Interface sa Gisuportahan nga FPGA Device Families [pdf] Giya sa Gumagamit AN 522 Pag-implementar sa Bus LVDS Interface sa Gisuportahan nga FPGA Device Families, AN 522, Pag-implementar sa Bus LVDS Interface sa Supported FPGA Device Families, Interface sa Supported FPGA Device Families, FPGA Device Families

Mga pakisayran

• Manwal sa Gumagamit