intel AN 522 Implementacija Bus LVDS sučelja u podržanim obiteljima FPGA uređaja

Bus LVDS (BLVDS) proširuje sposobnost LVDS komunikacije od točke do točke na konfiguraciju s više točaka. Multipoint BLVDS nudi učinkovito rješenje za multipoint backplane aplikacije.

Podrška za implementaciju BLVDS-a u Intel FPGA uređajima

Možete implementirati BLVDS sučelja u ove Intel uređaje pomoću navedenih I/O standarda.

Bilješka:
Programabilna snaga pogona i značajke brzine uspona u ovim uređajima omogućuju vam da prilagodite svoj multipoint sustav za maksimalne performanse. Da biste odredili maksimalnu podržanu brzinu prijenosa podataka, izvedite simulaciju ili mjerenje na temelju vaše specifične postavke sustava i aplikacije.
BLVDS Krajview na stranici 4
BLVDS tehnologija u Intel uređajima na stranici 6
BLVDS Potrošnja energije na stranici 9
BLVDS Dizajn Example na stranici 10
Analiza izvedbe na stranici 17
Povijest revizija dokumenta za AN 522: Implementacija LVDS sučelja sabirnice u podržanim obiteljima Intel FPGA uređaja na stranici 25
Povezane informacije
I/O standardi za BLVDS sučelje u Intel FPGA uređajima na stranici 7

BLVDS Krajview

Tipični multipoint BLVDS sustav sastoji se od određenog broja parova odašiljača i prijamnika (primopredajnika) koji su spojeni na sabirnicu.
Multipoint BLVDSKonfiguracija na prethodnoj slici omogućuje dvosmjernu polu-dupleksnu komunikaciju uz smanjenje gustoće međusobnog povezivanja. Svaki primopredajnik može preuzeti ulogu odašiljača, dok ostali primopredajnici djeluju kao prijamnici (samo jedan odašiljač može biti aktivan u jednom trenutku). Kontrola prometa autobusa, bilo putem protokola ili hardverskog rješenja, obično je potrebna kako bi se izbjegla svađa vozača u autobusu. Na izvedbu BLVDS-a s više točaka uvelike utječu kapacitivno opterećenje i završetak sabirnice.
Razmatranja dizajna
Dobar dizajn s više točaka mora uzeti u obzir kapacitivno opterećenje i završetak sabirnice kako bi se postigao bolji integritet signala. Kapacitivnost opterećenja možete svesti na najmanju moguću mjeru odabirom primopredajnika s niskim kapacitetom pinova, konektorom s niskim kapacitetom i održavanjem kratke duljine priključka. Jedno od razmatranja dizajna BLVDS-a s više točaka je efektivna diferencijalna impedancija potpuno opterećene sabirnice, koja se naziva efektivna impedancija, i kašnjenje širenja kroz sabirnicu. Ostala razmatranja dizajna BLVDS-a s više točaka uključuju sigurnosno prednapon, vrstu konektora i pin-out, raspored traga sabirnice PCB-a i specifikacije rubne brzine drajvera.
Efektivna impedancija
Efektivna impedancija ovisi o karakterističnoj impedanciji traga sabirnice Zo i kapacitivnom opterećenju sabirnice. Konektori, nastavak na plug-in kartici, pakiranje i ulazni kapacitet prijemnika doprinose kapacitivnom opterećenju, što smanjuje efektivnu impedanciju sabirnice.
Jednadžba 1. Jednadžba efektivne diferencijalne impedancije
Koristite ovu jednadžbu za aproksimaciju efektivne diferencijalne impedancije opterećene sabirnice (Zeff).Gdje:

• Zdiff (Ω) ≈ 2 × Zo = diferencijalna karakteristična impedancija sabirnice
•  Co (pF/inč) = karakteristični kapacitet po jedinici duljine sabirnice
• CL (pF) = kapacitet svakog opterećenja
•  N = broj tereta na sabirnici
•  H (inči) = d × N = ukupna duljina autobusa
•  d (inči) = razmak između svake plug-in kartice
•  Cd (pF/inč) = CL/d = raspodijeljeni kapacitet po jedinici duljine preko sabirnice

Povećanje kapacitivnosti opterećenja ili manji razmak između plug-in kartica smanjuje efektivnu impedanciju. Za optimizaciju performansi sustava važno je odabrati primopredajnik i konektor niske kapacitivnosti. Neka duljina svakog priključka prijemnika između konektora i I/O pina primopredajnika bude što kraća.
Normalizirana efektivna impedancija u odnosu na Cd/Co
Ova slika prikazuje učinke raspodijeljenog kapaciteta na normaliziranu efektivnu impedanciju.Terminacija je potrebna na svakom kraju sabirnice, dok podaci teku u oba smjera. Kako biste smanjili refleksiju i zvonjavu na sabirnici, morate spojiti završni otpornik s efektivnom impedancijom. Za sustav s Cd/Co = 3, efektivna impedancija je 0.5 puta veća od Zdiff. S dvostrukim završecima na sabirnici, vozač vidi ekvivalentno opterećenje od 0.25 puta Zdiff; i tako smanjuje njihanje signala i marginu diferencijalnog šuma preko ulaza prijemnika (ako se koristi standardni LVDS upravljački program). BLVDS upravljački program rješava ovaj problem povećanjem pogonske struje kako bi se postigao sličan voltage njihati na ulazima prijemnika.
Kašnjenje širenja
Propagacijsko kašnjenje (tPD = Zo × Co) je vremensko kašnjenje kroz dalekovod po jedinici duljine. Ovisi o karakterističnoj impedanciji i karakteristici
kapacitet sabirnice.
Efektivno kašnjenje širenja
Za opterećenu sabirnicu, pomoću ove jednadžbe možete izračunati efektivno kašnjenje širenja. Možete izračunati vrijeme za širenje signala od pokretača A do prijemnika B kao tPDEFF × duljina linije između pokretača A i prijemnika B.

BLVDS tehnologija u Intel uređajima

U podržanim Intel uređajima, BLVDS sučelje je podržano u bilo kojem retku ili stupcu I/banke koje napaja VCCIO od 1.8 V (Intel Arria 10 i Intel Cyclone 10 GX uređaji) ili 2.5 V (ostali podržani uređaji). U ovim I/O bankama, sučelje je podržano na diferencijalnim I/O pinovima, ali ne i na namjenskim ulaznim ili izlaznim pinovima takta. Međutim, u uređajima Intel Arria 10 i Intel Cyclone 10 GX, BLVDS sučelje je podržano na namjenskim pinovima sata koji se koriste kao opći I/O.

•  BLVDS odašiljač koristi dva jednosmjerna izlazna međuspremnika s drugim izlaznim međuspremnikom programiranim kao invertirani.
•  BLVDS prijemnik koristi namjenski LVDS ulazni međuspremnik.

BLVDS I/O međuspremnici u podržanim uređajimaKoristite različite ulazne ili izlazne međuspremnike ovisno o vrsti aplikacije:

• Multidrop aplikacija—koristite ulazni ili izlazni međuspremnik ovisno o tome je li uređaj namijenjen upravljanju ili radu prijemnika.
• Multipoint aplikacija—izlazni međuspremnik i ulazni međuspremnik dijele iste I/O pinove. Potreban vam je izlazni signal (oe) za tri stanja LVDS izlaznog međuspremnika kada ne šalje signale.
•  Nemojte omogućiti završetak serije na čipu (RS OCT) za izlazni međuspremnik.
• Upotrijebite vanjske otpornike na izlaznim međuspremnicima kako biste osigurali usklađivanje impedancije s priključkom na plug-in kartici.
• Nemojte omogućiti diferencijalni završetak na čipu (RD OCT) za diferencijalni ulazni međuspremnik jer se završetak sabirnice obično provodi korištenjem vanjskih završnih otpornika na oba kraja sabirnice.

I/O standardi za BLVDS sučelje u Intelovim FPGA uređajima
Možete implementirati BLVDS sučelje koristeći relevantne I/O standarde i zahtjeve trenutne snage za podržane Intel uređaje.
I/O standard i značajke Podrška za BLVDS sučelje u podržanim Intel uređajima

1.  DIFFIO_TX pin ne podržava prave LVDS diferencijalne prijemnike.

Za više informacija pogledajte odgovarajuću dokumentaciju uređaja kako je navedeno u odjeljku povezanih informacija:

• Za informacije o dodjeli pinova, pogledajte pin-out uređaja files.
• Za značajke I/O standarda, pogledajte poglavlje I/O priručnika za uređaje.
•  Za električne specifikacije pogledajte podatkovnu tablicu uređaja ili dokument o istosmjernim i sklopnim karakteristikama.

Povezane informacije

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Device Pin-Out Files
•  Intel Arria 10 Device Pin-Out Files
•  Arria V Pin-Out uređaja Files
•  Arria II GX Device Pin-Out Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Cyclone V Pin-Out uređaja Files
•  Cyclone IV Device Pin-Out Files
• Cyclone III Device Pin-Out Files
• Intel MAX 10 Device Pin-Out Files
• Intel Stratix 10 U/I korisnički priručnik opće namjene
•  I/O značajke u Stratix V uređajima
•  I/O značajke u Stratix IV uređaju
•  I/O značajke uređaja Stratix III
• I/O značajke u Stratix V uređajima
•  I/O značajke u Stratix IV uređaju
•  I/O značajke uređaja Stratix III
•  I/O i brzi I/O u uređajima Intel Arria 10
•  I/O značajke u Arria V uređajima
• I/O značajke u Arria II uređajima
•  I/O i brzi I/O u uređajima Intel Cyclone 10 GX
•  I/O i brzi I/O u Intel Cyclone 10 LP uređajima
• I/O značajke u Cyclone V uređajima
• I/O značajke u Cyclone IV uređajima
•  I/O značajke u obitelji Cyclone III uređaja
• Intel MAX 10 U/I korisnički priručnik opće namjene
•  Podatkovna tablica uređaja Intel Stratix 10
• Podatkovna tablica uređaja Stratix V
•  DC i sklopne karakteristike za Stratix IV uređaje
•  Podatkovna tablica uređaja Stratix III: DC i sklopne karakteristike
•  Podatkovna tablica uređaja Intel Arria 10
•  Podatkovna tablica uređaja Arria V
• Podatkovna tablica uređaja za Arria II uređaje
• Tehnička tablica uređaja Intel Cyclone 10 GX
•  Tehnička tablica uređaja Intel Cyclone 10 LP
•  Tehnička tablica uređaja Cyclone V
•  Tehnička tablica uređaja Cyclone IV
• Tehnička tablica uređaja Cyclone III
• Podatkovna tablica uređaja Intel MAX 10

BLVDS Potrošnja energije

• Prije implementacije vašeg dizajna u uređaj, upotrijebite EPE temeljen na programu Excel za podržani uređaj koji koristite kako biste dobili procijenjenu veličinu potrošnje energije BLVDS I/O.
•  Za ulazne i dvosmjerne pinove, BLVDS ulazni međuspremnik uvijek je omogućen. BLVDS ulazni međuspremnik troši energiju ako postoji aktivnost prebacivanja na sabirnici (nprample, drugi primopredajnici šalju i primaju podatke, ali uređaj Cyclone III nije željeni primatelj).
•  Ako koristite BLVDS kao ulazni međuspremnik u multidrop ili kao dvosmjerni međuspremnik u aplikacijama s više točaka, Intel preporučuje unos stope prebacivanja koja uključuje sve aktivnosti na sabirnici, a ne samo aktivnosti namijenjene za ulazni međuspremnik Intel BLVDS uređaja.

ExampBLVDS I/O unos podataka u EPE
Ova slika prikazuje BLVDS I/O unos u Cyclone III EPE. Za odabir I/O standarda u EPE-u drugih podržanih Intelovih uređaja pogledajte povezane informacije.Intel preporučuje da koristite Intel Quartus Prime Power Analyzer Tool za izvođenje točne BLVDS I/O analize napajanja nakon što dovršite dizajn. Alat Power Analyzer procjenjuje snagu na temelju specifičnosti dizajna nakon što je mjesto i ruta dovršeno. Alat Power Analyzer primjenjuje kombinaciju aktivnosti signala koje unese korisnik, izvedenih simulacijom i procijenjenih signala, što u kombinaciji s detaljnim modelima strujnog kruga daje vrlo precizne procjene snage.
Povezane informacije

• Poglavlje o analizi napajanja, priručnik za Intel Quartus Prime Pro Edition
  Pruža više informacija o alatu Intel Quartus Prime Pro Edition Power Analyzer za obitelji uređaja Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX.
• Poglavlje o analizi napajanja, Intel Quartus Prime Standard Edition Handbook
  Pruža više informacija o alatu Intel Quartus Prime Standard Edition Power Analyzer za Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III i Intel MAX 10 obitelji uređaja.
• Stranica Early Power Estimators (EPE) i Power Analyzer
  Pruža više informacija o EPE i alatu Intel Quartus Prime Power Analyzer.
• Implementacija LVDS sučelja sabirnice u podržanim obiteljima Intel FPGA uređaja na stranici 3
  Navodi I/O standarde za odabir u EPE za procjenu potrošnje energije BLVDS-a.

BLVDS Dizajn Example
Dizajn prample vam pokazuje kako instancirati BLVDS I/O međuspremnik u podržanim uređajima s relevantnim I/O (GPIO) IP jezgrama u softveru Intel Quartus Prime.

•  Uređaji Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX—koristite GPIO Intel FPGA IP jezgru.
•  Intel MAX 10 uređaji—koristite GPIO Lite Intel FPGA IP jezgru.
•  Svi ostali podržani uređaji—koristite ALTIOBUF IP jezgru.

Možete preuzeti dizajn example s poveznice u povezanim informacijama. Za instancu BLVDS I/O međuspremnika Intel preporučuje sljedeće stavke:

•  Implementirajte GPIO IP jezgru u dvosmjernom načinu rada s uključenim diferencijalnim načinom rada.
•  Dodijelite I/O standard dvosmjernim pinovima:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III i Intel MAX 10 uređaji.
•  Diferencijalni SSTL-2 klase I ili klase II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II i Cyclone V uređaji.
• Diferencijalni SSTL-18 klase I ili klase II—Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX uređaji.

Rad ulaznih ili izlaznih međuspremnika tijekom operacija pisanja i čitanja

• Priključak oe prima signal oe iz jezgre uređaja kako bi omogućio ili onemogućio jednostrane izlazne međuspremnike.
•  Neka oe signal bude nizak kako bi se izlazni međuspremnici postavili u tri stanja tijekom operacije čitanja.
•  Funkcija AND vrata je zaustaviti odaslani signal da se vrati u jezgru uređaja. Diferencijalni ulazni međuspremnik uvijek je omogućen.

Povezane informacije

•  I/O međuspremnik (ALTIOBUF) IP Core korisnički priručnik
•  GPIO IP Core korisnički priručnik
•  Vodiči za implementaciju Intel MAX 10 I/O
• Uvod u Intel FPGA IP jezgre
• Dizajn Exampza AN 522

Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj bilješci o aplikaciji.
Dizajn Example Smjernice za Intel Stratix 10 uređaje
Ovi su koraci primjenjivi samo na Intel Stratix 10 uređaje. Provjerite koristite li GPIO Intel FPGA IP jezgru.

1. Napravite GPIO Intel FPGA IP jezgru koja može podržavati dvosmjerni ulazni i izlazni međuspremnik:
   • a. Instancirajte GPIO Intel FPGA IP jezgru.
   • b. U smjeru podataka odaberite Bidir.
   • c. U Širina podataka unesite 1.
   • d. Uključite Koristi diferencijalni međuspremnik.
   • e. U načinu registracije ne odaberite ništa.
2. Spojite module i ulazne i izlazne priključke kao što je prikazano na sljedećoj slici:
   Povezivanje ulaznih i izlaznih priključaka nprample za Intel Stratix 10 uređaje
3. U uređivaču dodjele dodijelite relevantni I/O standard kao što je prikazano na sljedećoj slici. Također možete postaviti trenutnu snagu i opcije brzine uspona. U suprotnom, softver Intel Quartus Prime preuzima zadane postavke.
   BLVDS I/O Assignment u uređivaču dodjele Intel Quartus Prime za Intel Stratix 10 uređaje
4. Sastavite i izvedite funkcionalnu simulaciju s ModelSim* – Intel FPGA Edition softverom.

Povezane informacije

• ModelSim – Intel FPGA Edition softverska podrška
  Pruža više informacija o softveru ModelSim – Intel FPGA Edition i sadrži razne poveznice na teme kao što su instalacija, upotreba i rješavanje problema.
• I/O standardi za BLVDS sučelje u Intel FPGA uređajima na stranici 7
  Popisuje pinove i I/O standarde koje možete ručno dodijeliti u podržanim Intel FPGA uređajima za BLVDS aplikacije.
• Dizajn Exampza AN 522
  Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj bilješci o aplikaciji.

Dizajn Example Smjernice za Intel Arria 10 uređaje
Ovi su koraci primjenjivi samo na uređaje Intel Arria 10 koji koriste Intel Quartus Prime Standard Edition. Provjerite koristite li GPIO Intel FPGA IP jezgru.

1. Otvorite StratixV_blvds.qar file za uvoz Stratix V dizajna nprampu softver Intel Quartus Prime Standard Edition.
2. Migracija dizajna nprample za korištenje GPIO Intel FPGA IP jezgre:
   • a. Na izborniku odaberite Projekt ➤ Nadogradnja IP komponenti.
   • b. Dvaput kliknite entitet "ALIOBUF".
     Pojavljuje se prozor MegaWizard Plug-In Manager za ALTIOBUF IP jezgru.
   • c. Isključite Podudaranje projekta/zadano.
   • d. U trenutno odabranoj obitelji uređaja odaberite Arria 10.
   • e. Kliknite Završi, a zatim ponovno Završi.
   • f. U dijaloškom okviru koji se pojavi kliknite OK.
     Softver Intel Quartus Prime Pro Edition izvodi proces migracije i zatim prikazuje uređivač GPIO IP parametara.
3. Konfigurirajte GPIO Intel FPGA IP jezgru za podršku dvosmjernog ulaznog i izlaznog međuspremnika:
   • a. U smjeru podataka odaberite Bidir.
   • b. U Širina podataka unesite 1.
   • c. Uključite Koristi diferencijalni međuspremnik.
   • d. Kliknite Završi i generirajte IP jezgru.
4. Spojite module i ulazne i izlazne priključke kao što je prikazano na sljedećoj slici:
   Povezivanje ulaznih i izlaznih priključaka nprample za Intel Arria 10 uređaje
5. U uređivaču dodjele dodijelite relevantni I/O standard kao što je prikazano na sljedećoj slici. Također možete postaviti trenutnu snagu i opcije brzine uspona. U suprotnom, softver Intel Quartus Prime Standard Edition preuzima zadane postavke za Intel Arria 10 uređaje—Diferencijalni SSTL-18 I/O standard klase I ili klase II.
   BLVDS I/O Assignment u uređivaču dodjele Intel Quartus Prime za Intel Arria 10 uređajeBilješka:
   Za uređaje Intel Arria 10 možete ručno dodijeliti lokacije pinova p i n za LVDS pinove pomoću uređivača dodjele.
6. Sastavite i izvedite funkcionalnu simulaciju pomoću softvera ModelSim – Intel FPGA Edition.

Povezane informacije

• ModelSim – Intel FPGA Edition softverska podrška
  Pruža više informacija o softveru ModelSim – Intel FPGA Edition i sadrži razne poveznice na teme kao što su instalacija, upotreba i rješavanje problema.
• I/O standardi za BLVDS sučelje u Intel FPGA uređajima na stranici 7
  Popisuje pinove i I/O standarde koje možete ručno dodijeliti u podržanim Intel FPGA uređajima za BLVDS aplikacije.
• Dizajn Exampza AN 522
  Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj bilješci o aplikaciji.

Dizajn Example Smjernice za Intel MAX 10 uređaje
Ovi su koraci primjenjivi samo na Intel MAX 10 uređaje. Provjerite koristite li GPIO Lite Intel FPGA IP jezgru.

1. Napravite GPIO Lite Intel FPGA IP jezgru koja može podržavati dvosmjerni ulazni i izlazni međuspremnik:
   • a. Instancirajte GPIO Lite Intel FPGA IP jezgru.
   • b. U smjeru podataka odaberite Bidir.
   • c. U Širina podataka unesite 1.
   • d. Uključite Koristi pseudo diferencijalni međuspremnik.
   • e. U načinu registracije odaberite Premosnica.
2. Spojite module i ulazne i izlazne priključke kao što je prikazano na sljedećoj slici:
    Povezivanje ulaznih i izlaznih priključaka nprample za Intel MAX 10 uređaje
3. U uređivaču dodjele dodijelite relevantni I/O standard kao što je prikazano na sljedećoj slici. Također možete postaviti trenutnu snagu i opcije brzine uspona. U suprotnom, softver Intel Quartus Prime preuzima zadane postavke.
   BLVDS I/O Assignment u uređivaču dodjele Intel Quartus Prime za Intel MAX 10 uređaje
4. Sastavite i izvedite funkcionalnu simulaciju pomoću softvera ModelSim – Intel FPGA Edition.

Povezane informacije

• ModelSim – Intel FPGA Edition softverska podrška
  Pruža više informacija o softveru ModelSim – Intel FPGA Edition i sadrži razne poveznice na teme kao što su instalacija, upotreba i rješavanje problema.
• I/O standardi za BLVDS sučelje u Intel FPGA uređajima na stranici 7
  Popisuje pinove i I/O standarde koje možete ručno dodijeliti u podržanim Intel FPGA uređajima za BLVDS aplikacije.
• Dizajn Exampza AN 522
  Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj bilješci o aplikaciji.

Dizajn Example Smjernice za sve podržane uređaje osim Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10

Ovi su koraci primjenjivi na sve podržane uređaje osim Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10. Provjerite koristite li ALTIOBUF IP jezgru.

1.  Napravite ALTIOBUF IP jezgru koja može podržavati dvosmjerni ulazni i izlazni međuspremnik:
   • a. Instancirajte ALTIOBUF IP jezgru.
   • b. Konfigurirajte modul kao dvosmjerni međuspremnik.
   • c. U Koliki je broj međuspremnika koji će se instancirati, unesite 1.
   • d. Uključite Koristi diferencijalni način rada.
2. Spojite module i ulazne i izlazne priključke kao što je prikazano na sljedećoj slici:
    Povezivanje ulaznih i izlaznih priključaka nprample za sve podržane uređaje osim Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10 uređaja
3. U uređivaču dodjele dodijelite relevantni I/O standard kao što je prikazano na sljedećoj slici prema vašem uređaju. Također možete postaviti trenutnu snagu i opcije brzine uspona. U suprotnom, softver Intel Quartus Prime preuzima zadane postavke.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III i Cyclone III LS uređaji—BLVDS I/O standard na dvosmjerne p i n pinove kao što je prikazano na sljedećoj slici.
   • Uređaji Stratix V, Stratix IV, Stratix III, Arria V, Arria II i Cyclone V—Diferencijalni SSTL-2 I/O standard klase I ili klase II.
     BLVDS I/O Assignment u Intel Quartus Prime Assignment EditoruBilješka: Možete ručno dodijeliti lokacije pinova p i n za svaki podržani uređaj pomoću uređivača dodjele. Za podržane uređaje i pinove koje možete ručno dodijeliti, pogledajte povezane informacije.
4. Sastavite i izvedite funkcionalnu simulaciju pomoću softvera ModelSim – Intel FPGA Edition.

Example rezultata funkcionalne simulacije
Kada se potvrdi oe signal, BLVDS je u načinu rada pisanja. Kada je oe signal poništen, BLVDS je u načinu rada čitanja.Bilješka:
Za simulaciju koristeći Verilog HDL, možete koristiti blvds_tb.v testbench, koji je uključen u odgovarajući dizajn example.
Povezane informacije

• ModelSim – Intel FPGA Edition softverska podrška
  Pruža više informacija o softveru ModelSim – Intel FPGA Edition i sadrži razne poveznice na teme kao što su instalacija, upotreba i rješavanje problema.
• I/O standardi za BLVDS sučelje u Intel FPGA uređajima na stranici 7
  Popisuje pinove i I/O standarde koje možete ručno dodijeliti u podržanim Intel FPGA uređajima za BLVDS aplikacije.
• Dizajn Exampza AN 522
  Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj bilješci o aplikaciji.

Analiza izvedbe

Analiza performansi BLVDS-a s više točaka pokazuje utjecaj završetka sabirnice, učitavanja, karakteristika pokretača i prijamnika te lokacije prijemnika od pogonitelja na sustav. Možete koristiti uključeni BLVDS dizajn nprampdatoteke za analizu izvedbe aplikacije s više točaka:

•  Cyclone III BLVDS dizajn prample—ovaj dizajn prample je primjenjiv na sve podržane serije uređaja Stratix, Arria i Cyclone. Za obitelj uređaja Intel Arria 10 ili Intel Cyclone 10 GX trebate migrirati dizajn exampnajprije ostavite odgovarajuću obitelj uređaja prije nego što ga možete koristiti.
• Intel MAX 10 BLVDS dizajn prample—ovaj dizajn prample je primjenjiv na obitelj uređaja Intel MAX 10.
• Intel Stratix 10 BLVDS dizajn prample—ovaj dizajn prample je primjenjiv na obitelj uređaja Intel Stratix 10.

Bilješka:
Analiza performansi BLVDS-a s više točaka u ovom odjeljku temelji se na simulaciji modela Cyclone III BLVDS input/output buffer information specification (IBIS) u HyperLynxu*.
Intel preporučuje korištenje ovih Intel IBIS modela za simulaciju:

• Uređaji Stratix III, Stratix IV i Stratix V—diferencijalni SSTL-2 IBIS model specifičan za uređaj
• Uređaji Intel Stratix 10, Intel Arria 10(2) i Intel Cyclone 10 GX:
  •  Izlazni međuspremnik—Diferencijalni SSTL-18 IBIS model
  • Ulazni međuspremnik—LVDS IBIS model

Povezane informacije

• Stranica modela Intel FPGA IBIS
  Omogućuje preuzimanje modela Intel FPGA uređaja.
•  Dizajn Exampza AN 522
  Pruža Intel Quartus Prime dizajn exampkoje se koriste u ovoj bilješci o aplikaciji.

Postavljanje sustava

 Multipoint BLVDS s Cyclone III BLVDS primopredajnicima
Ova slika prikazuje shemu topologije s više točaka s deset Cyclone III BLVDS primopredajnika (nazvanih U1 do U10).Pretpostavlja se da dalekovod autobusa ima sljedeće karakteristike:

•  Trakasta linija
•  Karakteristična impedancija od 50 Ω
• Karakteristični kapacitet od 3.6 pF po inču
•  Duljina 10 inča
• Modeli Intel Arria 10 IBIS su preliminarni i nisu dostupni na modelu Intel IBIS web stranica. Ako trebate ove preliminarne modele Intel Arria 10 IBIS, kontaktirajte Intel.
• Diferencijalna karakteristična impedancija sabirnice od približno 100 Ω
•  Razmak između svakog primopredajnika od 1 inča
• Sabirnica je na oba kraja završena završnim otpornikom RT

• Zadana snaga pogona od 12 mA
• Zadane postavke sporog usporavanja
• Kapacitet pina svakog primopredajnika od 6 pF
•  Stub na svakom BLVDS primopredajniku je mikrotraka od 1 inča karakteristične impedancije od 50 Ω i karakterističnog kapaciteta od 3 pF po inču
•  Pretpostavlja se da je kapacitet veze (priključak, jastučić i priključak u PCB-u) svakog primopredajnika na sabirnicu 2 pF
• Ukupni kapacitet svakog opterećenja je približno 11 pF

Za razmak opterećenja od 1 inča, raspodijeljeni kapacitet jednak je 11 pF po inču. Kako bi se smanjila refleksija uzrokovana čepovima, a također i za prigušivanje signala koji izlaze
pokretač, otpornik RS koji odgovara impedanciji od 50 Ω postavljen je na izlaz svakog primopredajnika.

Autobusna stanica
Efektivna impedancija potpuno opterećene sabirnice je 52 Ω ako zamijenite karakteristični kapacitet sabirnice i raspodijeljeni kapacitet po jedinici duljine postava u jednadžbu efektivne diferencijalne impedancije. Za optimalan integritet signala morate uskladiti RT s 52 Ω. Sljedeće slike pokazuju učinke usklađenog, pod- i prekomjernog završetka na diferencijalni valni oblik (VID) na ulaznim pinovima prijemnika. Brzina podataka je 100 Mbps. Na ovim slikama, podzavršetak (RT = 25 Ω) rezultira refleksijom i značajnim smanjenjem margine šuma. U nekim slučajevima nedovoljno prekidanje čak narušava prag prijamnika (VTH = ±100 mV). Kada se RT promijeni na 50 Ω, postoji značajna margina šuma u odnosu na VTH i refleksija je zanemariva.

Učinak završetka sabirnice (vozač u U1, prijemnik u U2)
Na ovoj slici U1 djeluje kao odašiljač, a U2 do U10 su prijemnici.

Učinak završetka sabirnice (vozač u U1, prijemnik u U10)
Na ovoj slici U1 djeluje kao odašiljač, a U2 do U10 su prijemnici.

Učinak završetka sabirnice (vozač u U5, prijemnik u U6)
Na ovoj slici U5 je odašiljač, a ostali su prijemnici.

Učinak završetka sabirnice (vozač u U5, prijemnik u U10)
Na ovoj slici U5 je odašiljač, a ostali su prijemnici.Relativni položaj vozača i prijemnika na autobusu također utječe na kvalitetu primljenog signala. Prijemnik najbliži vozaču ima najgori učinak dalekovoda jer je na toj lokaciji granična brzina najveća. Ovo se pogoršava kada se vozač nalazi u sredini autobusa.
Na primjerample, usporedite sliku 16 na stranici 20 i sliku 18 na stranici 21. VID na prijemniku U6 (pokretač na U5) pokazuje jače zvonjenje od onog na prijemniku U2 (pokretač na U1). S druge strane, rubna brzina se usporava kada je prijemnik udaljeniji od vozača. Najveće zabilježeno vrijeme porasta je 1.14 ns s pokretačem koji se nalazi na jednom kraju sabirnice (U1) i prijemnikom na drugom kraju (U10).

Duljina uboda
Veća duljina utičnice ne samo da povećava vrijeme leta od pokretača do prijemnika, već rezultira i većim kapacitetom opterećenja, što uzrokuje veću refleksiju.

Učinak povećanja duljine utičnice (vozač u U1, prijemnik u U10)
Ova slika uspoređuje VID na U10 kada je duljina klipa povećana s jednog inča na dva inča i pokretač je na U1.

Stub Raskid
Impedanciju pogona morate uskladiti s karakterističnom impedancijom priključka. Postavljanjem serijskog završnog otpornika RS na izlaz drajvera uvelike se smanjuje nepovoljan učinak prijenosne linije uzrokovan dugim ivicama i velikim rubnim brzinama. Osim toga, RS se može promijeniti kako bi se prigušio VID kako bi se zadovoljile specifikacije prijemnika.

Učinak završetka prekida (vozač u U1, prijemnik u U2 i U10)
Ova slika uspoređuje VID na U2 i U10 kada U1 odašilje.

Stopa okretanja vozača
Brza brzina uspona pomaže poboljšati vrijeme uspona, posebno na prijemniku koji je najudaljeniji od pokretača. Međutim, veća brzina pomicanja također pojačava zvonjavu zbog refleksije.

Učinak brzine vozača (vozač u U1, prijemnik u U2 i U10)
Ova slika prikazuje učinak brzine okretanja pokretača. Napravljena je usporedba između sporog i brzog okretanja s snagom pogona od 12 mA. Pokretač je na U1, a ispituju se diferencijalni valni oblici na U2 i U10.

Ukupna izvedba sustava

Najveća brzina prijenosa podataka koju podržava BLVDS s više točaka određuje se gledanjem dijagrama oka najudaljenijeg prijemnika od vozača. Na tom mjestu emitirani signal ima najsporiju rubnu brzinu i utječe na otvaranje oka. Iako kvaliteta primljenog signala i margina šuma ovise o primjenama, što je širi otvor oka, to bolje. Međutim, također morate provjeriti prijemnik koji je najbliži vozaču, jer su učinci dalekovoda lošiji ako je prijemnik smješten bliže vozaču.
Slika 23. Očni dijagram pri 400 Mbps (vozač u U1, prijemnik u U2 i U10)
Ova slika ilustrira očne dijagrame na U2 (crvena krivulja) i U10 (plava krivulja) za brzinu prijenosa podataka od 400 Mbps. U simulaciji se pretpostavlja slučajno podrhtavanje od 1% jediničnog intervala. Pokretač je na U1 sa zadanim postavkama jakosti struje i brzine pada. Sabirnica je potpuno opterećena s optimalnim RT = 50 Ω. Najmanji otvor za oči je na U10, koji je najudaljeniji od U1. Visina oka sampled na intervalu od 0.5 jedinica je 692 mV i 543 mV za U2 odnosno U10. Postoji značajna margina šuma s obzirom na VTH = ±100 mV za oba slučaja.

Povijest revizija dokumenta za AN 522: Implementacija Bus LVDS sučelja u podržanim obiteljima Intel FPGA uređaja

Dokumenti / Resursi

intel AN 522 Implementacija Bus LVDS sučelja u podržanim obiteljima FPGA uređaja [pdf] Korisnički priručnik AN 522 Implementacija LVDS sučelja sabirnice u podržanim obiteljima FPGA uređaja, AN 522, Implementacija LVDS sučelja sabirnice u podržanim obiteljima FPGA uređaja, Sučelje u podržanim obiteljima FPGA uređaja, Obitelji FPGA uređaja

Reference

• korisnički priručnik