اینتل AN 522 در حال پیاده سازی رابط اتوبوس LVDS در خانواده های دستگاه FPGA پشتیبانی شده

اتوبوس LVDS (BLVDS) قابلیت ارتباط نقطه به نقطه LVDS را به پیکربندی چند نقطه ای گسترش می دهد. Multipoint BLVDS یک راه حل کارآمد برای برنامه های کاربردی چند نقطه backplane ارائه می دهد.

پشتیبانی از پیاده سازی BLVDS در دستگاه های FPGA اینتل

شما می توانید رابط های BLVDS را در این دستگاه های اینتل با استفاده از استانداردهای I/O فهرست شده پیاده سازی کنید.

توجه:
قدرت درایو قابل برنامه ریزی و ویژگی های سرعت حرکت در این دستگاه ها به شما این امکان را می دهد که سیستم چند نقطه ای خود را برای حداکثر کارایی شخصی سازی کنید. برای تعیین حداکثر سرعت داده پشتیبانی شده، یک شبیه سازی یا اندازه گیری را بر اساس راه اندازی و برنامه خاص سیستم خود انجام دهید.
BLVDS بیش ازview در صفحه 4
فناوری BLVDS در دستگاه های اینتل در صفحه 6
مصرف برق BLVDS در صفحه 9
BLVDS Design Exampدر صفحه 10
تجزیه و تحلیل عملکرد در صفحه 17
تاریخچه ویرایش سند برای AN 522: پیاده سازی رابط Bus LVDS در خانواده های دستگاه FPGA اینتل پشتیبانی شده در صفحه 25
اطلاعات مرتبط
استانداردهای ورودی/خروجی برای رابط BLVDS در دستگاه های FPGA اینتل در صفحه 7

BLVDS بیش ازview

سیستم BLVDS چند نقطه ای معمولی شامل تعدادی جفت فرستنده و گیرنده (فرستنده گیرنده) است که به گذرگاه متصل می شوند.
BLVDS چند نقطه ایپیکربندی در شکل قبل ارتباط نیمه دوطرفه دو طرفه را فراهم می کند در حالی که تراکم اتصال را به حداقل می رساند. هر فرستنده و گیرنده ای می تواند نقش فرستنده را به عهده بگیرد و فرستنده های باقی مانده به عنوان گیرنده عمل می کنند (در هر زمان فقط یک فرستنده می تواند فعال باشد). کنترل ترافیک اتوبوس، چه از طریق یک پروتکل یا راه حل سخت افزاری، معمولاً برای جلوگیری از مشاجره راننده در اتوبوس مورد نیاز است. عملکرد یک BLVDS چند نقطه ای به شدت تحت تاثیر بارگذاری خازنی و خاتمه در باس است.
ملاحظات طراحی
یک طراحی چند نقطه ای خوب باید بار خازنی و خاتمه روی گذرگاه را در نظر بگیرد تا یکپارچگی سیگنال بهتر به دست آید. می توانید با انتخاب یک فرستنده گیرنده با ظرفیت پین کم، کانکتور با ظرفیت کم و کوتاه نگه داشتن طول خرد، ظرفیت بار را به حداقل برسانید. یکی از ملاحظات طراحی BLVDS چند نقطه‌ای، امپدانس دیفرانسیل مؤثر یک گذرگاه با بار کامل است که به آن امپدانس مؤثر و تأخیر انتشار در گذرگاه می‌گویند. سایر ملاحظات طراحی BLVDS چند نقطه ای شامل بایاس ایمن خطا، نوع اتصال و پین اوت، طرح ردیابی باس PCB و مشخصات نرخ لبه راننده است.
امپدانس موثر
امپدانس موثر به امپدانس مشخصه ردپای اتوبوس Zo و بار خازنی روی گذرگاه بستگی دارد. کانکتورها، پایه روی کارت پلاگین، بسته بندی و ظرفیت ورودی گیرنده همگی به بارگذاری خازنی کمک می کنند که امپدانس موثر باس را کاهش می دهد.
معادله 1. معادله امپدانس دیفرانسیل موثر
از این معادله برای تقریب امپدانس دیفرانسیل موثر شین بارگذاری شده (Zeff) استفاده کنید.کجا:

• Zdiff (Ω) ≈ 2 × Zo = امپدانس مشخصه دیفرانسیل اتوبوس
•  Co (pF/inch) = ظرفیت مشخصه در واحد طول باس
• CL (pF) = ظرفیت هر بار
•  N = تعداد بارهای روی اتوبوس
•  H (اینچ) = d × N = طول کل اتوبوس
•  d (اینچ) = فاصله بین هر کارت پلاگین
•  سی دی (pF/اینچ) = CL/d = ظرفیت خازنی توزیع شده در واحد طول در سراسر باس

افزایش ظرفیت بار یا فاصله نزدیک‌تر بین کارت‌های پلاگین، امپدانس موثر را کاهش می‌دهد. برای بهینه سازی عملکرد سیستم، انتخاب یک فرستنده گیرنده و کانکتور با ظرفیت کم اهمیت دارد. طول هر خرده گیرنده بین کانکتور و پین ورودی/خروجی گیرنده را تا حد امکان کوتاه نگه دارید.
امپدانس موثر نرمال شده در مقابل Cd/Co
این شکل اثرات ظرفیت خازنی توزیع شده بر امپدانس موثر نرمال شده را نشان می دهد.خاتمه در هر انتهای گذرگاه مورد نیاز است، در حالی که داده ها در هر دو جهت جریان دارند. برای کاهش انعکاس و زنگ زدن در اتوبوس، باید مقاومت پایانی را با امپدانس موثر مطابقت دهید. برای یک سیستم با Cd/Co = 3، امپدانس موثر 0.5 برابر Zdiff است. با پایانه های دوگانه در اتوبوس، راننده بار معادل 0.25 برابر Zdiff را مشاهده می کند. و بنابراین نوسان سیگنال و حاشیه نویز دیفرانسیل را در ورودی های گیرنده کاهش می دهد (در صورت استفاده از درایور استاندارد LVDS). درایور BLVDS این مشکل را با افزایش جریان درایو برای دستیابی به حجم مشابه برطرف می کندtage در ورودی های گیرنده بچرخید.
تاخیر در انتشار
تأخیر انتشار (tPD = Zo × Co) تأخیر زمانی از طریق خط انتقال در واحد طول است. بستگی به امپدانس و مشخصه مشخصه دارد
ظرفیت اتوبوس
تاخیر موثر در انتشار
برای یک اتوبوس بارگذاری شده، می توانید تاخیر انتشار موثر را با این معادله محاسبه کنید. می توانید زمان انتشار سیگنال از درایور A به گیرنده B را به صورت tPDEFF × طول خط بین راننده A و گیرنده B محاسبه کنید.

فناوری BLVDS در دستگاه های اینتل

در دستگاه های پشتیبانی شده اینتل، رابط BLVDS در هر ردیف یا ستون I/bank که توسط VCCIO 1.8 V (دستگاه های Intel Arria 10 و Intel Cyclone 10 GX) یا 2.5 V (سایر دستگاه های پشتیبانی شده) تغذیه می شود، پشتیبانی می شود. در این بانک‌های ورودی/خروجی، رابط روی پایه‌های ورودی/خروجی دیفرانسیل پشتیبانی می‌شود، اما روی پایه‌های ورودی ساعت یا خروجی ساعت اختصاصی پشتیبانی نمی‌شود. با این حال، در دستگاه های Intel Arria 10 و Intel Cyclone 10 GX، رابط BLVDS روی پین های ساعت اختصاصی که به عنوان ورودی/خروجی عمومی استفاده می شوند، پشتیبانی می شود.

•  فرستنده BLVDS از دو بافر خروجی تک سر استفاده می کند که بافر خروجی دوم به صورت معکوس برنامه ریزی شده است.
•  گیرنده BLVDS از یک بافر ورودی LVDS اختصاصی استفاده می کند.

بافرهای BLVDS I/O در دستگاه های پشتیبانی شدهبسته به نوع برنامه از بافرهای ورودی یا خروجی متفاوتی استفاده کنید:

• برنامه چند قطره - بسته به اینکه دستگاه برای عملکرد درایور یا گیرنده در نظر گرفته شده است از بافر ورودی یا خروجی استفاده کنید.
• کاربرد چند نقطه‌ای - بافر خروجی و بافر ورودی، پایه‌های ورودی/خروجی یکسانی دارند. شما نیاز به سیگنال فعال کردن خروجی (oe) دارید تا بافر خروجی LVDS زمانی که سیگنال ارسال نمی کند، حالت سه گانه ای داشته باشد.
•  خاتمه سری روی تراشه (RS OCT) را برای بافر خروجی فعال نکنید.
• از مقاومت های خارجی در بافرهای خروجی برای تطبیق امپدانس با مهره روی کارت پلاگین استفاده کنید.
• خاتمه دیفرانسیل روی تراشه (RD OCT) را برای بافر ورودی دیفرانسیل فعال نکنید زیرا خاتمه باس معمولاً با استفاده از مقاومت های پایان خارجی در هر دو انتهای گذرگاه اجرا می شود.

استانداردهای I/O برای رابط BLVDS در دستگاه های FPGA اینتل
می توانید رابط BLVDS را با استفاده از استانداردهای I/O مربوطه و الزامات قدرت فعلی برای دستگاه های پشتیبانی شده اینتل پیاده سازی کنید.
استاندارد I/O و ویژگی ها پشتیبانی از رابط BLVDS در دستگاه های پشتیبانی شده اینتل

1.  پین DIFFIO_TX از گیرنده های دیفرانسیل LVDS واقعی پشتیبانی نمی کند.

برای اطلاعات بیشتر، به مستندات دستگاه مربوطه همانطور که در بخش اطلاعات مرتبط ذکر شده است مراجعه کنید:

• برای اطلاعات مربوط به تخصیص پین، به پین ​​اوت دستگاه مراجعه کنید files.
• برای ویژگی‌های استانداردهای I/O، به فصل I/O دفترچه راهنمای دستگاه مراجعه کنید.
•  برای مشخصات الکتریکی، به برگه اطلاعات دستگاه یا سند مشخصات DC و سوئیچینگ مراجعه کنید.

اطلاعات مرتبط

•  اینتل Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Pin-Out دستگاه Stratix III Files
•  Pin-Out دستگاه Intel Arria 10 Files
•  پین-اوت دستگاه Arria V Files
•  پین-اوت دستگاه Arria II GX Files
• Pin-Out دستگاه Intel Cyclone 10 GX Files
• Pin-Out دستگاه Intel Cyclone 10 LP Files
• خروجی دستگاه Cyclone V Files
•  خروجی دستگاه Cyclone IV Files
• خروجی دستگاه Cyclone III Files
• Pin-Out دستگاه Intel MAX 10 Files
• راهنمای کاربر Intel Stratix 10 General Purpose I/O
•  ویژگی های I/O در دستگاه های Stratix V
•  ویژگی های I/O در دستگاه Stratix IV
•  ویژگی های ورودی/خروجی دستگاه Stratix III
• ویژگی های I/O در دستگاه های Stratix V
•  ویژگی های I/O در دستگاه Stratix IV
•  ویژگی های ورودی/خروجی دستگاه Stratix III
•  ورودی/خروجی و ورودی/خروجی پرسرعت در دستگاه‌های اینتل Arria 10
•  ویژگی های I/O در دستگاه های Arria V
• ویژگی های I/O در دستگاه های Arria II
•  I/O و I/O با سرعت بالا در دستگاه های Intel Cyclone 10 GX
•  I/O و I/O با سرعت بالا در دستگاه های Intel Cyclone 10 LP
• ویژگی های I/O در دستگاه های Cyclone V
• ویژگی های I/O در دستگاه های Cyclone IV
•  ویژگی های I/O در خانواده دستگاه های Cyclone III
• راهنمای کاربر Intel MAX 10 General Purpose I/O
•  برگه اطلاعات دستگاه Intel Stratix 10
• برگه اطلاعات دستگاه Stratix V
•  ویژگی های DC و سوئیچینگ برای دستگاه های Stratix IV
•  برگه اطلاعات دستگاه Stratix III: ویژگی های DC و سوئیچینگ
•  برگه اطلاعات دستگاه Intel Arria 10
•  برگه اطلاعات دستگاه Arria V
• برگه اطلاعات دستگاه برای دستگاه های Arria II
• برگه اطلاعات دستگاه Intel Cyclone 10 GX
•  برگه اطلاعات دستگاه Intel Cyclone 10 LP
•  برگه اطلاعات دستگاه Cyclone V
•  برگه اطلاعات دستگاه Cyclone IV
• برگه اطلاعات دستگاه Cyclone III
• برگه اطلاعات دستگاه Intel MAX 10

مصرف برق BLVDS

• قبل از پیاده‌سازی طرح خود در دستگاه، از EPE مبتنی بر Excel برای دستگاه پشتیبانی‌شده‌ای که استفاده می‌کنید استفاده کنید تا مقدار تخمینی مصرف برق ورودی/خروجی BLVDS را بدست آورید.
•  برای پین های ورودی و دو طرفه، بافر ورودی BLVDS همیشه فعال است. بافر ورودی BLVDS در صورت وجود فعالیت سوئیچینگ در گذرگاه (مثلاًampگیرنده های دیگر در حال ارسال و دریافت داده هستند، اما دستگاه Cyclone III گیرنده مورد نظر نیست).
•  اگر از BLVDS به‌عنوان بافر ورودی در چند قطره یا به‌عنوان بافر دوطرفه در برنامه‌های چند نقطه‌ای استفاده می‌کنید، اینتل توصیه می‌کند یک نرخ تعویض را وارد کنید که شامل تمام فعالیت‌های روی گذرگاه می‌شود، نه فقط فعالیت‌های در نظر گرفته شده برای بافر ورودی دستگاه اینتل BLVDS.

Exampورود اطلاعات ورودی/خروجی BLVDS در EPE
این شکل ورودی BLVDS I/O را در Cyclone III EPE نشان می دهد. برای انتخاب استانداردهای I/O در EPE سایر دستگاه های پشتیبانی شده اینتل، به اطلاعات مربوطه مراجعه کنید.اینتل توصیه می کند که پس از تکمیل طراحی خود از ابزار آنالیز برق Intel Quartus Prime برای انجام تجزیه و تحلیل دقیق توان ورودی/خروجی BLVDS استفاده کنید. Power Analyzer Tool قدرت را بر اساس مشخصات طراحی پس از تکمیل مکان و مسیر تخمین می زند. ابزار تحلیل قدرت ترکیبی از فعالیت‌های سیگنال وارد شده، شبیه‌سازی‌شده و تخمین زده شده توسط کاربر را اعمال می‌کند که در ترکیب با مدل‌های مدار دقیق، تخمین‌های توان بسیار دقیقی را به دست می‌دهد.
اطلاعات مرتبط

• فصل تحلیل قدرت، کتابچه راهنمای Intel Quartus Prime Pro Edition
  اطلاعات بیشتری در مورد ابزار تحلیل قدرت Intel Quartus Prime Pro Edition برای خانواده دستگاه های Intel Stratix 10، Intel Arria 10 و Intel Cyclone 10 GX ارائه می دهد.
• فصل تحلیل توان، کتابچه راهنمای Intel Quartus Prime Standard Edition
  اطلاعات بیشتری در مورد ابزار تحلیل قدرت Intel Quartus Prime Standard Edition برای Stratix V، Stratix IV، Stratix III، Arria V، Arria II، Intel Cyclone 10 LP، Cyclone V، Cyclone IV، Cyclone III LS، Cyclone III و Intel ارائه می دهد. MAX 10 خانواده دستگاه.
• صفحه برآوردگرهای توان اولیه (EPE) و قدرت آنالایزر
  اطلاعات بیشتری در مورد EPE و ابزار Intel Quartus Prime Power Analyzer ارائه می دهد.
• پیاده‌سازی رابط اتوبوس LVDS در خانواده‌های دستگاه FPGA پشتیبانی شده اینتل در صفحه 3
  استانداردهای I/O را برای انتخاب در EPE برای تخمین مصرف برق BLVDS فهرست می کند.

BLVDS Design Example
طرح سابقample به شما نشان می‌دهد که چگونه بافر ورودی/خروجی BLVDS را در دستگاه‌های پشتیبانی‌شده با هسته‌های IP ورودی/خروجی عمومی (GPIO) در نرم‌افزار Intel Quartus Prime نمونه‌سازی کنید.

•  دستگاه های Intel Stratix 10، Intel Arria 10 و Intel Cyclone 10 GX—از هسته IP GPIO Intel FPGA استفاده می کنند.
•  دستگاه های Intel MAX 10—از هسته IP GPIO Lite Intel FPGA استفاده کنید.
•  همه دستگاه های پشتیبانی شده دیگر - از هسته IP ALTIOBUF استفاده کنید.

می توانید طرح سابق را دانلود کنیدampاز لینک موجود در اطلاعات مرتبط. برای نمونه بافر BLVDS I/O، اینتل موارد زیر را توصیه می کند:

•  هسته IP GPIO را در حالت دو جهته با روشن بودن حالت دیفرانسیل پیاده سازی کنید.
•  استاندارد I/O را به پین ​​های دو طرفه اختصاص دهید:
•  BLVDS—دستگاه های Intel Cyclone 10 LP، Cyclone IV، Cyclone III و Intel MAX 10.
•  دستگاه های دیفرانسیل SSTL-2 کلاس I یا کلاس II—Stratix V، Stratix IV، Stratix III، Arria V، Arria II و Cyclone V.
• دیفرانسیل SSTL-18 کلاس I یا کلاس II—دستگاه های Intel Stratix 10، Intel Arria 10 و Intel Cyclone 10 GX.

عملکرد بافرهای ورودی یا خروجی در طول عملیات نوشتن و خواندن

• پورت oe سیگنال oe را از هسته دستگاه دریافت می کند تا بافرهای خروجی تک سر را فعال یا غیرفعال کند.
•  سیگنال oe را پایین نگه دارید تا بافرهای خروجی در حین عملیات خواندن سه حالته شوند.
•  عملکرد دروازه AND جلوگیری از بازگشت سیگنال ارسالی به هسته دستگاه است. بافر ورودی دیفرانسیل همیشه فعال است.

اطلاعات مرتبط

•  راهنمای کاربر بافر I/O (ALTIOBUF).
•  راهنمای کاربر GPIO IP Core
•  راهنمای پیاده سازی اینتل MAX 10 I/O
• مقدمه ای بر Intel FPGA IP Cores
• طراحی پیشینampلس برای AN 522

طراحی قبلی Intel Quartus Prime را ارائه می دهدampموارد استفاده شده در این یادداشت کاربردی
طراحی پیشینampراهنمای دستگاه های Intel Stratix 10
این مراحل فقط برای دستگاه های Intel Stratix 10 قابل اجرا هستند. مطمئن شوید که از هسته IP GPIO Intel FPGA استفاده می کنید.

1. یک هسته IP GPIO Intel FPGA ایجاد کنید که می تواند یک بافر ورودی و خروجی دو طرفه را پشتیبانی کند:
   • آ. هسته IP GPIO Intel FPGA را نمونه برداری کنید.
   • ب در Data Direction، Bidir را انتخاب کنید.
   • ج در پهنای داده، 1 را وارد کنید.
   • د استفاده از بافر دیفرانسیل را روشن کنید.
   • ه. در حالت ثبت نام، هیچکدام را انتخاب کنید.
2. ماژول ها و پورت های ورودی و خروجی را مطابق شکل زیر وصل کنید:
   اتصال پورت های ورودی و خروجی Exampل برای دستگاه های Intel Stratix 10
3. در ویرایشگر Assignment، استاندارد I/O مربوطه را مطابق شکل زیر اختصاص دهید. همچنین می توانید گزینه های قدرت فعلی و سرعت حرکت را تنظیم کنید. در غیر این صورت، نرم افزار Intel Quartus Prime تنظیمات پیش فرض را بر عهده می گیرد.
   BLVDS I/O Assignment در اینتل Quartus Prime Assignment Editor برای دستگاه های Intel Stratix 10
4. کامپایل و شبیه سازی عملکردی با نرم افزار ModelSim* – Intel FPGA Edition.

اطلاعات مرتبط

• ModelSim – پشتیبانی از نرم افزار Intel FPGA Edition
  اطلاعات بیشتری در مورد نرم افزار ModelSim – Intel FPGA Edition ارائه می دهد و حاوی پیوندهای مختلفی به موضوعاتی مانند نصب، استفاده و عیب یابی است.
• استانداردهای ورودی/خروجی برای رابط BLVDS در دستگاه های FPGA اینتل در صفحه 7
  پین‌ها و استانداردهای ورودی/خروجی را که می‌توانید به صورت دستی در دستگاه‌های FPGA پشتیبانی‌شده اینتل برای برنامه‌های BLVDS اختصاص دهید، فهرست می‌کند.
• طراحی پیشینampلس برای AN 522
  طراحی قبلی Intel Quartus Prime را ارائه می دهدampموارد استفاده شده در این یادداشت کاربردی

طراحی پیشینampراهنمای دستگاه های Intel Arria 10
این مراحل فقط برای دستگاه‌های Intel Arria 10 که فقط از Intel Quartus Prime Standard Edition استفاده می‌کنند، قابل اجرا هستند. مطمئن شوید که از هسته IP GPIO Intel FPGA استفاده می کنید.

1. StratixV_blvds.qar را باز کنید file برای وارد کردن طرح Stratix V سابقampوارد نرم افزار Intel Quartus Prime Standard Edition شوید.
2. مهاجرت طرح سابقampبرای استفاده از هسته IP GPIO Intel FPGA:
   • آ. در منو، Project ➤ Upgrade IP Components را انتخاب کنید.
   • ب روی موجودیت "ALIOBUF" دوبار کلیک کنید.
     پنجره MegaWizard Plug-In Manager برای هسته IP ALTIOBUF ظاهر می شود.
   • ج پروژه/پیش‌فرض Match را خاموش کنید.
   • د در خانواده دستگاه انتخاب شده، Arria 10 را انتخاب کنید.
   • ه. روی Finish کلیک کنید و دوباره Finish را بزنید.
   • f. در کادر محاوره ای که ظاهر می شود، روی OK کلیک کنید.
     نرم افزار Intel Quartus Prime Pro Edition فرآیند مهاجرت را انجام می دهد و سپس ویرایشگر پارامتر IP GPIO را نمایش می دهد.
3. هسته IP GPIO Intel FPGA را برای پشتیبانی از بافر ورودی و خروجی دو طرفه پیکربندی کنید:
   • آ. در Data Direction، Bidir را انتخاب کنید.
   • ب در Data width عدد 1 را وارد کنید.
   • ج استفاده از بافر دیفرانسیل را روشن کنید.
   • د روی Finish کلیک کنید و هسته IP را تولید کنید.
4. ماژول ها و پورت های ورودی و خروجی را مطابق شکل زیر وصل کنید:
   اتصال پورت های ورودی و خروجی Example برای دستگاه های Intel Arria 10
5. در ویرایشگر Assignment، استاندارد I/O مربوطه را مطابق شکل زیر اختصاص دهید. همچنین می توانید گزینه های قدرت فعلی و سرعت حرکت را تنظیم کنید. در غیر این صورت، نرم افزار Intel Quartus Prime Standard Edition تنظیمات پیش فرض دستگاه های Intel Arria 10-Differential SSTL-18 Class I یا Class II I/O را در نظر می گیرد.
   BLVDS I/O Assignment در اینتل Quartus Prime Assignment Editor برای دستگاه های Intel Arria 10توجه:
   برای دستگاه های Intel Arria 10، می توانید به صورت دستی هر دو محل پین p و n را برای پین های LVDS با ویرایشگر تخصیص اختصاص دهید.
6. کامپایل و شبیه سازی عملکردی با نرم افزار ModelSim – Intel FPGA Edition.

اطلاعات مرتبط

• ModelSim – پشتیبانی از نرم افزار Intel FPGA Edition
  اطلاعات بیشتری در مورد نرم افزار ModelSim – Intel FPGA Edition ارائه می دهد و حاوی پیوندهای مختلفی به موضوعاتی مانند نصب، استفاده و عیب یابی است.
• استانداردهای ورودی/خروجی برای رابط BLVDS در دستگاه های FPGA اینتل در صفحه 7
  پین‌ها و استانداردهای ورودی/خروجی را که می‌توانید به صورت دستی در دستگاه‌های FPGA پشتیبانی‌شده اینتل برای برنامه‌های BLVDS اختصاص دهید، فهرست می‌کند.
• طراحی پیشینampلس برای AN 522
  طراحی قبلی Intel Quartus Prime را ارائه می دهدampموارد استفاده شده در این یادداشت کاربردی

طراحی پیشینampراهنمای دستگاه های Intel MAX 10
این مراحل فقط برای دستگاه های Intel MAX 10 قابل اجرا هستند. مطمئن شوید که از هسته IP GPIO Lite Intel FPGA استفاده می کنید.

1. یک هسته IP GPIO Lite Intel FPGA ایجاد کنید که می تواند یک بافر ورودی و خروجی دو طرفه را پشتیبانی کند:
   • آ. هسته IP GPIO Lite Intel FPGA را نمونه برداری کنید.
   • ب در Data Direction، Bidir را انتخاب کنید.
   • ج در پهنای داده، 1 را وارد کنید.
   • د استفاده از بافر شبه دیفرانسیل را روشن کنید.
   • ه. در حالت ثبت نام، Bypass را انتخاب کنید.
2. ماژول ها و پورت های ورودی و خروجی را مطابق شکل زیر وصل کنید:
    اتصال پورت های ورودی و خروجی Example برای دستگاه های Intel MAX 10
3. در ویرایشگر Assignment، استاندارد I/O مربوطه را مطابق شکل زیر اختصاص دهید. همچنین می توانید گزینه های قدرت فعلی و سرعت حرکت را تنظیم کنید. در غیر این صورت، نرم افزار Intel Quartus Prime تنظیمات پیش فرض را بر عهده می گیرد.
   BLVDS I/O Assignment در اینتل Quartus Prime Assignment Editor برای دستگاه های Intel MAX 10
4. کامپایل و شبیه سازی عملکردی با نرم افزار ModelSim – Intel FPGA Edition.

اطلاعات مرتبط

• ModelSim – پشتیبانی از نرم افزار Intel FPGA Edition
  اطلاعات بیشتری در مورد نرم افزار ModelSim – Intel FPGA Edition ارائه می دهد و حاوی پیوندهای مختلفی به موضوعاتی مانند نصب، استفاده و عیب یابی است.
• استانداردهای ورودی/خروجی برای رابط BLVDS در دستگاه های FPGA اینتل در صفحه 7
  پین‌ها و استانداردهای ورودی/خروجی را که می‌توانید به صورت دستی در دستگاه‌های FPGA پشتیبانی‌شده اینتل برای برنامه‌های BLVDS اختصاص دهید، فهرست می‌کند.
• طراحی پیشینampلس برای AN 522
  طراحی قبلی Intel Quartus Prime را ارائه می دهدampموارد استفاده شده در این یادداشت کاربردی

طراحی پیشینampدستورالعمل برای همه دستگاه های پشتیبانی شده به جز Intel Arria 10، Intel Cyclone 10 GX و Intel MAX 10

این مراحل برای همه دستگاه های پشتیبانی شده به جز Intel Arria 10، Intel Cyclone 10 GX و Intel MAX 10 قابل اجرا هستند. مطمئن شوید که از هسته IP ALTIOBUF استفاده می کنید.

1.  یک هسته IP ALTIOBUF ایجاد کنید که می تواند یک بافر ورودی و خروجی دو طرفه را پشتیبانی کند:
   • آ. هسته IP ALTIOBUF را نمونه برداری کنید.
   • ب ماژول را به عنوان یک بافر دو طرفه پیکربندی کنید.
   • ج در تعداد بافرهایی که باید نمونه سازی شوند، عدد 1 را وارد کنید.
   • د استفاده از حالت دیفرانسیل را روشن کنید.
2. ماژول ها و پورت های ورودی و خروجی را مطابق شکل زیر وصل کنید:
    اتصال پورت های ورودی و خروجی Example برای همه دستگاه های پشتیبانی شده به جز اینتل Arria 10، Intel Cyclone 10 GX و Intel MAX 10 Devices
3. در ویرایشگر تخصیص، استاندارد I/O مربوطه را مطابق شکل زیر با توجه به دستگاه خود اختصاص دهید. همچنین می توانید گزینه های قدرت فعلی و سرعت حرکت را تنظیم کنید. در غیر این صورت، نرم افزار Intel Quartus Prime تنظیمات پیش فرض را بر عهده می گیرد.
   • دستگاه‌های Intel Cyclone 10 LP، Cyclone IV، Cyclone III و Cyclone III LS — استاندارد BLVDS I/O برای پین‌های p و n دو طرفه همانطور که در شکل زیر نشان داده شده است.
   • دستگاه‌های Stratix V، Stratix IV، Stratix III، Arria V، Arria II و Cyclone V- استاندارد SSTL-2 کلاس I یا کلاس II I/O.
     BLVDS I/O Assignment در اینتل Quartus Prime Assignment Editorتوجه: می توانید به صورت دستی هر دو محل پین p و n را برای هر دستگاه پشتیبانی شده با ویرایشگر تخصیص اختصاص دهید. برای دستگاه های پشتیبانی شده و پین هایی که می توانید به صورت دستی اختصاص دهید، به اطلاعات مربوطه مراجعه کنید.
4. کامپایل و شبیه سازی عملکردی با نرم افزار ModelSim – Intel FPGA Edition.

Exampنتایج شبیه سازی عملکردی
هنگامی که سیگنال oe مشخص می شود، BLVDS در حالت عملیات نوشتن است. هنگامی که سیگنال oe خاموش می شود، BLVDS در حالت عملیات خواندن است.توجه:
برای شبیه‌سازی با استفاده از Verilog HDL، می‌توانید از blvds_tb.v testbench استفاده کنید که در طراحی قبلی موجود است.ampله
اطلاعات مرتبط

• ModelSim – پشتیبانی از نرم افزار Intel FPGA Edition
  اطلاعات بیشتری در مورد نرم افزار ModelSim – Intel FPGA Edition ارائه می دهد و حاوی پیوندهای مختلفی به موضوعاتی مانند نصب، استفاده و عیب یابی است.
• استانداردهای ورودی/خروجی برای رابط BLVDS در دستگاه های FPGA اینتل در صفحه 7
  پین‌ها و استانداردهای ورودی/خروجی را که می‌توانید به صورت دستی در دستگاه‌های FPGA پشتیبانی‌شده اینتل برای برنامه‌های BLVDS اختصاص دهید، فهرست می‌کند.
• طراحی پیشینampلس برای AN 522
  طراحی قبلی Intel Quartus Prime را ارائه می دهدampموارد استفاده شده در این یادداشت کاربردی

تجزیه و تحلیل عملکرد

تجزیه و تحلیل عملکرد BLVDS چند نقطه ای تأثیر خاتمه اتوبوس، بارگذاری، ویژگی های راننده و گیرنده و مکان گیرنده از راننده بر روی سیستم را نشان می دهد. شما می توانید از طرح BLVDS موجود استفاده کنیدampنکاتی برای تجزیه و تحلیل عملکرد یک برنامه کاربردی چند نقطه ای:

•  Cyclone III BLVDS design example-این طرح سابقample برای همه سری های دستگاه های Stratix، Arria و Cyclone پشتیبانی می شود. برای خانواده دستگاه های Intel Arria 10 یا Intel Cyclone 10 GX، باید طراحی قبلی را تغییر دهید.ampقبل از اینکه بتوانید از آن استفاده کنید، ابتدا به خانواده دستگاه مربوطه مراجعه کنید.
• طراحی قبلی اینتل MAX 10 BLVDSample-این طرح سابقample برای خانواده دستگاه های Intel MAX 10 قابل استفاده است.
• طراحی قبلی Intel Stratix 10 BLVDSample-این طرح سابقampاین برای خانواده دستگاه های Intel Stratix 10 قابل استفاده است.

توجه:
تجزیه و تحلیل عملکرد یک BLVDS چند نقطه ای در این بخش بر اساس شبیه سازی مدل مشخصات بافر ورودی/خروجی Cyclone III BLVDS (IBIS) در HyperLynx* است.
اینتل توصیه می کند که از مدل های اینتل IBIS برای شبیه سازی استفاده کنید:

• دستگاه های Stratix III، Stratix IV و Stratix V—مدل IBIS دیفرانسیل SSTL-2 مخصوص دستگاه
• دستگاه های Intel Stratix 10، Intel Arria 10(2) و Intel Cyclone 10 GX:
  •  بافر خروجی - مدل دیفرانسیل SSTL-18 IBIS
  • بافر ورودی - مدل LVDS IBIS

اطلاعات مرتبط

• صفحه مدل Intel FPGA IBIS
  دانلود مدل های دستگاه FPGA اینتل را ارائه می دهد.
•  طراحی پیشینampلس برای AN 522
  طراحی قبلی Intel Quartus Prime را ارائه می دهدampموارد استفاده شده در این یادداشت کاربردی

راه اندازی سیستم

 BLVDS چند نقطه ای با فرستنده گیرنده Cyclone III BLVDS
این شکل شماتیک یک توپولوژی چند نقطه ای را با ده فرستنده گیرنده Cyclone III BLVDS (با نام های U1 تا U10) نشان می دهد.خط انتقال اتوبوس دارای ویژگی های زیر فرض می شود:

•  یک خط نوار
•  امپدانس مشخصه 50 Ω
• ظرفیت مشخصه 3.6 pF در هر اینچ
•  طول 10 اینچ
• مدل های Intel Arria 10 IBIS اولیه هستند و در مدل Intel IBIS موجود نیستند web صفحه اگر به این مدل های اولیه Intel Arria 10 IBIS نیاز دارید، با اینتل تماس بگیرید.
• امپدانس مشخصه دیفرانسیل باس تقریباً 100 Ω
•  فاصله بین هر فرستنده گیرنده 1 اینچ
• باس در هر دو انتها با مقاومت پایانی RT خاتمه می یابد

• قدرت درایو پیش فرض 12 میلی آمپر
• تنظیمات سرعت آهسته به طور پیش فرض
• ظرفیت پین هر فرستنده و گیرنده 6 pF
•  خرد در هر فرستنده گیرنده BLVDS یک میکرو نوار 1 اینچی با امپدانس مشخصه 50 Ω و ظرفیت مشخصه 3 pF در هر اینچ است.
•  ظرفیت اتصال (کانکتور، پد و از طریق PCB) هر فرستنده گیرنده به گذرگاه 2 pF در نظر گرفته شده است.
• ظرفیت کل هر بار تقریباً 11 pF است

برای فاصله بار 1 اینچی، ظرفیت توزیع شده برابر با 11 pF در هر اینچ است. برای کاهش انعکاس ناشی از خرد، و همچنین برای کاهش سیگنال های خارج شده از
درایور، یک امپدانس مطابق با مقاومت RS 50 Ω در خروجی هر فرستنده گیرنده قرار می گیرد.

پایان اتوبوس
امپدانس موثر گذرگاه با بار کامل 52 Ω است اگر ظرفیت مشخصه باس و ظرفیت توزیع شده در واحد طول تنظیم را در معادله امپدانس دیفرانسیل موثر جایگزین کنید. برای یکپارچگی سیگنال بهینه، باید RT را با 52 Ω مطابقت دهید. شکل‌های زیر اثرات تطابق، کمتر و بیش از حد بر روی شکل موج دیفرانسیل (VID) در پایه‌های ورودی گیرنده را نشان می‌دهند. سرعت انتقال داده 100 مگابیت بر ثانیه است. در این شکل‌ها، کم‌ترمینال (RT = 25 Ω) منجر به بازتاب و کاهش چشمگیر حاشیه نویز می‌شود. در برخی موارد، تحت پایان حتی آستانه گیرنده (VTH = 100 ± میلی ولت) را نقض می کند. هنگامی که RT به 50 Ω تغییر می کند، حاشیه نویز قابل توجهی با توجه به VTH وجود دارد و بازتاب ناچیز است.

اثر خاتمه اتوبوس (راننده در U1، گیرنده در U2)
در این شکل U1 به ​​عنوان فرستنده و U2 تا U10 گیرنده هستند.

اثر خاتمه اتوبوس (راننده در U1، گیرنده در U10)
در این شکل U1 به ​​عنوان فرستنده و U2 تا U10 گیرنده هستند.

اثر خاتمه اتوبوس (راننده در U5، گیرنده در U6)
در این شکل U5 فرستنده و بقیه گیرنده هستند.

اثر خاتمه اتوبوس (راننده در U5، گیرنده در U10)
در این شکل U5 فرستنده و بقیه گیرنده هستند.موقعیت نسبی راننده و گیرنده در اتوبوس نیز بر کیفیت سیگنال دریافتی تأثیر می گذارد. نزدیکترین گیرنده به راننده بدترین اثر خط انتقال را تجربه می کند زیرا در این مکان، سرعت لبه سریعترین است. این وضعیت زمانی بدتر می شود که راننده در وسط اتوبوس قرار داشته باشد.
برای مثالampشکل 16 در صفحه 20 و شکل 18 در صفحه 21 را مقایسه کنید. VID در گیرنده U6 (درایور در U5) صدای زنگ بزرگتری نسبت به گیرنده U2 (درایور در U1) نشان می دهد. از طرف دیگر، هنگامی که گیرنده دورتر از راننده قرار می گیرد، سرعت لبه کاهش می یابد. بیشترین زمان افزایش ثبت شده 1.14 ثانیه است که راننده در یک انتهای اتوبوس (U1) و گیرنده در انتهای دیگر (U10) قرار دارد.

طول خرد
طول بیشتر خرد نه تنها زمان پرواز را از راننده به گیرنده افزایش می دهد، بلکه منجر به ظرفیت بار بزرگتر می شود که باعث انعکاس بزرگتر می شود.

اثر افزایش طول خرد (درایور در U1، گیرنده در U10)
این شکل VID را در U10 مقایسه می‌کند، زمانی که طول خرد از یک اینچ به دو اینچ افزایش می‌یابد و درایور در U1 است.

خاتمه خرد
شما باید امپدانس درایور را با امپدانس مشخصه خرد مطابقت دهید. قرار دادن یک مقاومت پایانی سری RS در خروجی درایور، تأثیر نامطلوب خط انتقال ناشی از نرخ‌های بلند طولانی و لبه‌های سریع را تا حد زیادی کاهش می‌دهد. علاوه بر این، RS را می توان برای تضعیف VID تغییر داد تا مطابق با مشخصات گیرنده باشد.

اثر خاتمه خرد (درایور در U1، گیرنده در U2 و U10)
این رقم VID در U2 و U10 را در زمانی که U1 در حال انتقال است مقایسه می کند.

میزان مرگ راننده
سرعت حرکت سریع به بهبود زمان افزایش کمک می کند، به خصوص در گیرنده ای که از راننده دورتر است. با این حال، سرعت حرکت سریع‌تر نیز به دلیل انعکاس، زنگ را بزرگ‌تر می‌کند.

تأثیر نرخ لبه درایور (درایور در U1، گیرنده در U2 و U10)
این شکل اثر سرعت حرکت راننده را نشان می دهد. مقایسه ای بین سرعت حرکت آهسته و سریع با قدرت درایو 12 میلی آمپر انجام شده است. درایور در U1 است و شکل موج های دیفرانسیل در U2 و U10 بررسی می شود.

عملکرد کلی سیستم

بالاترین نرخ داده پشتیبانی شده توسط یک BLVDS چند نقطه ای با نگاه کردن به نمودار چشمی دورترین گیرنده از یک راننده تعیین می شود. در این مکان، سیگنال ارسالی کمترین سرعت لبه را دارد و بر باز شدن چشم تأثیر می گذارد. اگرچه کیفیت سیگنال دریافتی و هدف حاشیه نویز به کاربردها بستگی دارد، اما هرچه باز شدن چشم بازتر باشد، بهتر است. با این حال، باید نزدیک‌ترین گیرنده به راننده را نیز بررسی کنید، زیرا اگر گیرنده نزدیک‌تر به راننده باشد، اثرات خط انتقال بدتر می‌شود.
شکل 23. نمودار چشمی در 400 مگابیت بر ثانیه (درایور در U1، گیرنده در U2 و U10)
این شکل نمودارهای چشمی در U2 (منحنی قرمز) و U10 (منحنی آبی) را برای سرعت داده 400 مگابیت در ثانیه نشان می دهد. جیتر تصادفی با بازه واحد 1% در شبیه سازی در نظر گرفته شده است. درایور در U1 با تنظیمات پیش‌فرض قدرت جریان و سرعت حرکت است. اتوبوس به طور کامل با RT = 50 Ω بهینه بارگذاری شده است. کوچکترین دهانه چشم در U10 است که از U1 دورتر است. ارتفاع چشم sampled در فاصله 0.5 واحد برای U692 و U543 به ترتیب 2 میلی ولت و 10 میلی ولت است. حاشیه نویز قابل توجهی با توجه به VTH = 100 ± میلی ولت برای هر دو مورد وجود دارد.

تاریخچه ویرایش سند برای AN 522: پیاده سازی رابط Bus LVDS در خانواده های دستگاه FPGA پشتیبانی شده اینتل

اسناد / منابع

اینتل AN 522 در حال پیاده سازی رابط اتوبوس LVDS در خانواده های دستگاه FPGA پشتیبانی شده [pdfراهنمای کاربر AN 522 پیاده سازی رابط اتوبوس LVDS در خانواده های دستگاه های FPGA پشتیبانی شده، AN 522، پیاده سازی رابط اتوبوس LVDS در خانواده های دستگاه های پشتیبانی شده FPGA، رابط در خانواده های دستگاه های پشتیبانی شده FPGA، خانواده های دستگاه های FPGA

مراجع

• راهنمای کاربر