intel AN 522 הטמעת ממשק Bus LVDS במשפחות התקני FPGA נתמכות

Bus LVDS (BLVDS) מרחיב את היכולת של תקשורת LVDS נקודה לנקודה לתצורה מרובת נקודות. Multipoint BLVDS מציע פתרון יעיל עבור יישומי מטוס אחורי מרובי נקודות.

תמיכה ביישום BLVDS בהתקני FPGA של אינטל

אתה יכול ליישם ממשקי BLVDS בהתקני Intel אלה באמצעות תקני ה-I/O המפורטים.

פֶּתֶק:
תכונות חוזק הכונן וקצב ההילוך הניתנים לתכנות במכשירים אלה מאפשרים לך להתאים אישית את מערכת הרב-נקודות שלך לביצועים מקסימליים. כדי לקבוע את קצב הנתונים המרבי הנתמך, בצע סימולציה או מדידה על סמך הגדרת המערכת והיישום הספציפיים שלך.
BLVDS נגמרview בעמוד 4
טכנולוגיית BLVDS בהתקני Intel בעמוד 6
צריכת חשמל של BLVDS בעמוד 9
BLVDS Design Exampלה בעמוד 10
ניתוח ביצועים בעמוד 17
היסטוריית תיקונים של מסמך עבור AN 522: הטמעת ממשק Bus LVDS במשפחות התקני Intel FPGA נתמכות בעמוד 25
מידע קשור
תקני I/O עבור ממשק BLVDS בהתקני FPGA של Intel בעמוד 7

BLVDS נגמרview

מערכת BLVDS מרובת נקודות טיפוסית מורכבת ממספר זוגות משדרים ומקלטים (משדרים) המחוברים לאפיק.
Multipoint BLVDSהתצורה באיור הקודם מספקת תקשורת דו-כיוונית לחצי דופלקס תוך מזעור צפיפות החיבורים. כל מקלט משדר יכול לקבל תפקיד של משדר, כאשר שאר המקלטים פועלים כמקלטים (רק משדר אחד יכול להיות פעיל בכל פעם). בקרת תעבורת אוטובוס, בין אם באמצעות פרוטוקול או פתרון חומרה נדרשת בדרך כלל כדי למנוע מחלוקת בין נהגים באוטובוס. הביצועים של BLVDS מרובה נקודות מושפעים מאוד מהטעינה והסיום הקיבולי באוטובוס.
שיקולי עיצוב
תכנון רב נקודות טוב חייב לשקול את העומס הקיבולי והסיום על האוטובוס כדי להשיג שלמות אות טובה יותר. אתה יכול למזער את קיבול העומס על ידי בחירת מקלט משדר עם קיבול פינים נמוך, מחבר עם קיבול נמוך, ושמירה על אורך בדל קצר. אחד משיקולי התכנון הרב-נקודתיים של BLVDS הוא העכבה הדיפרנציאלית האפקטיבית של אוטובוס עמוס במלואו, המכונה עכבה אפקטיבית, ועיכוב ההתפשטות דרך האוטובוס. שיקולי תכנון רב-נקודתיים נוספים של BLVDS כוללים הטיה בטוחה לכשל, סוג מחבר ויציאת פין, פריסת עקבות אוטובוס PCB ומפרטי קצב קצה של מנהל התקן.
עכבה אפקטיבית
העכבה האפקטיבית תלויה בעכבה האופיינית לעקבות האוטובוס Zo ובטעינה הקיבולית על האוטובוס. המחברים, הבדל בכרטיס החיבור, האריזה וקיבול כניסת המקלט כולם תורמים לטעינה קיבולית, מה שמפחית את העכבה האפקטיבית של האוטובוס.
משוואה 1. משוואת עכבה דיפרנציאלית אפקטיבית
השתמש במשוואה זו כדי להעריך את עכבת ההפרש האפקטיבית של האוטובוס הטעון (Zeff).אֵיפֹה:

• Zdiff (Ω) ≈ 2 × Zo = עכבת המאפיין הדיפרנציאלי של האוטובוס
•  Co (pF/inch) = קיבול אופייני ליחידת אורך של האוטובוס
• CL (pF) = קיבול של כל עומס
•  N = מספר עומסים באוטובוס
•  H (אינץ') = d × N = האורך הכולל של האוטובוס
•  d (אינץ') = מרווח בין כל כרטיס פלאג-אין
•  Cd (pF/inch) = CL/d = קיבול מבוזר ליחידת אורך על פני האוטובוס

הגידול בקיבולת העומס או המרווחים הקרובים יותר בין כרטיסי התוסף מפחיתים את העכבה האפקטיבית. כדי לייעל את ביצועי המערכת, חשוב לבחור משדר ומחבר עם קיבול נמוך. שמור על אורך כל בדל מקלט בין המחבר לפין הקלט/פלט של מקלט המשדר קצר ככל האפשר.
עכבה אפקטיבית מנורמלת לעומת Cd/Co
איור זה מציג את ההשפעות של קיבול מבוזר על עכבה אפקטיבית מנורמלת.סיום נדרש בכל קצה של האוטובוס, בעוד הנתונים זורמים לשני הכיוונים. כדי להפחית את ההשתקפות והצלצולים באוטובוס, עליך להתאים את הנגד לסיום לעכבה האפקטיבית. עבור מערכת עם Cd/Co = 3, העכבה האפקטיבית היא פי 0.5 מ-Zdiff. עם סיום כפול באוטובוס, הנהג רואה עומס שווה ערך של פי 0.25 של Zdiff; ובכך מפחית את תנודת האותות ואת שולי הרעש הדיפרנציאליים על פני כניסות המקלט (אם נעשה שימוש בהתקן LVDS סטנדרטי). מנהל ההתקן של BLVDS מטפל בבעיה זו על ידי הגדלת זרם הכונן כדי להשיג נפח דומהtage swing בכניסות המקלט.
עיכוב ריבוי
עיכוב ההפצה (tPD = Zo × Co) הוא עיכוב הזמן דרך קו השידור ליחידת אורך. זה תלוי בעכבה ובמאפיין האופייניים
קיבול של האוטובוס.
עיכוב ריבוי יעיל
עבור אוטובוס עמוס, אתה יכול לחשב את עיכוב ההתפשטות האפקטיבי עם משוואה זו. אתה יכול לחשב את זמן התפשטות האות מנהג A למקלט B כ-tPDEFF × אורך הקו בין דרייבר A למקלט B.

טכנולוגיית BLVDS במכשירי אינטל

בהתקני Intel נתמכים, ממשק BLVDS נתמך בכל שורה או עמודה I/בנקים המופעלים על ידי VCCIO של 1.8 V (התקני Intel Arria 10 ו-Intel Cyclone 10 GX) או 2.5 V (מכשירים נתמכים אחרים). בבנקי קלט/פלט אלה, הממשק נתמך בפיני קלט/פלט דיפרנציאליים אך לא בפינים הייעודיים של כניסת השעון או יציאת השעון. עם זאת, בהתקני Intel Arria 10 ו-Intel Cyclone 10 GX, ממשק BLVDS נתמך על פיני שעון ייעודיים המשמשים ככניסות קלט/פלט כלליות.

•  משדר BLVDS משתמש בשני מאגרי פלט עם קצה אחד כאשר מאגר הפלט השני מתוכנת כהפוך.
•  מקלט BLVDS משתמש במאגר קלט LVDS ייעודי.

BLVDS I/O Buffers בהתקנים הנתמכיםהשתמש במאגרי קלט או פלט שונים בהתאם לסוג היישום:

• יישום Multidrop—השתמש במאגר הקלט או הפלט בהתאם לשאלה אם ההתקן מיועד לפעולת מנהל התקן או מקלט.
• יישום ריבוי נקודות - מאגר הפלט ומאגר הקלט חולקים את אותם פיני קלט/פלט. אתה דורש אות הפעלת פלט (oe) כדי לשלב את מאגר המוצא של LVDS כאשר הוא אינו שולח אותות.
•  אל תפעיל את סיום סדרת השבב (RS OCT) עבור מאגר הפלט.
• השתמש בנגדים חיצוניים במאגרי המוצא כדי לספק התאמת עכבה לסטאב בכרטיס התוסף.
• אל תאפשר את הסיום הדיפרנציאלי על-שבב (RD OCT) עבור מאגר הקלט הדיפרנציאלי מכיוון שסיום האוטובוס מיושם בדרך כלל באמצעות נגדי הסיום החיצוניים בשני קצוות האפיק.

תקני I/O עבור ממשק BLVDS בהתקני FPGA של אינטל
אתה יכול ליישם את ממשק BLVDS באמצעות תקני ה-I/O הרלוונטיים ודרישות החוזק הנוכחיות עבור התקני אינטל הנתמכים.
תקן I/O ותכונות תמיכה בממשק BLVDS במכשירי Intel נתמכים

1.  פין DIFFIO_TX אינו תומך במקלטי LVDS דיפרנציאליים אמיתיים.

למידע נוסף, עיין בתיעוד המכשיר המתאים, כפי שמופיע בסעיף המידע הקשור:

• למידע על הקצאת סיכות, עיין ב-Pin-out של המכשיר files.
• למאפיינים של תקני קלט/פלט, עיין בפרק הקלט/פלט במדריך ההתקן.
•  למפרטים החשמליים, עיין בגיליון הנתונים של המכשיר או במסמך DC ומאפייני מיתוג.

מידע קשור

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III התקן Pin-Out Files
•  יציאת מכשיר Intel Arria 10 Files
•  Arria V Device Pin-Out Files
•  התקן Arria II GX Pin-Out Files
• אינטל Cyclone 10 GX Pin-Out Files
• יציאת התקן אינטל Cyclone 10 LP Files
• ציקלון V התקן Pin-Out Files
•  ציקלון IV התקן Pin-Out Files
• ציקלון III התקן Pin-Out Files
• אינטל MAX 10 Pin-Out Files
• Intel Stratix 10 General Purpose I/O מדריך למשתמש
•  תכונות I/O במכשירי Stratix V
•  תכונות I/O במכשיר Stratix IV
•  תכונות קלט/פלט של התקן Stratix III
• תכונות I/O במכשירי Stratix V
•  תכונות I/O במכשיר Stratix IV
•  תכונות קלט/פלט של התקן Stratix III
•  קלט/פלט ו-I/O במהירות גבוהה במכשירי Intel Arria 10
•  תכונות I/O במכשירי Arria V
• תכונות I/O במכשירי Arria II
•  קלט/פלט ו-I/O במהירות גבוהה במכשירי Intel Cyclone 10 GX
•  קלט/פלט ו-I/O במהירות גבוהה בהתקני Intel Cyclone 10 LP
• תכונות I/O במכשירי Cyclone V
• תכונות I/O במכשירי Cyclone IV
•  תכונות I/O במשפחת מכשירי Cyclone III
• מדריך למשתמש של Intel MAX 10 למטרות כלליות I/O
•  גיליון נתונים של מכשיר Intel Stratix 10
• גיליון נתונים של מכשיר Stratix V
•  DC ומאפייני מיתוג עבור התקני Stratix IV
•  גיליון נתונים של התקן Stratix III: DC ומאפייני מיתוג
•  גיליון נתונים של מכשיר Intel Arria 10
•  גיליון נתונים של מכשיר Arria V
• גיליון נתונים של מכשיר עבור התקני Arria II
• גיליון נתונים של מכשירי Intel Cyclone 10 GX
•  גיליון נתונים של מכשירי Intel Cyclone 10 LP
•  גיליון נתונים של מכשיר Cyclone V
•  גיליון נתונים של מכשיר ציקלון IV
• גיליון נתונים של מכשיר ציקלון III
• גיליון נתונים של מכשיר Intel MAX 10

צריכת חשמל BLVDS

• לפני יישום העיצוב שלך במכשיר, השתמש ב-EPE מבוסס Excel עבור המכשיר הנתמך שבו אתה משתמש כדי לקבל גודל משוער של צריכת החשמל של BLVDS I/O.
•  עבור פינים קלט ודו-כיווני, מאגר הקלט BLVDS מופעל תמיד. מאגר הכניסה של BLVDS צורך חשמל אם יש פעילות מיתוג באפיק (למשלample, מקלטי משדר אחרים שולחים ומקבלים נתונים, אך התקן Cyclone III אינו הנמען המיועד).
•  אם אתה משתמש ב-BLVDS כמאגר קלט ב-multi-drop או כמאגר דו-כיווני ביישומי ריבוי נקודות, אינטל ממליצה להזין קצב חילופין הכולל את כל הפעילויות באפיק, לא רק פעילויות המיועדות למאגר הקלט BLVDS של מכשיר אינטל.

Example of BLVDS I/O Entry Data In EPE
איור זה מציג את כניסת BLVDS I/O ב-Cyclone III EPE. לקבלת תקני I/O לבחירה ב-EPE של התקני Intel נתמכים אחרים, עיין במידע הקשור.אינטל ממליצה להשתמש בכלי Intel Quartus Prime Power Analyzer כדי לבצע ניתוח צריכת חשמל מדויק של BLVDS I/O לאחר השלמת התכנון. הכלי Power Analyzer מעריך את ההספק על סמך הפרטים הספציפיים של התכנון לאחר השלמת המקום והמסלול. הכלי Power Analyzer מיישם שילוב של פעילויות אותות שהוכנסו על ידי המשתמש, הנגזרות מסימולציה ואומדנים, אשר, בשילוב עם מודלים של מעגלים מפורטים, מניב הערכות הספק מדויקות מאוד.
מידע קשור

• פרק ניתוח כוח, מדריך Intel Quartus Prime Pro Edition
  מספק מידע נוסף על הכלי Intel Quartus Prime Pro Edition Power Analyzer עבור משפחות התקני Intel Stratix 10, Intel Arria 10 ו-Intel Cyclone 10 GX.
• פרק ניתוח צריכת החשמל, מדריך המהדורה הסטנדרטית של Intel Quartus Prime
  מספק מידע נוסף על הכלי Intel Quartus Prime Standard Edition Power Analyzer עבור Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III ו-Intel MAX 10 משפחות מכשירים.
• הערכות כוח מוקדמות (EPE) ועמוד אנליז כוח
  מספק מידע נוסף על ה-EPE וכלי Intel Quartus Prime Power Analyzer.
• הטמעת ממשק Bus LVDS במשפחות התקני Intel FPGA נתמכות בעמוד 3
  מפרט את תקני ה-I/O לבחירה ב-EPE כדי להעריך את צריכת החשמל של BLVDS.

BLVDS Design Example
העיצוב לשעברample מראה לך כיצד ליצור מאגר BLVDS I/O במכשירים הנתמכים עם ליבות ה-I/O (GPIO) הרלוונטיות בתוכנת Intel Quartus Prime.

•  התקני Intel Stratix 10, Intel Arria 10 ו-Intel Cyclone 10 GX - השתמשו בליבת GPIO Intel FPGA IP.
•  התקני Intel MAX 10—השתמש בליבת GPIO Lite Intel FPGA IP.
•  כל שאר המכשירים הנתמכים - השתמש בליבת ה-IP ALTIOBUF.

אתה יכול להוריד את העיצוב למשלample מהקישור במידע הקשור. עבור מופע BLVDS I/O buffer, אינטל ממליצה על הפריטים הבאים:

•  יישם את ליבת ה- GPIO IP במצב דו-כיווני כאשר מצב הדיפרנציאלי מופעל.
•  הקצה את תקן ה-I/O לפינים הדו-כיווניים:
•  BLVDS—התקני Intel Cyclone 10 LP, Cyclone IV, Cyclone III ו-Intel MAX 10.
•  דיפרנציאל SSTL-2 Class I או Class II - התקני Stratix V, Stratix IV, Stratix III, Arria V, Arria II ו-Cyclone V.
• דיפרנציאל SSTL-18 Class I או Class II—התקני Intel Stratix 10, Intel Arria 10 ו-Intel Cyclone 10 GX.

פעולת מאגר קלט או פלט במהלך פעולות כתיבה וקריאה

• יציאת oe מקבלת את אות oe מליבת ההתקן כדי להפעיל או להשבית את מאגרי הפלט החד-קצה.
•  שמור על אות oe נמוך כדי לחסום את מאגרי הפלט בשלושה מצבים במהלך פעולת הקריאה.
•  תפקידו של שער ה-AND הוא לעצור את האות המשודר מלחזור לליבת המכשיר. מאגר הקלט הדיפרנציאלי מופעל תמיד.

מידע קשור

•  מדריך למשתמש של מאגר I/O (ALTIOBUF) IP Core
•  מדריך למשתמש של GPIO IP Core
•  מדריכי יישום Intel MAX 10 I/O
• היכרות עם Intel FPGA IP Cores
• עיצוב דוגמהamples עבור AN 522

מספק את העיצוב של Intel Quartus Prime exampבשימוש בהערת יישום זה.
עיצוב דוגמהample הנחיות עבור התקני Intel Stratix 10
שלבים אלה חלים על התקני Intel Stratix 10 בלבד. ודא שאתה משתמש בליבת GPIO Intel FPGA IP.

1. צור ליבת GPIO Intel FPGA IP שיכולה לתמוך במאגר קלט ופלט דו-כיווני:
   • א. הצג את ליבת GPIO Intel FPGA IP.
   • ב. ב-Data Direction, בחר Bidir.
   • ג. ברוחב נתונים, הזן 1.
   • ד. הפעל השתמש במאגר דיפרנציאלי.
   • ה. במצב רישום, בחר אף אחד.
2. חבר את המודולים ואת יציאות הקלט והפלט כפי שמוצג באיור הבא:
   חיבור יציאות קלט ויציאה לדוגמהample עבור התקני Intel Stratix 10
3. ב-Assignment Editor, הקצה את תקן ה-I/O הרלוונטי כפי שמוצג באיור הבא. אתה יכול גם להגדיר את אפשרויות החוזק הנוכחיות וקצב ההטיה. אחרת, תוכנת Intel Quartus Prime מקבלת את הגדרות ברירת המחדל.
   הקצאת BLVDS I/O ב-Intel Quartus Prime Assignment Editor עבור התקני Intel Stratix 10
4. הידור וביצוע סימולציה פונקציונלית עם תוכנת ModelSim* – Intel FPGA Edition.

מידע קשור

• ModelSim - תמיכת תוכנה של Intel FPGA Edition
  מספק מידע נוסף על תוכנת ModelSim – Intel FPGA Edition ומכיל קישורים שונים לנושאים כגון התקנה, שימוש ופתרון בעיות.
• תקני I/O עבור ממשק BLVDS בהתקני FPGA של Intel בעמוד 7
  מפרט את הפינים ותקני ה-I/O שאתה יכול להקצות באופן ידני בהתקני FPGA של Intel הנתמכים עבור יישומי BLVDS.
• עיצוב דוגמהamples עבור AN 522
  מספק את העיצוב של Intel Quartus Prime exampבשימוש בהערת יישום זה.

עיצוב דוגמהample הנחיות עבור התקני Intel Arria 10
שלבים אלה חלים על התקני Intel Arria 10 המשתמשים ב-Intel Quartus Prime Standard Edition בלבד. ודא שאתה משתמש בליבת GPIO Intel FPGA IP.

1. פתח את StratixV_blvds.qar file לייבא את עיצוב Stratix V, למשלampנכנסים לתוכנת Intel Quartus Prime Standard Edition.
2. העבר את העיצוב לדוגמאampכדי להשתמש בליבת GPIO Intel FPGA IP:
   • א. בתפריט, בחר פרויקט ➤ שדרוג רכיבי IP.
   • ב. לחץ פעמיים על הישות "ALIOBUF".
     חלון MegaWizard Plug-In Manager עבור ליבת ה-IP ALTIOBUF מופיע.
   • ג. כבה את ההתאמה לפרויקט/ברירת המחדל.
   • ד. במשפחת המכשירים שנבחרו כעת, בחר Arria 10.
   • ה. לחץ על סיום ולאחר מכן לחץ על סיום שוב.
   • ו. בתיבת הדו-שיח שמופיעה, לחץ על אישור.
     תוכנת Intel Quartus Prime Pro Edition מבצעת את תהליך ההגירה ולאחר מכן מציגה את עורך הפרמטרים של GPIO IP.
3. הגדר את ליבת GPIO Intel FPGA IP כדי לתמוך במאגר קלט ופלט דו-כיווני:
   • א. ב-Data Direction, בחר Bidir.
   • ב. ברוחב נתונים, הזן 1.
   • ג. הפעל השתמש במאגר דיפרנציאלי.
   • ד. לחץ על סיום והפק את ליבת ה-IP.
4. חבר את המודולים ואת יציאות הקלט והפלט כפי שמוצג באיור הבא:
   חיבור יציאות קלט ויציאה לדוגמהample עבור התקני Intel Arria 10
5. ב-Assignment Editor, הקצה את תקן ה-I/O הרלוונטי כפי שמוצג באיור הבא. אתה יכול גם להגדיר את אפשרויות החוזק הנוכחיות וקצב ההטיה. אחרת, תוכנת Intel Quartus Prime Standard Edition מניחה את הגדרות ברירת המחדל עבור התקני Intel Arria 10 - תקן SSTL-18 Class I או Class II I/O.
   הקצאת BLVDS I/O ב-Intel Quartus Prime Assignment Editor עבור התקני Intel Arria 10פֶּתֶק:
   עבור התקני Intel Arria 10, אתה יכול להקצות באופן ידני הן את מיקומי ה-p והן את מיקום ה-n עבור פינים LVDS באמצעות עורך ההקצאות.
6. הידור וביצוע סימולציה פונקציונלית עם תוכנת ModelSim - Intel FPGA Edition.

מידע קשור

• ModelSim - תמיכת תוכנה של Intel FPGA Edition
  מספק מידע נוסף על תוכנת ModelSim – Intel FPGA Edition ומכיל קישורים שונים לנושאים כגון התקנה, שימוש ופתרון בעיות.
• תקני I/O עבור ממשק BLVDS בהתקני FPGA של Intel בעמוד 7
  מפרט את הפינים ותקני ה-I/O שאתה יכול להקצות באופן ידני בהתקני FPGA של Intel הנתמכים עבור יישומי BLVDS.
• עיצוב דוגמהamples עבור AN 522
  מספק את העיצוב של Intel Quartus Prime exampבשימוש בהערת יישום זה.

עיצוב דוגמהample הנחיות עבור התקני Intel MAX 10
שלבים אלה חלים על התקני Intel MAX 10 בלבד. ודא שאתה משתמש בליבת GPIO Lite Intel FPGA IP.

1. צור ליבת GPIO Lite Intel FPGA IP שיכולה לתמוך במאגר קלט ופלט דו-כיווני:
   • א. הצג את ליבת GPIO Lite Intel FPGA IP.
   • ב. ב-Data Direction, בחר Bidir.
   • ג. ברוחב נתונים, הזן 1.
   • ד. הפעל השתמש במאגר פסאודו דיפרנציאלי.
   • ה. במצב רישום, בחר עוקף.
2. חבר את המודולים ואת יציאות הקלט והפלט כפי שמוצג באיור הבא:
    חיבור יציאות קלט ויציאה לדוגמהample עבור התקני Intel MAX 10
3. ב-Assignment Editor, הקצה את תקן ה-I/O הרלוונטי כפי שמוצג באיור הבא. אתה יכול גם להגדיר את אפשרויות החוזק הנוכחיות וקצב ההטיה. אחרת, תוכנת Intel Quartus Prime מקבלת את הגדרות ברירת המחדל.
   הקצאת BLVDS I/O ב-Intel Quartus Prime Assignment Editor עבור התקני Intel MAX 10
4. הידור וביצוע סימולציה פונקציונלית עם תוכנת ModelSim - Intel FPGA Edition.

מידע קשור

• ModelSim - תמיכת תוכנה של Intel FPGA Edition
  מספק מידע נוסף על תוכנת ModelSim – Intel FPGA Edition ומכיל קישורים שונים לנושאים כגון התקנה, שימוש ופתרון בעיות.
• תקני I/O עבור ממשק BLVDS בהתקני FPGA של Intel בעמוד 7
  מפרט את הפינים ותקני ה-I/O שאתה יכול להקצות באופן ידני בהתקני FPGA של Intel הנתמכים עבור יישומי BLVDS.
• עיצוב דוגמהamples עבור AN 522
  מספק את העיצוב של Intel Quartus Prime exampבשימוש בהערת יישום זה.

עיצוב דוגמהampהנחיות לכל המכשירים הנתמכים למעט Intel Arria 10, Intel Cyclone 10 GX ו-Intel MAX 10

שלבים אלה חלים על כל המכשירים הנתמכים מלבד Intel Arria 10, Intel Cyclone 10 GX ו-Intel MAX 10. ודא שאתה משתמש בליבת ה-IP ALTIOBUF.

1.  צור ליבת IP של ALTIOBUF שיכולה לתמוך במאגר קלט ופלט דו-כיווני:
   • א. הצג את ליבת ה-IP של ALTIOBUF.
   • ב. הגדר את המודול כמאגר דו-כיווני.
   • ג. ב-מהו מספר המאגרים שיש להפעיל, הזן 1.
   • ד. הפעל השתמש במצב דיפרנציאלי.
2. חבר את המודולים ואת יציאות הקלט והפלט כפי שמוצג באיור הבא:
    חיבור יציאות קלט ויציאה לדוגמהample עבור כל המכשירים הנתמכים מלבד Intel Arria 10, Intel Cyclone 10 GX, ו-Intel MAX 10 Devices
3. בעורך ההקצאות, הקצה את תקן ה-I/O הרלוונטי כפי שמוצג באיור הבא בהתאם למכשיר שלך. אתה יכול גם להגדיר את אפשרויות החוזק הנוכחיות וקצב ההטיה. אחרת, תוכנת Intel Quartus Prime מקבלת את הגדרות ברירת המחדל.
   • התקני Intel Cyclone 10 LP, Cyclone IV, Cyclone III ו-Cyclone III LS—תקן BLVDS I/O לפיים הדו-כיווניים p ו-n כפי שמוצג באיור הבא.
   • התקני Stratix V, Stratix IV, Stratix III, Arria V, Arria II ו-Cyclone V - תקן SSTL-2 Class I או Class II I/O דיפרנציאלי.
     הקצאת BLVDS I/O ב-Intel Quartus Prime Assignment Editorפֶּתֶק: אתה יכול להקצות באופן ידני הן את מיקומי ה-p והן את n ה-pin עבור כל מכשיר נתמך באמצעות עורך ההקצאות. עבור המכשירים הנתמכים והסיכות שאתה יכול להקצות ידנית, עיין במידע הקשור.
4. הידור וביצוע סימולציה פונקציונלית עם תוכנת ModelSim - Intel FPGA Edition.

Exampתוצאות הסימולציה הפונקציונלית
כאשר האות oe מוצהר, ה-BLVDS נמצא במצב פעולת כתיבה. כאשר האות oe מבוטל, ה-BLVDS נמצא במצב פעולת קריאה.פֶּתֶק:
לסימולציה באמצעות Verilog HDL, אתה יכול להשתמש בספסל הבדיקה blvds_tb.v, הכלול בדוגמה העיצובית המתאימה.ample.
מידע קשור

• ModelSim - תמיכת תוכנה של Intel FPGA Edition
  מספק מידע נוסף על תוכנת ModelSim – Intel FPGA Edition ומכיל קישורים שונים לנושאים כגון התקנה, שימוש ופתרון בעיות.
• תקני I/O עבור ממשק BLVDS בהתקני FPGA של Intel בעמוד 7
  מפרט את הפינים ותקני ה-I/O שאתה יכול להקצות באופן ידני בהתקני FPGA של Intel הנתמכים עבור יישומי BLVDS.
• עיצוב דוגמהamples עבור AN 522
  מספק את העיצוב של Intel Quartus Prime exampבשימוש בהערת יישום זה.

ניתוח ביצועים

ניתוח הביצועים הרב-נקודתי של BLVDS מדגים את ההשפעה של סיום האוטובוס, הטעינה, מאפייני הנהג והמקלט, ומיקומו של המקלט מהנהג על המערכת. אתה יכול להשתמש בעיצוב BLVDS הכלול למשלampלניתוח הביצועים של יישום מרובה נקודות:

•  ציקלון III BLVDS עיצוב לשעברample — עיצוב זה דוגמהample חל על כל סדרות התקני Stratix, Arria ו-Cyclone הנתמכות. עבור משפחת מכשירי Intel Arria 10 או Intel Cyclone 10 GX, עליך להעביר את העיצוב לשעברampתחילה למשפחת המכשירים המתאימים לפני שתוכל להשתמש בו.
• עיצוב Intel MAX 10 BLVDS example — עיצוב זה דוגמהample חל על משפחת התקני Intel MAX 10.
• עיצוב Intel Stratix 10 BLVDS example — עיצוב זה דוגמהample ישים למשפחת התקני Intel Stratix 10.

פֶּתֶק:
ניתוח הביצועים של BLVDS מרובה נקודות בסעיף זה מבוסס על סימולציית מודל Cyclone III BLVDS מפרט מידע חיץ קלט/פלט (IBIS) ב-HyperLynx*.
אינטל ממליצה להשתמש בדגמי Intel IBIS אלה לסימולציה:

• התקני Stratix III, Stratix IV ו- Stratix V - דגם דיפרנציאל SSTL-2 IBIS ספציפי למכשיר
• התקני Intel Stratix 10, Intel Arria 10(2) ו-Intel Cyclone 10 GX:
  •  מאגר פלט - דגם SSTL-18 IBIS דיפרנציאלי
  • מאגר קלט - דגם LVDS IBIS

מידע קשור

• דף דגם Intel FPGA IBIS
  מספק הורדות של דגמי מכשירי Intel FPGA.
•  עיצוב דוגמהamples עבור AN 522
  מספק את העיצוב של Intel Quartus Prime exampבשימוש בהערת יישום זה.

הגדרת מערכת

 Multipoint BLVDS עם משדרים מסוג Cyclone III BLVDS
איור זה מציג את הסכימה של טופולוגיה מרובת נקודות עם עשרה מקלטי משדר Cyclone III BLVDS (ששמו U1 עד U10).מניחים לקו התמסורת של האוטובוס יש את המאפיינים הבאים:

•  קו רצועה
•  עכבה אופיינית של 50 Ω
• קיבול אופייני של 3.6 pF לאינץ'
•  אורך של 10 אינץ'
• דגמי Intel Arria 10 IBIS הם ראשוניים ואינם זמינים בדגם Intel IBIS web עמוד. אם אתה זקוק לדגמי Intel Arria 10 IBIS ראשוניים אלה, צור קשר עם Intel.
• עכבה מאפיין דיפרנציאלי של כ-100 Ω
•  מרווח בין כל מקלט משדר של 1 אינץ'
• אוטובוס הסתיים בשני הקצוות עם נגד סיום RT

• חוזק כונן ברירת מחדל של 12 mA
• הגדרות קצב איטי כברירת מחדל
• קיבול פינים של כל מקלט משדר של 6 pF
•  בדל בכל מקלט משדר BLVDS הוא מיקרו-סטריפ בגודל 1 אינץ' עם עכבה אופיינית של 50 Ω וקיבול אופייני של 3 pF לאינץ'
•  ההנחה היא שהקיבול של החיבור (מחבר, משטח ודרך ב-PCB) של כל מקלט משדר לאוטובוס הוא 2 pF
• הקיבול הכולל של כל עומס הוא כ-11 pF

עבור מרווח עומס של 1 אינץ', הקיבול המפוזר שווה ל-11 pF לאינץ'. כדי להפחית את ההשתקפות הנגרמת על ידי הבלמים, וגם כדי להחליש את האותות היוצאים מהם
הנהג, נגד 50 Ω תואם עכבה RS ממוקם במוצא של כל מקלט משדר.

סיום אוטובוס
העכבה האפקטיבית של האוטובוס הטעון במלואו היא 52 Ω אם תחליף את הקיבול המאפיין של האוטובוס ואת הקיבול המחולק ליחידת אורך של ההתקנה במשוואת העכבה הדיפרנציאלית האפקטיבית. לשלמות האות האופטימלית, עליך להתאים את RT ל-52 Ω. האיורים הבאים מציגים את ההשפעות של התאמה, תת-וסיום יתר על צורת הגל הדיפרנציאלית (VID) בפיני הקלט של המקלט. קצב הנתונים הוא 100 Mbps. באיורים אלה, תת-סיום (RT = 25 Ω) מביא להשתקפויות ולהפחתה משמעותית של שולי הרעש. במקרים מסוימים, הסיום אפילו מפר את סף המקלט (VTH = ±100 mV). כאשר RT משתנה ל-50 Ω, יש מרווח רעש משמעותי ביחס ל-VTH וההשתקפות זניחה.

השפעת סיום האוטובוס (נהג ב-U1, מקלט ב-U2)
באיור זה, U1 פועל כמשדר ו-U2 עד U10 הם המקלטים.

השפעת סיום האוטובוס (נהג ב-U1, מקלט ב-U10)
באיור זה, U1 פועל כמשדר ו-U2 עד U10 הם המקלטים.

השפעת סיום האוטובוס (נהג ב-U5, מקלט ב-U6)
באיור זה, U5 הוא המשדר והשאר הם מקלטים.

השפעת סיום האוטובוס (נהג ב-U5, מקלט ב-U10)
באיור זה, U5 הוא המשדר והשאר הם מקלטים.המיקום היחסי של הנהג והמקלט באוטובוס משפיע גם על איכות האות המתקבל. המקלט הקרוב ביותר לנהג חווה את אפקט קו השידור הגרוע ביותר מכיוון שבמיקום זה, קצב הקצה הוא המהיר ביותר. הדבר מחמיר כאשר הנהג נמצא באמצע האוטובוס.
למשלample, השווה איור 16 בעמוד 20 ואיור 18 בעמוד 21. VID במקלט U6 (נהג ב-U5) מציג צלצול גדול יותר מזה שבמקלט U2 (נהג ב-U1). מצד שני, קצב הקצה מואט כאשר המקלט ממוקם רחוק יותר מהנהג. זמן העלייה הגדול ביותר שנרשם הוא 1.14 ns כאשר הנהג ממוקם בקצה אחד של האוטובוס (U1) והמקלט בקצה השני (U10).

אורך בדל
אורך בדל ארוך יותר לא רק מגדיל את זמן הטיסה מהנהג למקלט, אלא גם מביא לקיבול עומס גדול יותר, מה שגורם להחזר גדול יותר.

השפעת הגדלת אורך הבדל (דרייבר ב-U1, מקלט ב-U10)
נתון זה משווה את ה-VID ב-U10 כאשר אורך הבדל גדל מאינץ' אחד לשני אינץ' והדרייבר נמצא ב-U1.

סיום בדל
עליך להתאים את עכבת הדרייבר לעכבה האופיינית בדל. הצבת נגד סיום סדרתי RS בפלט הדרייבר מפחיתה מאוד את השפעת קו ההולכה השלילית הנגרמת על ידי קצבים ארוכים וקצבי קצה מהירים. בנוסף, ניתן לשנות את RS כדי להחליש את ה-VID כדי לעמוד במפרט של המקלט.

השפעת סיום הסטאב (נהג ב-U1, מקלט ב-U2 וב-U10)
נתון זה משווה את ה-VID ב-U2 ו-U10 כאשר U1 משדר.

שיעור הרג נהג
קצב הנפה מהיר עוזר לשפר את זמן העלייה, במיוחד במקלט הרחוק ביותר מהנהג. עם זאת, קצב חילוף מהיר יותר גם מגדיל את הצלצול עקב השתקפות.

השפעת קצב ה-Driver Edge Rate (דרייבר ב-U1, מקלט ב-U2 וב-U10)
איור זה מציג את אפקט קצב ההרוג של הנהג. נערכת השוואה בין קצב ההילוך האיטי והמהיר עם חוזק הנעה של 12 mA. הנהג נמצא ב-U1 וצורות הגל הדיפרנציאליות ב-U2 וב-U10 נבדקות.

ביצועי מערכת כלליים

קצב הנתונים הגבוה ביותר הנתמך על ידי BLVDS מרובה נקודות נקבע על ידי התבוננות בתרשים העין של המקלט הרחוק ביותר מנהג. במיקום זה, לאות המשודר יש את קצב הקצה האיטי ביותר ומשפיע על פתיחת העין. למרות שאיכות האות המתקבל ויעד שולי הרעש תלויים ביישומים, ככל שפתיחת העין רחבה יותר, כך ייטב. עם זאת, עליך לבדוק גם את המקלט הקרוב לנהג, מכיוון שהשפעות קו השידור נוטות להיות גרועות יותר אם המקלט ממוקם קרוב יותר לנהג.
איור 23. דיאגרמת עיניים במהירות 400 Mbps (דרייבר ב-U1, מקלט ב-U2 וב-U10)
איור זה ממחיש את דיאגרמות העיניים ב-U2 (עקומה אדומה) וב-U10 (עקומה הכחולה) עבור קצב נתונים של 400 Mbps. בסימולציה מניחים ריצוד אקראי של מרווח יחידה של 1%. הדרייבר נמצא ב-U1 עם הגדרות ברירת המחדל של חוזק זרם וקצב תנועה. האוטובוס עמוס במלואו עם RT אופטימלי = 50 Ω. פתיחת העיניים הקטנה ביותר נמצאת ב-U10, שהיא הכי רחוקה מ-U1. גובה העיניים סampled במרווח של 0.5 יחידות הוא 692 mV ו- 543 mV עבור U2 ו-U10, בהתאמה. יש מרווח רעש משמעותי ביחס ל-VTH = ±100 mV עבור שני המקרים.

היסטוריית תיקונים של מסמך עבור AN 522: הטמעת ממשק Bus LVDS במשפחות התקני FPGA נתמכות של Intel

מסמכים / משאבים

intel AN 522 הטמעת ממשק Bus LVDS במשפחות התקני FPGA נתמכות [pdfמדריך למשתמש AN 522 הטמעת ממשק Bus LVDS במשפחות התקני FPGA נתמכות, AN 522, הטמעת ממשק Bus LVDS במשפחות התקני FPGA נתמכות, ממשק במשפחות התקני FPGA נתמכות, משפחות התקני FPGA

הפניות

• מדריך למשתמש