intel AN 522 innleiðir Bus LVDS tengi í studdum FPGA tækjafjölskyldum

Bus LVDS (BLVDS) eykur getu LVDS punkt-til-punkt samskipta í fjölpunkta uppsetningu. Multipoint BLVDS býður upp á skilvirka lausn fyrir multipoint backplane forrit.

BLVDS innleiðingarstuðningur í Intel FPGA tækjum

Þú getur innleitt BLVDS tengi í þessum Intel tækjum með því að nota skráða I/O staðla.

Athugið:
Forritanlegur akstursstyrkur og hraðaaðgerðir í þessum tækjum gera þér kleift að sérsníða fjölpunktakerfið þitt fyrir hámarksafköst. Til að ákvarða hámarks gagnahraða sem stutt er skaltu framkvæma uppgerð eða mælingu sem byggir á tilteknu kerfisuppsetningu og notkun þinni.
BLVDS lokiðview á síðu 4
BLVDS tækni í Intel tækjum á síðu 6
BLVDS orkunotkun á síðu 9
BLVDS hönnun Example á síðu 10
Árangursgreining á síðu 17
Endurskoðunarsaga skjala fyrir AN 522: Innleiðing Bus LVDS tengi í studdum Intel FPGA tækjafjölskyldum á síðu 25
Tengdar upplýsingar
I/O staðlar fyrir BLVDS tengi í Intel FPGA tækjum á síðu 7

BLVDS lokiðview

Dæmigert multipoint BLVDS kerfi samanstendur af fjölda sendi- og móttakarapöra (sendimóttakara) sem eru tengd strætó.
Multipoint BLVDSUppsetningin á myndinni á undan veitir tvíátta hálf-tvíhliða samskipti en lágmarkar samtengingarþéttleika. Sérhver senditæki getur tekið að sér hlutverk sendis, þar sem eftirstöðvar sendar virka sem móttakarar (aðeins einn sendir getur verið virkur í einu). Strætóumferðarstýring, annaðhvort í gegnum samskiptareglur eða vélbúnaðarlausn, er venjulega nauðsynleg til að forðast deilur ökumanna í strætó. Frammistaða multipoint BLVDS hefur mikil áhrif á rafrýmd hleðslu og lúkningu á rútunni.
Hönnunarsjónarmið
Góð fjölpunkta hönnun verður að taka tillit til rafrýmds álags og lúkningar á strætó til að fá betri merkiheilleika. Þú getur lágmarkað álagsrýmd með því að velja senditæki með lágt pinnarýmd, tengi með lágt rýmd og hafa stuttan lengd stubbsins. Eitt af fjölpunkta BLVDS hönnunarhugsuninni er virkt mismunaviðnám fullhlaðins strætisvagns, nefnt virkt viðnám, og útbreiðslutöf í gegnum strætó. Önnur fjölpunkta BLVDS hönnunarhugsanir fela í sér bilunarörugga hlutdrægni, gerð tengis og pinna út, útsetningu PCB strætórekja og forskriftir fyrir brún ökumanns.
Virkt viðnám
Virka viðnámið fer eftir strætósporseinkenndu viðnáminu Zo og rafrýmd hleðslu á rútunni. Tengin, stubburinn á tengikortinu, umbúðirnar og inntaksrýmd móttakara stuðla allir að rafrýmd hleðslu, sem dregur úr virku viðnám strætósins.
Jafna 1. Áhrifamikil mismunaviðnámsjafna
Notaðu þessa jöfnu til að nálgast virka mismunadrifviðnám hlaðna strætósins (Zeff).Hvar:

• Zdiff (Ω) ≈ 2 × Zo = mismunaviðnám strætósins
•  Co (pF/tommu) = einkennandi rýmd á lengdareiningu strætó
• CL (pF) = rýmd hvers álags
•  N = fjöldi farms í strætó
•  H (tommu) = d × N = heildarlengd rútunnar
•  d (tommu) = bil á milli hvers tengikorts
•  Cd (pF/tommu) = CL/d = dreifð rýmd á hverja lengdareiningu yfir strætó

Aukningin í hleðslurýmdinni eða rýmra bilið á milli tengikortanna dregur úr virku viðnáminu. Til að hámarka afköst kerfisins er mikilvægt að velja lágrýmd senditæki og tengi. Haltu lengd hvers móttakara á milli tengisins og I/O pinna senditækisins eins stutta og mögulegt er.
Stöðluð áhrifamikil viðnám á móti Cd/Co
Þessi mynd sýnir áhrif dreifðrar rafrýmds á eðlilega virka viðnám.Krafist er lúkningar í hvorum enda rútunnar á meðan gögnin streyma í báðar áttir. Til að draga úr endurkasti og hringingu í strætó verður þú að passa viðnámslokið við virka viðnámið. Fyrir kerfi með Cd/Co = 3 er virkt viðnám 0.5 sinnum af Zdiff. Með tvöföldum lúkningum á rútunni sér ökumaðurinn jafngildi álags upp á 0.25 sinnum af Zdiff; og dregur þannig úr sveiflu merkja og mismunadrifssuðs yfir móttakarainntak (ef venjulegur LVDS drifbúnaður er notaður). BLVDS bílstjórinn tekur á þessu vandamáli með því að auka drifstrauminn til að ná svipuðu magnitage sveifla við inntak móttakara.
Töf á fjölgun
Útbreiðslutöf (tPD = Zo × Co) er töfin í gegnum flutningslínuna á hverja lengdareiningu. Það fer eftir einkennandi viðnám og eiginleikum
rýmd rútunnar.
Skilvirk útbreiðslu seinkun
Fyrir hlaðinn strætó geturðu reiknað út virka útbreiðslutöf með þessari jöfnu. Þú getur reiknað út tímann sem merkið dreifist frá ökumanni A til móttakara B sem tPDEFF × lengd línu milli ökumanns A og móttakara B.

BLVDS tækni í Intel tækjum

Í studdum Intel tækjum er BLVDS viðmótið stutt í hvaða röð eða dálki I/banka sem eru knúin af VCCIO 1.8 V (Intel Arria 10 og Intel Cyclone 10 GX tæki) eða 2.5 V (önnur studd tæki). Í þessum I/O bönkum er viðmótið stutt á mismunadrifs I/O pinnum en ekki á sérstökum klukkuinntakinu eða klukkuúttakspinnunum. Hins vegar, í Intel Arria 10 og Intel Cyclone 10 GX tækjum, er BLVDS viðmótið stutt á sérstökum klukkupinni sem eru notuð sem almenn I/O.

•  BLVDS sendirinn notar tvo einenda úttaksbuffa með seinni úttaksbuffi forritað sem öfugt.
•  BLVDS móttakarinn notar sérstaka LVDS inntaksbuffi.

BLVDS I/O bufferar í studdum tækjumNotaðu mismunandi inntaks- eða úttaksbuffa eftir tegund forritsins:

• Multidrop forrit — notaðu inntaks- eða úttaksbuffið eftir því hvort tækið er ætlað fyrir akstur ökumanns eða móttakara.
• Fjölpunktaforrit — úttaksbuffi og inntaksbuffi deila sömu I/O pinnum. Þú þarft úttaksvirkja (oe) merki til að þrístýra LVDS úttaksbuffið þegar það er ekki að senda merki.
•  Ekki virkja á flís röð lúkningu (RS OCT) fyrir úttaksbuffið.
• Notaðu ytri viðnám við úttaksbuffa til að passa við viðnám við stubbinn á tengikortinu.
• Ekki virkja á flís mismunadrifslokun (RD OCT) fyrir mismunadrifsinntaksbuffi vegna þess að rútulokunin er venjulega útfærð með ytri lúkningarviðnámum í báðum endum rútunnar.

I/O staðlar fyrir BLVDS tengi í Intel FPGA tækjum
Þú getur innleitt BLVDS viðmótið með því að nota viðeigandi I/O staðla og núverandi styrkleikakröfur fyrir studd Intel tæki.
I/O staðall og eiginleikar Stuðningur við BLVDS tengi í studdum Intel tækjum

1.  DIFFIO_TX pinna styður ekki sanna LVDS mismunamóttakara.

Nánari upplýsingar er að finna í viðkomandi búnaði eins og tilgreint er í tengdum upplýsingahluta:

• Til að fá upplýsingar um úthlutun pinna skaltu skoða pinnaútgáfu tækisins files.
• Fyrir eiginleika I/O staðla, sjá I/O kafla tækishandbókarinnar.
•  Fyrir rafforskriftir, sjá gagnablað tækisins eða skjal um DC og rofaeiginleika.

Tengdar upplýsingar

•  Intel Stratix 10 pinna út Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III tæki pin-out Files
•  Intel Arria 10 tæki pin-out Files
•  Arria V tæki pin-out Files
•  Arria II GX tæki pin-out Files
• Pin-out fyrir Intel Cyclone 10 GX tæki Files
• Intel Cyclone 10 LP tæki pin-out Files
• Cyclone V tæki pin-out Files
•  Cyclone IV tæki pin-out Files
• Cyclone III tæki pin-out Files
• Pin-out fyrir Intel MAX 10 tæki Files
• Intel Stratix 10 almenna I/O notendahandbók
•  I/O eiginleikar í Stratix V tækjum
•  I/O eiginleikar í Stratix IV tæki
•  Stratix III tæki I/O eiginleikar
• I/O eiginleikar í Stratix V tækjum
•  I/O eiginleikar í Stratix IV tæki
•  Stratix III tæki I/O eiginleikar
•  I/O og háhraða I/O í Intel Arria 10 tækjum
•  I/O eiginleikar í Arria V tækjum
• I/O eiginleikar í Arria II tækjum
•  I/O og háhraða I/O í Intel Cyclone 10 GX tækjum
•  I/O og háhraða I/O í Intel Cyclone 10 LP tækjum
• I/O eiginleikar í Cyclone V tækjum
• I/O eiginleikar í Cyclone IV tækjum
•  I/O eiginleikar í Cyclone III tækjafjölskyldunni
• Intel MAX 10 almennar I/O notendahandbók
•  Intel Stratix 10 tæki gagnablað
• Stratix V tæki gagnablað
•  DC og skiptieiginleikar fyrir Stratix IV tæki
•  Stratix III Tæki Gagnablað: DC og rofi einkenni
•  Intel Arria 10 tæki gagnablað
•  Arria V tæki gagnablað
• Tækjagagnablað fyrir Arria II tæki
• Intel Cyclone 10 GX tæki gagnablað
•  Intel Cyclone 10 LP tæki gagnablað
•  Cyclone V tæki gagnablað
•  Cyclone IV tæki gagnablað
• Cyclone III tæki gagnablað
• Intel MAX 10 tæki gagnablað

BLVDS orkunotkun

• Áður en þú innleiðir hönnunina þína í tækið skaltu nota Excel-undirstaða EPE fyrir studda tækið sem þú notar til að fá áætlaða stærð BLVDS I/O orkunotkunar.
•  Fyrir inntaks- og tvíátta pinna er BLVDS inntaksbuffi alltaf virkur. BLVDS inntaksbuffinn eyðir orku ef það er skiptingarvirkni á rútunni (tdample, aðrir senditæki eru að senda og taka á móti gögnum, en Cyclone III tækið er ekki ætlaður viðtakandi).
•  Ef þú notar BLVDS sem inntaksbuffi í multidrop eða sem tvíátta biðminni í multipoint forritum, mælir Intel með því að slá inn skiptihlutfall sem inniheldur alla starfsemi á strætó, ekki bara starfsemi sem ætlað er fyrir Intel tækið BLVDS inntaksbuffi.

Example af BLVDS I/O Data Entry í EPE
Þessi mynd sýnir BLVDS I/O færsluna í Cyclone III EPE. Til að velja I/O staðla í EPE annarra studdra Intel tækja, vísa til tengdra upplýsinga.Intel mælir með því að þú notir Intel Quartus Prime Power Analyzer Tool til að framkvæma nákvæma BLVDS I/O aflgreiningu eftir að þú hefur lokið hönnun þinni. Power Analyzer Tool metur kraft út frá sérstöðu hönnunarinnar eftir að stað-og-leið er lokið. Power Analyzer Tool notar blöndu af notendaskráðri, eftirlíkingafleiddri og áætlaðri merkjavirkni sem, ásamt nákvæmum hringrásarlíkönum, gefur mjög nákvæmt aflmat.
Tengdar upplýsingar

• Kafli aflgreiningar, handbók Intel Quartus Prime Pro Edition
  Veitir frekari upplýsingar um Intel Quartus Prime Pro Edition Power Analyzer tólið fyrir Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tækjafjölskyldur.
• Kafli aflgreiningar, handbók Intel Quartus Prime Standard Edition
  Veitir frekari upplýsingar um Intel Quartus Prime Standard Edition Power Analyzer tólið fyrir Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III og Intel MAX 10 tækjafjölskyldur.
• Síða Early Power Estimators (EPE) og Power Analyzer
  Veitir frekari upplýsingar um EPE og Intel Quartus Prime Power Analyzer tólið.
• Innleiðing Bus LVDS tengi í studdum Intel FPGA tækjafjölskyldum á síðu 3
  Listar inn I/O staðla til að velja í EPE til að áætla BLVDS orkunotkun.

BLVDS hönnun Example
Hönnunin fyrrvampLe sýnir þér hvernig á að stofna BLVDS I/O biðminni í studdum tækjum með viðeigandi almennum I/O (GPIO) IP kjarna í Intel Quartus Prime hugbúnaðinum.

•  Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki—notaðu GPIO Intel FPGA IP kjarna.
•  Intel MAX 10 tæki—notaðu GPIO Lite Intel FPGA IP kjarna.
•  Öll önnur studd tæki—notaðu ALTIOBUF IP kjarnann.

Þú getur halað niður hönnuninni tdample frá hlekknum í tengdum upplýsingum. Fyrir BLVDS I/O biðminni, mælir Intel með eftirfarandi hlutum:

•  Innleiða GPIO IP kjarna í tvíátta stillingu með kveikt á mismunastillingu.
•  Úthlutaðu I/O staðlinum til tvíátta pinna:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III og Intel MAX 10 tæki.
•  Mismunandi SSTL-2 Class I eða Class II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II og Cyclone V tæki.
• Mismunadrif SSTL-18 Class I eða Class II—Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX tæki.

Virkni inntaks- eða úttaksbuffar meðan á skrif- og lestri stendur

• Oe tengið tekur á móti oe merki frá kjarna tækisins til að virkja eða slökkva á einhliða úttaksbuffunum.
•  Haltu oe-merkinu lágu til að þrístýra úttaksbuffarana meðan á lestri stendur.
•  Hlutverk OG hliðsins er að koma í veg fyrir að send merki fari aftur inn í kjarna tækisins. Mismunadrifsinntaksbuffi er alltaf virkur.

Tengdar upplýsingar

•  I/O Buffer (ALTIOBUF) IP Core notendahandbók
•  GPIO IP Core notendahandbók
•  Intel MAX 10 I/O útfærsluleiðbeiningar
• Kynning á Intel FPGA IP kjarna
• Hönnun Examples fyrir AN 522

Veitir Intel Quartus Prime hönnun tdamples sem notuð eru í þessari umsóknarskýrslu.
Hönnun Example Leiðbeiningar fyrir Intel Stratix 10 tæki
Þessi skref eiga aðeins við um Intel Stratix 10 tæki. Gakktu úr skugga um að þú notir GPIO Intel FPGA IP kjarna.

1. Búðu til GPIO Intel FPGA IP kjarna sem getur stutt tvíátta inntaks- og úttaksbuffi:
   • a. Sýndu GPIO Intel FPGA IP kjarnann.
   • b. Í Data Direction, veldu Bidir.
   • c. Í Data width, sláðu inn 1.
   • d. Kveiktu á Notaðu mismunadrif.
   • e. Í skráningarham, veldu ekkert.
2. Tengdu einingarnar og inntaks- og úttakstengin eins og sýnt er á eftirfarandi mynd:
   Inntaks- og úttakstengi Tenging Example fyrir Intel Stratix 10 tæki
3. Úthlutaðu viðeigandi I/O staðli í verkefnaritlinum eins og sýnt er á eftirfarandi mynd. Þú getur líka stillt núverandi styrkleika og slew rate valkosti. Annars tekur Intel Quartus Prime hugbúnaðurinn við sjálfgefnum stillingum.
   BLVDS I/O úthlutun í Intel Quartus Prime Assignment Editor fyrir Intel Stratix 10 tæki
4. Safnaðu saman og framkvæmdu virka uppgerð með ModelSim* – Intel FPGA Edition hugbúnaðinum.

Tengdar upplýsingar

• ModelSim – Intel FPGA Edition hugbúnaðarstuðningur
  Veitir frekari upplýsingar um ModelSim – Intel FPGA Edition hugbúnaðinn og inniheldur ýmsa tengla á efni eins og uppsetningu, notkun og bilanaleit.
• I/O staðlar fyrir BLVDS tengi í Intel FPGA tækjum á síðu 7
  Listar pinna og I/O staðla sem þú getur úthlutað handvirkt í studdum Intel FPGA tækjum fyrir BLVDS forrit.
• Hönnun Examples fyrir AN 522
  Veitir Intel Quartus Prime hönnun tdamples sem notuð eru í þessari umsóknarskýrslu.

Hönnun Example Leiðbeiningar fyrir Intel Arria 10 tæki
Þessi skref eiga aðeins við um Intel Arria 10 tæki sem nota Intel Quartus Prime Standard Edition eingöngu. Gakktu úr skugga um að þú notir GPIO Intel FPGA IP kjarna.

1. Opnaðu StratixV_blvds.qar file að flytja inn Stratix V hönnunina tdample inn í Intel Quartus Prime Standard Edition hugbúnaðinn.
2. Flytja hönnunina tdample til að nota GPIO Intel FPGA IP kjarna:
   • a. Í valmyndinni, veldu Verkefni ➤ Uppfærsla IP-hluta.
   • b. Tvísmelltu á „ALIOBUF“ eininguna.
     MegaWizard Plug-In Manager glugginn fyrir ALTIOBUF IP kjarna birtist.
   • c. Slökktu á Match project/default.
   • d. Í tækjafjölskyldu sem nú er valin skaltu velja Arria 10.
   • e. Smelltu á Ljúka og smelltu síðan á Ljúka aftur.
   • f. Í glugganum sem birtist skaltu smella á OK.
     Intel Quartus Prime Pro Edition hugbúnaðurinn framkvæmir flutningsferlið og sýnir síðan GPIO IP færibreyturitlinum.
3. Stilltu GPIO Intel FPGA IP kjarna til að styðja tvíátta inntaks- og úttaksbuffi:
   • a. Í Data Direction, veldu Bidir.
   • b. Í Data width, sláðu inn 1.
   • c. Kveiktu á Notaðu mismunadrif.
   • d. Smelltu á Ljúka og búðu til IP kjarna.
4. Tengdu einingarnar og inntaks- og úttakstengin eins og sýnt er á eftirfarandi mynd:
   Inntaks- og úttakstengi Tenging Example fyrir Intel Arria 10 tæki
5. Úthlutaðu viðeigandi I/O staðli í verkefnaritlinum eins og sýnt er á eftirfarandi mynd. Þú getur líka stillt núverandi styrkleika og slew rate valkosti. Annars, Intel Quartus Prime Standard Edition hugbúnaðurinn gerir ráð fyrir sjálfgefnum stillingum fyrir Intel Arria 10 tæki—Differential SSTL-18 Class I eða Class II I/O staðall.
   BLVDS I/O úthlutun í Intel Quartus Prime Assignment Editor fyrir Intel Arria 10 tækiAthugið:
   Fyrir Intel Arria 10 tæki geturðu úthlutað bæði p og n pinna staðsetningu handvirkt fyrir LVDS pinna með Assignment Editor.
6. Safnaðu saman og framkvæmdu virka uppgerð með ModelSim – Intel FPGA Edition hugbúnaðinum.

Tengdar upplýsingar

• ModelSim – Intel FPGA Edition hugbúnaðarstuðningur
  Veitir frekari upplýsingar um ModelSim – Intel FPGA Edition hugbúnaðinn og inniheldur ýmsa tengla á efni eins og uppsetningu, notkun og bilanaleit.
• I/O staðlar fyrir BLVDS tengi í Intel FPGA tækjum á síðu 7
  Listar pinna og I/O staðla sem þú getur úthlutað handvirkt í studdum Intel FPGA tækjum fyrir BLVDS forrit.
• Hönnun Examples fyrir AN 522
  Veitir Intel Quartus Prime hönnun tdamples sem notuð eru í þessari umsóknarskýrslu.

Hönnun Example Leiðbeiningar fyrir Intel MAX 10 tæki
Þessi skref eiga aðeins við um Intel MAX 10 tæki. Gakktu úr skugga um að þú notir GPIO Lite Intel FPGA IP kjarna.

1. Búðu til GPIO Lite Intel FPGA IP kjarna sem getur stutt tvíátta inntaks- og úttaksbuffi:
   • a. Sýndu GPIO Lite Intel FPGA IP kjarna.
   • b. Í Data Direction, veldu Bidir.
   • c. Í Data width, sláðu inn 1.
   • d. Kveiktu á Notaðu gervi mismunadrif.
   • e. Í skráningarham, veldu Hjábraut.
2. Tengdu einingarnar og inntaks- og úttakstengin eins og sýnt er á eftirfarandi mynd:
    Inntaks- og úttakstengi Tenging Example fyrir Intel MAX 10 tæki
3. Úthlutaðu viðeigandi I/O staðli í verkefnaritlinum eins og sýnt er á eftirfarandi mynd. Þú getur líka stillt núverandi styrkleika og slew rate valkosti. Annars tekur Intel Quartus Prime hugbúnaðurinn við sjálfgefnum stillingum.
   BLVDS I/O úthlutun í Intel Quartus Prime Assignment Editor fyrir Intel MAX 10 tæki
4. Safnaðu saman og framkvæmdu virka uppgerð með ModelSim – Intel FPGA Edition hugbúnaðinum.

Tengdar upplýsingar

• ModelSim – Intel FPGA Edition hugbúnaðarstuðningur
  Veitir frekari upplýsingar um ModelSim – Intel FPGA Edition hugbúnaðinn og inniheldur ýmsa tengla á efni eins og uppsetningu, notkun og bilanaleit.
• I/O staðlar fyrir BLVDS tengi í Intel FPGA tækjum á síðu 7
  Listar pinna og I/O staðla sem þú getur úthlutað handvirkt í studdum Intel FPGA tækjum fyrir BLVDS forrit.
• Hönnun Examples fyrir AN 522
  Veitir Intel Quartus Prime hönnun tdamples sem notuð eru í þessari umsóknarskýrslu.

Hönnun ExampLeiðbeiningar fyrir öll studd tæki nema Intel Arria 10, Intel Cyclone 10 GX og Intel MAX 10

Þessi skref eiga við um öll studd tæki nema Intel Arria 10, Intel Cyclone 10 GX og Intel MAX 10. Gakktu úr skugga um að þú notir ALTIOBUF IP kjarnann.

1.  Búðu til ALTIOBUF IP kjarna sem getur stutt tvíátta inntaks- og úttaksbuffi:
   • a. Staðfestu ALTIOBUF IP kjarnann.
   • b. Stilltu eininguna sem tvíátta biðminni.
   • c. Í Hver er fjöldi biðminni sem á að stofna skaltu slá inn 1.
   • d. Kveiktu á Notaðu mismunadrifsstillingu.
2. Tengdu einingarnar og inntaks- og úttakstengin eins og sýnt er á eftirfarandi mynd:
    Inntaks- og úttakstengi Tenging Example fyrir öll studd tæki nema Intel Arria 10, Intel Cyclone 10 GX og Intel MAX 10 tæki
3. Í Assignment Editor, úthlutaðu viðkomandi I/O staðli eins og sýnt er á eftirfarandi mynd í samræmi við tækið þitt. Þú getur líka stillt núverandi styrkleika og slew rate valkosti. Annars tekur Intel Quartus Prime hugbúnaðurinn við sjálfgefnum stillingum.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III og Cyclone III LS tæki—BLVDS I/O staðall við tvíátta p og n pinna eins og sýnt er á eftirfarandi mynd.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II og Cyclone V tæki — Mismunandi SSTL-2 Class I eða Class II I/O staðall.
     BLVDS I/O verkefni í Intel Quartus Prime Assignment EditorAthugið: Þú getur handvirkt úthlutað bæði p og n pinna staðsetningu fyrir hvert studd tæki með verkefnaritlinum. Fyrir studd tæki og pinna sem þú getur úthlutað handvirkt skaltu skoða tengdar upplýsingar.
4. Safnaðu saman og framkvæmdu virka uppgerð með ModelSim – Intel FPGA Edition hugbúnaðinum.

Example af niðurstöðum hagnýtra hermuna
Þegar oe merkið er fullyrt er BLVDS í skrifaðgerðarham. Þegar oe merkið er afsætt er BLVDS í lestrarstillingu.Athugið:
Fyrir uppgerð með Verilog HDL geturðu notað blvds_tb.v prófunarbekkinn, sem er innifalinn í viðkomandi hönnun ex.ample.
Tengdar upplýsingar

• ModelSim – Intel FPGA Edition hugbúnaðarstuðningur
  Veitir frekari upplýsingar um ModelSim – Intel FPGA Edition hugbúnaðinn og inniheldur ýmsa tengla á efni eins og uppsetningu, notkun og bilanaleit.
• I/O staðlar fyrir BLVDS tengi í Intel FPGA tækjum á síðu 7
  Listar pinna og I/O staðla sem þú getur úthlutað handvirkt í studdum Intel FPGA tækjum fyrir BLVDS forrit.
• Hönnun Examples fyrir AN 522
  Veitir Intel Quartus Prime hönnun tdamples sem notuð eru í þessari umsóknarskýrslu.

Árangursgreining

Fjölpunkta BLVDS frammistöðugreining sýnir áhrif strætólokunar, hleðslu, ökumanns og móttakaraeiginleika og staðsetningu móttakara frá ökumanni á kerfið. Þú getur notað meðfylgjandi BLVDS hönnun tdamples til að greina árangur fjölpunktaforrits:

•  Cyclone III BLVDS hönnun fyrrvample—þessi hönnun tdample á við um allar studdar Stratix, Arria og Cyclone tækjaraðir. Fyrir Intel Arria 10 eða Intel Cyclone 10 GX tækjafjölskyldu þarftu að flytja hönnunina td.ampsendu viðkomandi tækjafjölskyldu fyrst áður en þú getur notað það.
• Intel MAX 10 BLVDS hönnun tdample—þessi hönnun tdample á við um Intel MAX 10 tækjafjölskyldu.
• Intel Stratix 10 BLVDS hönnun tdample—þessi hönnun tdampLeið á við um Intel Stratix 10 tækjafjölskyldu.

Athugið:
Frammistöðugreining á fjölpunkta BLVDS í þessum hluta er byggð á Cyclone III BLVDS inntaks-/úttaksbufferupplýsingaforskrift (IBIS) líkanhermi í HyperLynx*.
Intel mælir með því að þú notir þessar Intel IBIS gerðir til að herma:

• Stratix III, Stratix IV og Stratix V tæki — tækjasértæk Differential SSTL-2 IBIS líkan
• Intel Stratix 10, Intel Arria 10(2) og Intel Cyclone 10 GX tæki:
  •  Úttaksbuffi—Missmunur SSTL-18 IBIS líkan
  • Inntaksbuffi—LVDS IBIS líkan

Tengdar upplýsingar

• Intel FPGA IBIS líkansíða
  Veitir niðurhal á gerðum Intel FPGA tækja.
•  Hönnun Examples fyrir AN 522
  Veitir Intel Quartus Prime hönnun tdamples sem notuð eru í þessari umsóknarskýrslu.

Kerfisuppsetning

 Multipoint BLVDS með Cyclone III BLVDS senditæki
Þessi mynd sýnir skýringarmynd af fjölpunkta svæðisfræði með tíu Cyclone III BLVDS senditækjum (nefndir U1 til U10).Gert er ráð fyrir að strætóflutningslínan hafi eftirfarandi eiginleika:

•  Ströndulína
•  Einkennandi viðnám 50 Ω
• Einkennandi rýmd 3.6 pF á tommu
•  Lengd 10 tommur
• Intel Arria 10 IBIS gerðirnar eru bráðabirgðatölur og eru ekki fáanlegar á Intel IBIS gerðinni web síðu. Ef þú þarft þessar bráðabirgðatölur af Intel Arria 10 IBIS, hafðu samband við Intel.
• Strætómismunaviðnám viðnám um það bil 100 Ω
•  Bil á milli hvers senditækis er 1 tommur
• Strætó lýkur á báðum endum með lúkningarviðnámi RT

• Sjálfgefinn drifstyrkur 12 mA
• Stillingar á hægum hraða sjálfgefið
• Pinnarýmd hvers senditækis er 6 pF
•  Stubbur á hverju BLVDS senditæki er 1 tommu míkróræma með einkennandi viðnám 50 Ω og einkennandi rýmd 3 pF á tommu
•  Gert er ráð fyrir að rýmd tengis (tengi, púði og gegnum í PCB) hvers senditækis við strætó sé 2 pF
• Heildarrýmd hvers álags er um það bil 11 pF

Fyrir 1 tommu álagsbil er dreifða rafrýmd jöfn 11 pF á tommu. Til að draga úr endurkasti af völdum stubbanna og einnig til að draga úr merkjum sem koma út úr
ökumaðurinn, viðnám sem samsvarar 50 Ω viðnám RS er komið fyrir við úttak hvers senditækis.

Rútuuppsögn
Virka viðnám fullhlaðna strætósins er 52 Ω ef þú setur einkennisrýmd strætós og dreifðu rafrýmds á hverja lengdareiningu uppsetningar í staðinn fyrir virka mismunadrifviðnámsjöfnu. Til að fá hámarksheilleika merkis verður þú að passa RT við 52 Ω. Eftirfarandi myndir sýna áhrif samsvörunar-, undir- og yfirlokunar á mismunadrifsbylgjulögun (VID) á inntakspinnum móttakara. Gagnahraði er 100 Mbps. Á þessum myndum leiðir undirlokun (RT = 25 Ω) til endurkasts og marktækrar minnkunar á hávaðamörkum. Í sumum tilfellum brýtur undirstöðvun jafnvel viðtaksþröskuldinn (VTH = ±100 mV). Þegar RT er breytt í 50 Ω er mikil hávaðamörk með tilliti til VTH og endurkastið er hverfandi.

Áhrif strætóloka (ökumaður í U1, móttakari í U2)
Á þessari mynd virkar U1 sem sendir og U2 til U10 eru viðtakendur.

Áhrif strætóloka (ökumaður í U1, móttakari í U10)
Á þessari mynd virkar U1 sem sendir og U2 til U10 eru viðtakendur.

Áhrif strætóloka (ökumaður í U5, móttakari í U6)
Á þessari mynd er U5 sendirinn og restin eru viðtakendur.

Áhrif strætóloka (ökumaður í U5, móttakari í U10)
Á þessari mynd er U5 sendirinn og restin eru viðtakendur.Hlutfallsleg staða ökumanns og móttakara á rútunni hefur einnig áhrif á móttekið merkjagæði. Næsta móttakari við ökumanninn upplifir verstu flutningslínuáhrifin vegna þess að á þessum stað er brúnhraðinn hraðastur. Þetta versnar þegar bílstjórinn er staðsettur í miðri rútunni.
Til dæmisample, berðu saman mynd 16 á blaðsíðu 20 og mynd 18 á síðu 21. VID við móttakara U6 (ökumaður við U5) sýnir stærri hringingu en í móttakara U2 (ökumaður við U1). Á hinn bóginn hægist á brúnhraðanum þegar móttakarinn er staðsettur lengra frá ökumanninum. Stærsti hækkunartíminn sem mælst hefur er 1.14 ns þar sem ökumaður er staðsettur í öðrum enda rútunnar (U1) og viðtækið í hinum endanum (U10).

Stubbslengd
Lengri stubbalengd eykur ekki aðeins flugtímann frá ökumanni að móttakara, heldur hefur hún einnig í för með sér meiri burðargetu sem veldur meiri endurkasti.

Áhrif af aukinni stubbalengd (ökumaður í U1, móttakari í U10)
Þessi mynd ber saman VID við U10 þegar stubbalengdin er aukin úr einum tommu í tvo tommu og dræverinn er við U1.

Stubbauppsögn
Þú verður að passa viðnám ökumanns við viðnám við stubba. Með því að setja raðlokunarviðnám RS við úttak ökumanns dregur það verulega úr skaðlegum flutningslínuáhrifum sem stafa af löngum stubbum og hröðum brúnhraða. Að auki er hægt að breyta RS til að dempa VID til að uppfylla forskriftir móttakarans.

Áhrif stubbauppsagnar (ökumaður í U1, móttakari í U2 og U10)
Þessi mynd ber saman VID við U2 og U10 þegar U1 sendir.

Dráttarhlutfall ökumanns
Hraður hraði hjálpar til við að bæta hækkunartímann, sérstaklega á móttakara sem er lengst frá ökumanni. Hins vegar stækkar hraðari hraða einnig hringingu vegna endurkasts.

Áhrif ökumannsálagshlutfalls (ökumaður í U1, móttakari í U2 og U10)
Þessi mynd sýnir áhrif ökumanns slew rate. Samanburður er gerður á hægum og hröðum hraða með 12 mA drifstyrk. Ökumaðurinn er á U1 og mismunadrifsbylgjuformin við U2 og U10 eru skoðuð.

Heildarafköst kerfisins

Hæsti gagnahraði sem studdur er af fjölpunkta BLVDS er ákvarðaður með því að skoða augnmynd af móttakara sem er lengst frá ökumanni. Á þessum stað hefur sent merkið hægasta brúnhraðann og hefur áhrif á opnun augans. Þrátt fyrir að gæði móttekins merkis og hávaðamarkmiði fari eftir forritunum, því breiðari sem augnopnunin er, því betra. Hins vegar verður þú líka að athuga móttakara næst ökumanninum, vegna þess að flutningslínuáhrifin verða verri ef móttakarinn er staðsettur nær ökumanninum.
Mynd 23. Augnmynd við 400 Mbps (ökumaður í U1, móttakari í U2 og U10)
Þessi mynd sýnir augnmyndirnar við U2 (rauðan feril) og U10 (bláan ferilinn) fyrir gagnahraða við 400 Mbps. Gert er ráð fyrir tilviljunarkenndu titringi á 1% einingabili í uppgerðinni. Ökumaðurinn er á U1 með sjálfgefnum straumstyrk og hraðastillingum. Rútan er fullhlaðin með besta RT = 50 Ω. Minnsta augnopið er við U10, sem er lengst frá U1. Augnhæð sampleiddi á 0.5 eininga bilinu er 692 mV og 543 mV fyrir U2 og U10, í sömu röð. Það er töluverð hávaðamörk með tilliti til VTH = ±100 mV fyrir bæði tilvikin.

Endurskoðunarsaga skjala fyrir AN 522: Innleiðing Bus LVDS tengi í studdum Intel FPGA tækjafjölskyldum

Skjöl / auðlindir

intel AN 522 innleiðir Bus LVDS tengi í studdum FPGA tækjafjölskyldum [pdfNotendahandbók AN 522 útfærsla Bus LVDS tengi í studdar FPGA tækjafjölskyldur, AN 522, innleiða Bus LVDS tengi í studdar FPGA tækjafjölskyldur, tengi í studdum FPGA tækjafjölskyldum, FPGA tækjafjölskyldur

Heimildir

• Notendahandbók