지원되는 FPGA 장치 제품군에 버스 LVDS 인터페이스를 구현하는 인텔 AN 522

버스 LVDS(BLVDS)는 LVDS 지점 간 통신 기능을 다중 지점 구성으로 확장합니다. 멀티포인트 BLVDS는 멀티포인트 백플레인 애플리케이션을 위한 효율적인 솔루션을 제공합니다.

Intel FPGA 장치의 BLVDS 구현 지원

나열된 I/O 표준을 사용하여 이러한 Intel 장치에서 BLVDS 인터페이스를 구현할 수 있습니다.

메모:
이 장치의 프로그래밍 가능한 드라이브 강도 및 슬루율 기능을 사용하면 최대 성능을 위해 멀티포인트 시스템을 맞춤 설정할 수 있습니다. 지원되는 최대 데이터 속도를 결정하려면 특정 시스템 설정 및 애플리케이션을 기반으로 시뮬레이션 또는 측정을 수행하십시오.
BLVDS 오버view 4페이지에
Intel 장치의 BLVDS 기술(6페이지)
9페이지의 BLVDS 전력 소비
BLVDS 디자인 Examp10페이지의 르
17페이지의 성능 분석
AN 522에 대한 문서 개정 내역: 지원되는 Intel FPGA 장치 제품군에서 버스 LVDS 인터페이스 구현 페이지 25
관련 정보
7페이지의 Intel FPGA 장치의 BLVDS 인터페이스에 대한 I/O 표준

BLVDS 오버view

일반적인 멀티포인트 BLVDS 시스템은 버스에 연결된 여러 개의 송신기 및 수신기 쌍(트랜시버)으로 구성됩니다.
멀티포인트 BLVDS이전 그림의 구성은 상호 연결 밀도를 최소화하면서 양방향 반이중 통신을 제공합니다. 모든 트랜시버는 송신기의 역할을 맡을 수 있으며 나머지 트랜시버는 수신기 역할을 할 수 있습니다(한 번에 하나의 송신기만 활성화될 수 있음). 일반적으로 버스에서 드라이버 경합을 방지하려면 프로토콜이나 하드웨어 솔루션을 통한 버스 트래픽 제어가 필요합니다. 멀티포인트 BLVDS의 성능은 버스의 용량성 로딩 및 터미네이션에 의해 크게 영향을 받습니다.
디자인 고려 사항
좋은 다중점 설계에서는 더 나은 신호 무결성을 얻기 위해 버스의 용량성 부하와 종단을 고려해야 합니다. 핀 커패시턴스가 낮은 트랜시버, 커패시턴스가 낮은 커넥터를 선택하고 스터브 길이를 짧게 유지하면 부하 커패시턴스를 최소화할 수 있습니다. 다중 지점 BLVDS 설계 고려 사항 중 하나는 유효 임피던스라고 하는 완전히 로드된 버스의 유효 차동 임피던스와 버스를 통한 전파 지연입니다. 기타 다중 지점 BLVDS 설계 고려 사항에는 오류 방지 바이어싱, 커넥터 유형 및 핀아웃, PCB 버스 트레이스 레이아웃, 드라이버 에지 속도 사양이 포함됩니다.
유효 임피던스
유효 임피던스는 버스 트레이스 특성 임피던스 Zo와 버스의 용량성 부하에 따라 달라집니다. 커넥터, 플러그인 카드의 스텁, 패키징 및 수신기 입력 커패시턴스는 모두 용량성 부하에 기여하여 버스 유효 임피던스를 감소시킵니다.
방정식 1. 유효 차동 임피던스 방정식
이 방정식을 사용하여 로드된 버스(Zeff)의 유효 차동 임피던스를 대략적으로 계산합니다.어디:

• Zdiff(Ω) ≒ 2 × Zo = 버스의 차동 특성 임피던스
•  Co(pF/인치) = 버스의 단위 길이당 특성 정전 용량
• CL(pF) = 각 부하의 정전 용량
•  N = 버스의 로드 수
•  H(인치) = d × N = 버스의 총 길이
•  d(인치) = 각 플러그인 카드 사이의 간격
•  Cd(pF/인치) = CL/d = 버스 전체에 걸쳐 단위 길이당 분산 커패시턴스

부하 커패시턴스가 증가하거나 플러그인 카드 사이의 간격이 가까워지면 유효 임피던스가 감소합니다. 시스템 성능을 최적화하려면 낮은 정전 용량의 트랜시버와 커넥터를 선택하는 것이 중요합니다. 커넥터와 트랜시버 I/O 핀 사이의 각 수신기 스터브 길이를 가능한 한 짧게 유지하십시오.
정규화된 유효 임피던스와 Cd/Co 비교
이 그림은 정규화된 유효 임피던스에 대한 분산 커패시턴스의 영향을 보여줍니다.버스의 각 끝에서 종료가 필요하며 데이터는 양방향으로 흐릅니다. 버스의 반사와 링잉을 줄이려면 종단 저항을 유효 임피던스에 맞춰야 합니다. Cd/Co = 3인 시스템의 경우 유효 임피던스는 Zdiff의 0.5배입니다. 버스의 이중 종단을 통해 드라이버는 Zdiff의 0.25배에 해당하는 로드를 확인합니다. 따라서 수신기 입력 전반에 걸쳐 신호 스윙과 차동 잡음 마진이 줄어듭니다(표준 LVDS 드라이버를 사용하는 경우). BLVDS 드라이버는 유사한 볼륨을 달성하기 위해 드라이브 전류를 증가시켜 이 문제를 해결합니다.tage 수신기 입력에서 스윙합니다.
전파 지연
전파 지연(tPD = Zo × Co)은 단위 길이당 전송 선로를 통한 시간 지연입니다. 특성 임피던스와 특성에 따라 다릅니다.
버스의 용량.
효과적인 전파 지연
로드된 버스의 경우 이 방정식을 사용하여 유효 전파 지연을 계산할 수 있습니다. 드라이버 A에서 수신기 B로 신호가 전파되는 시간은 tPDEFF × 드라이버 A와 수신기 B 사이의 라인 길이로 계산할 수 있습니다.

Intel 장치의 BLVDS 기술

지원되는 Intel 장치에서 BLVDS 인터페이스는 1.8V(Intel Arria 10 및 Intel Cyclone 10 GX 장치) 또는 2.5V(기타 지원 장치)의 VCCIO로 구동되는 모든 행 또는 열 I/뱅크에서 지원됩니다. 이러한 I/O 뱅크에서 인터페이스는 차동 I/O 핀에서는 지원되지만 전용 클록 입력 또는 클록 출력 핀에서는 지원되지 않습니다. 그러나 Intel Arria 10 및 Intel Cyclone 10 GX 장치에서는 일반 I/O로 사용되는 전용 클럭 핀에서 BLVDS 인터페이스가 지원됩니다.

•  BLVDS 송신기는 2개의 단일 종단 출력 버퍼를 사용하며 두 번째 출력 버퍼는 반전되도록 프로그래밍됩니다.
•  BLVDS 수신기는 전용 LVDS 입력 버퍼를 사용합니다.

지원되는 장치의 BLVDS I/O 버퍼애플리케이션 유형에 따라 다른 입력 또는 출력 버퍼를 사용하십시오.

• 멀티드롭 애플리케이션 - 장치가 드라이버 작동용인지 아니면 수신기 작동용인지에 따라 입력 또는 출력 버퍼를 사용합니다.
• 멀티포인트 애플리케이션 - 출력 버퍼와 입력 버퍼는 동일한 I/O 핀을 공유합니다. 신호를 보내지 않을 때 LVDS 출력 버퍼를 3상태로 유지하려면 출력 활성화(oe) 신호가 필요합니다.
•  출력 버퍼에 대해 RS OCT(온칩 직렬 터미네이션)를 활성화하지 마십시오.
• 출력 버퍼에서 외부 저항기를 사용하여 플러그인 카드의 스텁에 임피던스 매칭을 제공합니다.
• 버스 종단은 일반적으로 버스 양쪽 끝에 있는 외부 종단 저항기를 사용하여 구현되므로 차동 입력 버퍼에 대해 온칩 차동 종단(RD OCT)을 활성화하지 마십시오.

Intel FPGA 장치의 BLVDS 인터페이스에 대한 I/O 표준
지원되는 Intel 장치에 대한 관련 I/O 표준 및 현재 강도 요구 사항을 사용하여 BLVDS 인터페이스를 구현할 수 있습니다.
지원되는 인텔 장치의 BLVDS 인터페이스에 대한 I/O 표준 및 기능 지원

1.  DIFFIO_TX 핀은 진정한 LVDS 차동 수신기를 지원하지 않습니다.

자세한 내용은 관련 정보 섹션에 나열된 해당 장치 설명서를 참조하십시오.

• 핀 할당 정보는 장치 핀아웃을 참조하세요. files.
• I/O 표준 기능에 대해서는 장치 핸드북 I/O 장을 참조하세요.
•  전기 사양은 장치 데이터시트 또는 DC 및 스위칭 특성 문서를 참조하세요.

관련 정보

•  Intel Stratix 10 핀아웃 Files
•  Stratix V 핀아웃 Files
• Stratix IV 핀아웃 Files
•  Stratix III 장치 핀아웃 Files
•  Intel Arria 10 장치 핀아웃 Files
•  Arria V 장치 핀아웃 Files
•  Arria II GX 장치 핀아웃 Files
• Intel Cyclone 10 GX 장치 핀아웃 Files
• Intel Cyclone 10 LP 장치 핀아웃 Files
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• Intel MAX 10 장치 데이터시트

BLVDS 전력 소비

• 설계를 장치에 구현하기 전에 사용하는 지원 장치에 대한 Excel 기반 EPE를 사용하여 BLVDS I/O 전력 소비의 예상 규모를 파악하십시오.
•  입력 및 양방향 핀의 경우 BLVDS 입력 버퍼가 항상 활성화됩니다. BLVDS 입력 버퍼는 버스에 스위칭 활동이 있는 경우 전력을 소비합니다(예:amp즉, 다른 트랜시버가 데이터를 보내고 받고 있지만 Cyclone III 장치는 의도된 수신자가 아닙니다.
•  BLVDS를 멀티드롭의 입력 버퍼로 사용하거나 멀티포인트 애플리케이션의 양방향 버퍼로 사용하는 경우 인텔은 인텔 장치 BLVDS 입력 버퍼용 활동뿐만 아니라 버스의 모든 활동을 포함하는 토글 속도를 입력할 것을 권장합니다.

ExampEPE의 BLVDS I/O 데이터 입력 파일
이 그림은 Cyclone III EPE의 BLVDS I/O 항목을 보여줍니다. 지원되는 다른 Intel 장치의 EPE에서 선택할 I/O 표준은 관련 정보를 참조하십시오.인텔에서는 설계를 완료한 후 정확한 BLVDS I/O 전력 분석을 수행하기 위해 Intel Quartus Prime 전력 분석기 도구를 사용할 것을 권장합니다. 전력 분석기 도구는 배치 및 경로가 완료된 후 설계의 세부 사항을 기반으로 전력을 추정합니다. 전력 분석기 도구는 사용자 입력, 시뮬레이션 파생 및 추정된 신호 활동의 조합을 적용하며, 이는 세부 회로 모델과 결합되어 매우 정확한 전력 추정치를 산출합니다.
관련 정보

• 전력 분석 장, Intel Quartus Prime Pro Edition 핸드북
  Intel Stratix 10, Intel Arria 10 및 Intel Cyclone 10 GX 장치 제품군용 Intel Quartus Prime Pro Edition 전력 분석기 도구에 대한 자세한 정보를 제공합니다.
• 전력 분석 장, Intel Quartus Prime Standard Edition 핸드북
  Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III 및 Intel용 Intel Quartus Prime Standard Edition 전력 분석기 도구에 대한 자세한 정보를 제공합니다. 최대 10개 장치 제품군.
• EPE(초기 전력 추정기) 및 전력 분석기 페이지
  EPE 및 Intel Quartus Prime 전력 분석기 도구에 대한 자세한 정보를 제공합니다.
• 3페이지의 지원되는 Intel FPGA 장치 제품군에서 버스 LVDS 인터페이스 구현
  BLVDS 전력 소비를 추정하기 위해 EPE에서 선택할 I/O 표준을 나열합니다.

BLVDS 디자인 Example
디자인 전amp파일은 Intel Quartus Prime 소프트웨어에서 관련 GPIO(범용 I/O) IP 코어를 사용하여 지원되는 장치에서 BLVDS I/O 버퍼를 인스턴스화하는 방법을 보여줍니다.

•  Intel Stratix 10, Intel Arria 10 및 Intel Cyclone 10 GX 장치는 GPIO Intel FPGA IP 코어를 사용합니다.
•  Intel MAX 10 장치 - GPIO Lite Intel FPGA IP 코어를 사용합니다.
•  기타 지원되는 모든 장치는 ALTIOBUF IP 코어를 사용합니다.

예를 들어 디자인을 다운로드할 수 있습니다.amp관련 정보의 링크에서 확인하세요. BLVDS I/O 버퍼 인스턴스의 경우 인텔에서는 다음 항목을 권장합니다.

•  차동 모드가 켜진 상태에서 양방향 모드로 GPIO IP 코어를 구현합니다.
•  양방향 핀에 I/O 표준을 할당합니다.
•  BLVDS - Intel Cyclone 10 LP, Cyclone IV, Cyclone III 및 Intel MAX 10 장치.
•  차동 SSTL-2 클래스 I 또는 클래스 II - Stratix V, Stratix IV, Stratix III, Arria V, Arria II 및 Cyclone V 장치.
• 차동 SSTL-18 클래스 I 또는 클래스 II - Intel Stratix 10, Intel Arria 10 및 Intel Cyclone 10 GX 장치.

쓰기 및 읽기 작업 중 입력 또는 출력 버퍼 작업

• oe 포트는 장치 코어로부터 oe 신호를 수신하여 단일 종단 출력 버퍼를 활성화하거나 비활성화합니다.
•  읽기 작업 중에 출력 버퍼를 3상태로 유지하려면 oe 신호를 낮게 유지하십시오.
•  AND 게이트의 기능은 전송된 신호가 장치 코어로 다시 돌아가는 것을 막는 것입니다. 차동 입력 버퍼는 항상 활성화되어 있습니다.

관련 정보

•  I/O 버퍼(ALTIOBUF) IP 코어 사용 설명서
•  GPIO IP 코어 사용자 가이드
•  Intel MAX 10 I/O 구현 가이드
• 인텔 FPGA IP 코어 소개
• 디자인 전ampAN 522용 파일

Intel Quartus Prime 디자인 ex 제공amp이 애플리케이션 노트에 사용된 파일입니다.
디자인 전ample Intel Stratix 10 장치에 대한 지침
이 단계는 Intel Stratix 10 장치에만 적용됩니다. GPIO Intel FPGA IP 코어를 사용하고 있는지 확인하십시오.

1. 양방향 입력 및 출력 버퍼를 지원할 수 있는 GPIO Intel FPGA IP 코어를 생성합니다.
   • ㅏ. GPIO Intel FPGA IP 코어를 인스턴스화합니다.
   • 비. 데이터 방향에서 Bidir을 선택합니다.
   • 씨. 데이터 너비에 1을 입력합니다.
   • 디. 차등 버퍼 사용을 켭니다.
   • 이자형. 등록 모드에서는 없음을 선택하세요.
2. 다음 그림과 같이 모듈과 입력 및 출력 포트를 연결하십시오.
   입력 및 출력 포트 연결 ExampIntel Stratix 10 장치용 파일
3. Assignment Editor에서 다음 그림과 같이 해당 I/O 표준을 할당합니다. 현재 강도 및 슬루율 옵션을 설정할 수도 있습니다. 그렇지 않으면 Intel Quartus Prime 소프트웨어가 기본 설정을 사용합니다.
   Intel Stratix 10 장치용 Intel Quartus Prime 할당 편집기의 BLVDS I/O 할당
4. ModelSim* – Intel FPGA Edition 소프트웨어를 사용하여 기능 시뮬레이션을 컴파일하고 수행하십시오.

관련 정보

• ModelSim – Intel FPGA Edition 소프트웨어 지원
  ModelSim – Intel FPGA Edition 소프트웨어에 대한 자세한 정보를 제공하고 설치, 사용 및 문제 해결과 같은 항목에 대한 다양한 링크를 포함합니다.
• 7페이지의 Intel FPGA 장치의 BLVDS 인터페이스에 대한 I/O 표준
  BLVDS 애플리케이션에 대해 지원되는 Intel FPGA 장치에서 수동으로 할당할 수 있는 핀 및 I/O 표준을 나열합니다.
• 디자인 전ampAN 522용 파일
  Intel Quartus Prime 디자인 ex 제공amp이 애플리케이션 노트에 사용된 파일입니다.

디자인 전ampIntel Arria 10 장치에 대한 지침
이 단계는 Intel Quartus Prime Standard Edition을 사용하는 Intel Arria 10 장치에만 적용됩니다. GPIO Intel FPGA IP 코어를 사용하고 있는지 확인하십시오.

1. StratixV_blvds.qar를 엽니다. file Stratix V 디자인을 가져오려면 exampIntel Quartus Prime Standard Edition 소프트웨어에 들어갑니다.
2. 이전 디자인 마이그레이션ampGPIO Intel FPGA IP 코어를 사용하려면:
   • ㅏ. 메뉴에서 프로젝트 ➤ IP 구성 요소 업그레이드를 선택합니다.
   • 비. “ALIOBUF” 엔터티를 두 번 클릭합니다.
     ALTIOBUF IP 코어에 대한 MegaWizard 플러그인 관리자 창이 나타납니다.
   • 씨. 프로젝트 일치/기본값을 끕니다.
   • 디. 현재 선택된 장치 제품군에서 Arria 10을 선택합니다.
   • 이자형. 마침을 클릭한 후 다시 마침을 클릭합니다.
   • 에프. 표시되는 대화 상자에서 확인을 클릭합니다.
     Intel Quartus Prime Pro Edition 소프트웨어는 마이그레이션 프로세스를 수행한 다음 GPIO IP 매개변수 편집기를 표시합니다.
3. 양방향 입력 및 출력 버퍼를 지원하도록 GPIO Intel FPGA IP 코어를 구성합니다.
   • ㅏ. 데이터 방향에서 Bidir을 선택합니다.
   • 비. 데이터 너비에 1을 입력합니다.
   • 씨. 차등 버퍼 사용을 켭니다.
   • 디. 마침을 클릭하고 IP 코어를 생성합니다.
4. 다음 그림과 같이 모듈과 입력 및 출력 포트를 연결하십시오.
   입력 및 출력 포트 연결 ExampIntel Arria 10 장치용 파일
5. Assignment Editor에서 다음 그림과 같이 해당 I/O 표준을 할당합니다. 현재 강도 및 슬루율 옵션을 설정할 수도 있습니다. 그렇지 않은 경우 Intel Quartus Prime Standard Edition 소프트웨어는 Intel Arria 10 장치에 대한 기본 설정(차동 SSTL-18 클래스 I 또는 클래스 II I/O 표준)을 가정합니다.
   Intel Arria 10 장치용 Intel Quartus Prime 할당 편집기의 BLVDS I/O 할당메모:
   Intel Arria 10 장치의 경우 할당 편집기를 사용하여 LVDS 핀의 p 및 n 핀 위치를 모두 수동으로 할당할 수 있습니다.
6. ModelSim – Intel FPGA Edition 소프트웨어를 사용하여 기능 시뮬레이션을 컴파일하고 수행하십시오.

관련 정보

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  BLVDS 애플리케이션에 대해 지원되는 Intel FPGA 장치에서 수동으로 할당할 수 있는 핀 및 I/O 표준을 나열합니다.
• 디자인 전ampAN 522용 파일
  Intel Quartus Prime 디자인 ex 제공amp이 애플리케이션 노트에 사용된 파일입니다.

디자인 전ample Intel MAX 10 장치에 대한 지침
이 단계는 Intel MAX 10 장치에만 적용됩니다. GPIO Lite Intel FPGA IP 코어를 사용하고 있는지 확인하십시오.

1. 양방향 입력 및 출력 버퍼를 지원할 수 있는 GPIO Lite Intel FPGA IP 코어를 생성합니다.
   • ㅏ. GPIO Lite Intel FPGA IP 코어를 인스턴스화합니다.
   • 비. 데이터 방향에서 Bidir을 선택합니다.
   • 씨. 데이터 너비에 1을 입력합니다.
   • 디. 의사 차등 버퍼 사용을 켭니다.
   • 이자형. 등록 모드에서 바이패스를 선택하세요.
2. 다음 그림과 같이 모듈과 입력 및 출력 포트를 연결하십시오.
    입력 및 출력 포트 연결 ExampIntel MAX 10 장치용 파일
3. Assignment Editor에서 다음 그림과 같이 해당 I/O 표준을 할당합니다. 현재 강도 및 슬루율 옵션을 설정할 수도 있습니다. 그렇지 않으면 Intel Quartus Prime 소프트웨어가 기본 설정을 사용합니다.
   Intel MAX 10 장치용 Intel Quartus Prime 할당 편집기의 BLVDS I/O 할당
4. ModelSim – Intel FPGA Edition 소프트웨어를 사용하여 기능 시뮬레이션을 컴파일하고 수행하십시오.

관련 정보

• ModelSim – Intel FPGA Edition 소프트웨어 지원
  ModelSim – Intel FPGA Edition 소프트웨어에 대한 자세한 정보를 제공하고 설치, 사용 및 문제 해결과 같은 항목에 대한 다양한 링크를 포함합니다.
• 7페이지의 Intel FPGA 장치의 BLVDS 인터페이스에 대한 I/O 표준
  BLVDS 애플리케이션에 대해 지원되는 Intel FPGA 장치에서 수동으로 할당할 수 있는 핀 및 I/O 표준을 나열합니다.
• 디자인 전ampAN 522용 파일
  Intel Quartus Prime 디자인 ex 제공amp이 애플리케이션 노트에 사용된 파일입니다.

디자인 전ampIntel Arria 10, Intel Cyclone 10 GX 및 Intel MAX 10을 제외한 모든 지원 장치에 대한 지침

이 단계는 Intel Arria 10, Intel Cyclone 10 GX 및 Intel MAX 10을 제외한 모든 지원 장치에 적용 가능합니다. ALTIOBUF IP 코어를 사용해야 합니다.

1.  양방향 입력 및 출력 버퍼를 지원할 수 있는 ALTIOBUF IP 코어를 생성합니다.
   • ㅏ. ALTIOBUF IP 코어를 인스턴스화합니다.
   • 비. 모듈을 양방향 버퍼로 구성합니다.
   • 씨. 인스턴스화할 버퍼 수에 1을 입력합니다.
   • 디. 차등 모드 사용을 켭니다.
2. 다음 그림과 같이 모듈과 입력 및 출력 포트를 연결하십시오.
    입력 및 출력 포트 연결 ExampIntel Arria 10, Intel Cyclone 10 GX 및 Intel MAX 10 장치를 제외한 모든 지원 장치용 파일
3. Assignment Editor에서 해당 장치에 따라 다음 그림과 같이 해당 I/O 표준을 할당하십시오. 현재 강도 및 슬루율 옵션을 설정할 수도 있습니다. 그렇지 않으면 Intel Quartus Prime 소프트웨어가 기본 설정을 사용합니다.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III 및 Cyclone III LS 장치 - 다음 그림에 표시된 대로 양방향 p 및 n 핀에 대한 BLVDS I/O 표준입니다.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II 및 Cyclone V 장치 - 차동 SSTL-2 클래스 I 또는 클래스 II I/O 표준.
     Intel Quartus Prime 할당 편집기의 BLVDS I/O 할당메모: 할당 편집기를 사용하여 지원되는 각 장치에 대해 p 및 n 핀 위치를 모두 수동으로 할당할 수 있습니다. 지원되는 장치와 수동으로 할당할 수 있는 핀은 관련 정보를 참조하세요.
4. ModelSim – Intel FPGA Edition 소프트웨어를 사용하여 기능 시뮬레이션을 컴파일하고 수행하십시오.

Examp기능적 시뮬레이션 결과
oe 신호가 어설션되면 BLVDS는 쓰기 작업 모드에 있습니다. oe 신호가 비활성화되면 BLVDS는 읽기 작업 모드에 있습니다.메모:
Verilog HDL을 사용한 시뮬레이션의 경우 해당 설계에 포함된 blvds_tb.v 테스트벤치를 사용할 수 있습니다.amp르.
관련 정보

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• 디자인 전ampAN 522용 파일
  Intel Quartus Prime 디자인 ex 제공amp이 애플리케이션 노트에 사용된 파일입니다.

성과 분석

다중 지점 BLVDS 성능 분석은 버스 종료, 로딩, 드라이버 및 수신기 특성, 시스템 드라이버의 수신기 위치에 미치는 영향을 보여줍니다. 포함된 BLVDS 디자인 ex를 사용할 수 있습니다.amp다중 지점 응용 프로그램의 성능을 분석하기 위한 파일:

•  사이클론 III BLVDS 설계 example—이 디자인은 examp파일은 지원되는 모든 Stratix, Arria 및 Cyclone 장치 시리즈에 적용 가능합니다. Intel Arria 10 또는 Intel Cyclone 10 GX 장치 제품군의 경우 설계를 마이그레이션해야 합니다.amp사용하기 전에 먼저 해당 장치 제품군으로 이동하십시오.
• Intel MAX 10 BLVDS 디자인 example—이 디자인은 example는 Intel MAX 10 장치 제품군에 적용 가능합니다.
• Intel Stratix 10 BLVDS 디자인 example—이 디자인은 examp파일은 Intel Stratix 10 장치 제품군에 적용 가능합니다.

메모:
이 섹션의 다중 지점 BLVDS 성능 분석은 HyperLynx*의 Cyclone III BLVDS IBIS(입력/출력 버퍼 정보 사양) 모델 시뮬레이션을 기반으로 합니다.
인텔에서는 시뮬레이션에 다음과 같은 인텔 IBIS 모델을 사용할 것을 권장합니다.

• Stratix III, Stratix IV 및 Stratix V 장치 - 장치별 차동 SSTL-2 IBIS 모델
• Intel Stratix 10, Intel Arria 10(2) 및 Intel Cyclone 10 GX 장치:
  •  출력 버퍼 - 차동 SSTL-18 IBIS 모델
  • 입력 버퍼 - LVDS IBIS 모델

관련 정보

• 인텔 FPGA IBIS 모델 페이지
  Intel FPGA 장치 모델의 다운로드를 제공합니다.
•  디자인 전ampAN 522용 파일
  Intel Quartus Prime 디자인 ex 제공amp이 애플리케이션 노트에 사용된 파일입니다.

시스템 설정

 Cyclone III BLVDS 트랜시버를 갖춘 멀티포인트 BLVDS
이 그림은 1개의 Cyclone III BLVDS 트랜시버(U10~UXNUMX)가 포함된 다중 지점 토폴로지의 개략도를 보여줍니다.버스 전송선은 다음과 같은 특성을 갖는 것으로 가정됩니다.

•  스트립 라인
•  50Ω의 특성 임피던스
• 인치당 3.6pF의 특성 정전 용량
•  길이 10인치
• Intel Arria 10 IBIS 모델은 예비 모델이며 Intel IBIS 모델에서는 사용할 수 없습니다. web 페이지. 예비 Intel Arria 10 IBIS 모델이 필요한 경우 Intel에 문의하세요.
• 약 100Ω의 버스 차동 특성 임피던스
•  1인치의 각 트랜시버 사이의 간격
• 종단 저항 RT로 양쪽 끝이 종단된 버스

• 기본 구동 강도 12mA
• 기본적으로 느린 슬루율 설정
• 6pF의 각 트랜시버 핀 커패시턴스
•  각 BLVDS 트랜시버의 스터브는 특성 임피던스가 1Ω이고 특성 정전 용량이 인치당 50pF인 3인치 마이크로스트립입니다.
•  각 트랜시버의 버스 연결(PCB의 커넥터, 패드 및 비아) 정전 용량은 2pF로 가정됩니다.
• 각 부하의 총 정전 용량은 약 11pF입니다.

1인치 부하 간격의 경우 분산 정전 용량은 인치당 11pF와 같습니다. 스텁으로 인한 반사를 줄이고 스텁에서 나오는 신호를 감쇠합니다.
드라이버의 경우 임피던스 매칭 50Ω 저항 RS가 각 트랜시버의 출력에 배치됩니다.

버스 종점
버스 특성 커패시턴스와 설정의 단위 길이당 분산 커패시턴스를 유효 차동 임피던스 방정식에 대입하면 완전 부하 버스의 유효 임피던스는 52Ω입니다. 최적의 신호 무결성을 위해서는 RT를 52Ω에 일치시켜야 합니다. 다음 그림은 수신기 입력 핀의 차동 파형(VID)에 대한 매칭, 언더, 오버 터미네이션의 효과를 보여줍니다. 데이터 속도는 100Mbps입니다. 이 그림에서는 과소 종단(RT = 25Ω)으로 인해 반사가 발생하고 잡음 마진이 크게 감소합니다. 어떤 경우에는 종료 시 수신기 임계값(VTH = ±100mV)을 위반하기도 합니다. RT가 50Ω으로 변경되면 VTH와 관련하여 상당한 잡음 여유가 있고 반사는 무시할 수 있습니다.

버스 종료 효과(U1의 드라이버, U2의 수신기)
이 그림에서 U1은 송신기 역할을 하고 U2~U10은 수신기 역할을 합니다.

버스 종료 효과(U1의 드라이버, U10의 수신기)
이 그림에서 U1은 송신기 역할을 하고 U2~U10은 수신기 역할을 합니다.

버스 종료 효과(U5의 드라이버, U6의 수신기)
이 그림에서 U5는 송신기이고 나머지는 수신기입니다.

버스 종료 효과(U5의 드라이버, U10의 수신기)
이 그림에서 U5는 송신기이고 나머지는 수신기입니다.버스에서 드라이버와 수신기의 상대적 위치도 수신된 신호 품질에 영향을 미칩니다. 드라이버에 가장 가까운 수신기는 최악의 전송 라인 효과를 경험합니다. 왜냐하면 이 위치에서 에지 속도가 가장 빠르기 때문입니다. 운전자가 버스 중앙에 위치할 경우 상황은 더욱 악화됩니다.
예를 들어amp16페이지의 그림 20과 18페이지의 그림 21을 비교하십시오. 수신기 U6(U5의 드라이버)의 VID는 수신기 U2(U1의 드라이버)의 VID보다 더 큰 링잉을 보여줍니다. 반면, 수신기가 드라이버로부터 멀리 떨어져 있으면 에지 속도가 느려집니다. 기록된 최대 상승 시간은 드라이버가 버스의 한쪽 끝(U1.14)에 있고 수신기가 다른 쪽 끝(U1)에 있는 경우 10ns입니다.

스텁 길이
스터브 길이가 길수록 드라이버에서 리시버까지의 비행 시간이 늘어날 뿐만 아니라 부하 커패시턴스가 커지므로 반사도 커집니다.

스터브 길이 증가 효과(U1의 드라이버, U10의 수신기)
이 그림은 스터브 길이가 10인치에서 1인치로 증가하고 드라이버가 UXNUMX에 있을 때 UXNUMX의 VID를 비교합니다.

스텁 종료
드라이버 임피던스를 스터브 특성 임피던스와 일치시켜야 합니다. 드라이버 출력에 직렬 종단 저항기 RS를 배치하면 긴 스터브와 빠른 에지 속도로 인해 발생하는 전송 라인의 역효과가 크게 줄어듭니다. 또한 수신기의 사양에 맞게 VID를 감쇠하도록 RS를 변경할 수도 있습니다.

스텁 종료 효과(U1의 드라이버, U2 및 U10의 수신기)
이 그림은 U2이 전송 중일 때 U10와 U1의 VID를 비교합니다.

드라이버 슬루율
빠른 슬루율은 특히 드라이버에서 가장 먼 수신기의 상승 시간을 개선하는 데 도움이 됩니다. 그러나 슬루율이 빨라지면 반사로 인해 링잉도 확대됩니다.

드라이버 에지 속도의 영향(U1의 드라이버, U2 및 U10의 수신기)
이 그림은 드라이버 슬루율 효과를 보여줍니다. 12mA 구동 강도를 사용하여 느린 슬루율과 빠른 슬루율을 비교합니다. 드라이버는 U1에 있고 U2와 U10의 차동 파형을 검사합니다.

전체 시스템 성능

멀티포인트 BLVDS가 지원하는 최고 데이터 속도는 드라이버로부터 가장 멀리 있는 수신기의 아이 다이어그램을 보고 결정됩니다. 이 위치에서 전송된 신호는 가장 느린 에지 속도를 가지며 아이 오프닝에 영향을 미칩니다. 수신된 신호의 품질과 노이즈 마진 목표는 애플리케이션에 따라 다르지만 아이 오프닝이 넓을수록 좋습니다. 그러나 수신기가 운전자에게 더 가까이 위치할수록 전송선 효과가 더 악화되는 경향이 있으므로 운전자에게 가장 가까운 수신기도 확인해야 합니다.
그림 23. 400Mbps의 아이 다이어그램(U1의 드라이버, U2 및 U10의 수신기)
이 그림은 2Mbps의 데이터 속도에 대한 U10(빨간색 곡선) 및 U400(파란색 곡선)의 아이 다이어그램을 보여줍니다. 시뮬레이션에서는 1% 단위 간격의 랜덤 지터를 가정합니다. 드라이버는 기본 전류 강도 및 슬루율 설정을 사용하여 U1에 있습니다. 버스는 최적의 RT = 50Ω으로 완전히 로드됩니다. 가장 작은 아이 오프닝은 U10에서 가장 멀리 떨어져 있습니다. 눈 높이 samp0.5 단위 간격으로 유도된 전류는 U692와 U543에 대해 각각 2mV와 10mV입니다. 두 경우 모두 VTH = ±100mV와 관련하여 상당한 잡음 여유가 있습니다.

AN 522에 대한 문서 개정 내역: 지원되는 인텔 FPGA 장치 제품군에서 버스 LVDS 인터페이스 구현

문서 / 리소스

지원되는 FPGA 장치 제품군에 버스 LVDS 인터페이스를 구현하는 인텔 AN 522 [PDF 파일] 사용자 가이드 AN 522 지원되는 FPGA 장치 제품군에서 버스 LVDS 인터페이스 구현, AN 522, 지원되는 FPGA 장치 제품군에서 버스 LVDS 인터페이스 구현, 지원되는 FPGA 장치 제품군의 인터페이스, FPGA 장치 제품군

참고문헌

• 사용자 설명서