intel AN 522 toteuttava väylä LVDS-liitäntä tuetuissa FPGA-laiteperheissä

Väylä LVDS (BLVDS) laajentaa LVDS-pisteen välisen tiedonsiirron monipistekokoonpanoon. Multipoint BLVDS tarjoaa tehokkaan ratkaisun monipistetaustalevysovelluksiin.

BLVDS-toteutustuki Intel FPGA -laitteissa

Voit toteuttaa BLVDS-liitännät näissä Intel-laitteissa lueteltujen I/O-standardien avulla.

Huomautus:
Näiden laitteiden ohjelmoitavan voiman ja kääntönopeuden ominaisuudet mahdollistavat monipistejärjestelmän mukauttamisen maksimaalisen suorituskyvyn saavuttamiseksi. Voit määrittää tuetun enimmäistiedonsiirtonopeuden suorittamalla simulaation tai mittauksen, joka perustuu järjestelmän asetuksiin ja sovellukseesi.
BLVDS ohiview sivulla 4
BLVDS-tekniikka Intel-laitteissa sivulla 6
BLVDS-virrankulutus sivulla 9
BLVDS Design Exampkatso sivu 10
Suorituskykyanalyysi sivulla 17
Asiakirjan versiohistoria AN 522:lle: Väylän LVDS-liitännän käyttöönotto tuetuissa Intel FPGA -laiteperheissä sivulla 25
Aiheeseen liittyvät tiedot
Intel FPGA -laitteiden BLVDS-liitännän I/O-standardit sivulla 7

BLVDS ohiview

Tyypillinen monipiste-BLVDS-järjestelmä koostuu useista lähetin- ja vastaanotinpareista (lähetin-vastaanottimista), jotka on kytketty väylään.
Monipiste BLVDSEdellisessä kuvassa oleva konfiguraatio tarjoaa kaksisuuntaisen puolidupleksisen tiedonsiirron minimoiden samalla yhteenliittämistiheyden. Mikä tahansa lähetin-vastaanotin voi ottaa lähettimen roolin, ja loput lähetin-vastaanottimet toimivat vastaanottimina (vain yksi lähetin voi olla aktiivinen kerrallaan). Väyläliikenteen ohjausta, joko protokollan tai laitteistoratkaisun kautta, tarvitaan yleensä kuljettajien kiistan välttämiseksi väylässä. Monipiste-BLVDS:n suorituskykyyn vaikuttaa suuresti väylän kapasitiivinen kuormitus ja pääte.
Suunnittelun huomioita
Hyvässä monipistesuunnittelussa on otettava huomioon väylän kapasitiivinen kuorma ja pääte, jotta signaalin eheys paranee. Voit minimoida kuormakapasitanssin valitsemalla lähetin-vastaanottimen, jolla on pieni nastakapasitanssi, liitin, jolla on pieni kapasitanssi ja pitämällä tykin pituus lyhyenä. Yksi monipiste-BLVDS-suunnittelun näkökohdista on täysin kuormitetun väylän tehollinen differentiaalinen impedanssi, jota kutsutaan teholliseksi impedanssiksi, ja etenemisviive väylän läpi. Muita monipiste BLVDS-suunnitteluun liittyviä näkökohtia ovat vikaturvallinen esijännite, liitintyyppi ja pin-out, PCB-väylän jäljitysasettelu ja ohjaimen reunanopeuden määritykset.
Tehokas impedanssi
Tehollinen impedanssi riippuu väyläjäljen ominaisimpedanssista Zo ja väylän kapasitiivisesta kuormituksesta. Liittimet, plug-in-kortin tulppa, pakkaus ja vastaanottimen tulokapasitanssi edistävät kaikki kapasitiivista kuormitusta, mikä vähentää väylän tehollista impedanssia.
Yhtälö 1. Tehokas differentiaaliimpedanssiyhtälö
Käytä tätä yhtälöä kuormitetun väylän tehollisen differentiaalisen impedanssin (Zeff) arvioimiseen.Jossa:

• Zdiff (Ω) ≈ 2 × Zo = väylän differentiaalinen ominaisimpedanssi
•  Co (pF/inch) = ominaiskapasitanssi väylän pituusyksikköä kohti
• CL (pF) = kunkin kuorman kapasitanssi
•  N = väylän kuormien lukumäärä
•  H (tuuma) = d × N = väylän kokonaispituus
•  d (tuuma) = kunkin plug-in-kortin välinen etäisyys
•  Cd (pF/tuumaa) = CL/d = hajautettu kapasitanssi pituusyksikköä kohti väylän yli

Kuormakapasitanssin lisäys tai laajempi liitäntäkorttien välinen etäisyys pienentää tehollista impedanssia. Järjestelmän suorituskyvyn optimoimiseksi on tärkeää valita matalakapasitanssinen lähetin-vastaanotin ja liitin. Pidä kunkin vastaanottimen osan pituus liittimen ja lähetin-vastaanottimen I/O-nastan välillä mahdollisimman lyhyenä.
Normalisoitu efektiivinen impedanssi vs. Cd/Co
Tämä kuva esittää hajautetun kapasitanssin vaikutukset normalisoituun efektiiviseen impedanssiin.Päättäminen vaaditaan väylän molemmissa päissä, kun taas data virtaa molempiin suuntiin. Väylän heijastuksen ja soittojen vähentämiseksi sinun on sovitettava päätevastus teholliseen impedanssiin. Järjestelmässä, jossa Cd/Co = 3, tehollinen impedanssi on 0.5 kertaa Zdiff. Kun linja-autossa on kaksinkertainen pääte, kuljettaja näkee vastaavan kuorman 0.25 kertaa Zdiff; ja vähentää siten signaalin heilahtelua ja erokohinamarginaalia vastaanottimen tulojen välillä (jos käytetään tavallista LVDS-ohjainta). BLVDS-ohjain korjaa tämän ongelman lisäämällä käyttövirtaa vastaavan volyymin saavuttamiseksitage swing vastaanottimen tuloissa.
Levitysviive
Etenemisviive (tPD = Zo × Co) on aikaviive siirtolinjan läpi pituusyksikköä kohti. Se riippuu ominaisimpedanssista ja ominaispiirteestä
väylän kapasitanssi.
Tehokas leviämisviive
Ladatulle väylälle voit laskea tehollisen etenemisviiveen tällä yhtälöllä. Voit laskea signaalin etenemisajan ohjaimesta A vastaanottimeen B tPDEFF × ohjaimen A ja vastaanottimen B välisen linjan pituudella.

BLVDS-tekniikka Intel-laitteissa

Tuetuissa Intel-laitteissa BLVDS-liitäntää tuetaan kaikissa rivi- tai sarake-I/pankeissa, jotka saavat virtansa 1.8 V:n (Intel Arria 10- ja Intel Cyclone 10 GX -laitteet) tai 2.5 V:n (muut tuetut laitteet) VCCIO:sta. Näissä I/O-pankeissa liitäntää tuetaan differentiaalisen I/O-nastoissa, mutta ei kellon sisäänmenon tai kellon lähtönastoissa. Intel Arria 10- ja Intel Cyclone 10 GX -laitteissa BLVDS-liitäntää tuetaan kuitenkin omistetuissa kellon nastoissa, joita käytetään yleisinä I/Oina.

•  BLVDS-lähetin käyttää kahta yksipäistä lähtöpuskuria, joista toinen on ohjelmoitu käänteiseksi.
•  BLVDS-vastaanotin käyttää erillistä LVDS-tulopuskuria.

BLVDS I/O -puskurit tuetuissa laitteissaKäytä erilaisia ​​tulo- tai lähtöpuskureita sovellustyypin mukaan:

• Multidrop-sovellus — käytä tulo- tai lähtöpuskuria sen mukaan, onko laite tarkoitettu ajurin vai vastaanottimen käyttöön.
• Monipistesovellus – lähtöpuskurilla ja tulopuskurilla on samat I/O-nastat. Tarvitset lähdön aktivointisignaalin (oe) LVDS-lähtöpuskurin kolmitilaa varten, kun se ei lähetä signaaleja.
•  Älä ota käyttöön on-chip-sarjan päätettä (RS OCT) lähtöpuskurille.
• Käytä ulkoisia vastuksia lähtöpuskureissa impedanssin sovittamiseksi plug-in-kortin liittimeen.
• Älä ota käyttöön differentiaalisen tulopuskurin on-chip differentiaalista päätettä (RD OCT), koska väylän pääte on yleensä toteutettu käyttämällä ulkoisia päätevastuksia väylän molemmissa päissä.

Intel FPGA -laitteiden BLVDS-liitännän I/O-standardit
Voit toteuttaa BLVDS-liitännän käyttämällä asianmukaisia ​​I/O-standardeja ja tuettujen Intel-laitteiden nykyisiä vahvuusvaatimuksia.
I/O-standardi ja ominaisuudet BLVDS-liitännän tuki tuetuissa Intel-laitteissa

1.  DIFFIO_TX-nasta ei tue todellisia LVDS-differentiaalivastaanottimia.

Katso lisätietoja vastaavan laitteen asiakirjoista, jotka on lueteltu asiaan liittyvässä osassa:

• Lisätietoja pinnien määrittämisestä on laitteen pin-out-osassa files.
• Katso I/O-standardien ominaisuudet laitteen käsikirjan I/O-luvusta.
•  Katso sähköiset tiedot laitteen teknisistä tiedoista tai DC- ja kytkentäominaisuuksista.

Aiheeseen liittyvät tiedot

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III -laitteen pin-Out Files
•  Intel Arria 10 Device Pin-Out Files
•  Arria V Device Pin-Out Files
•  Arria II GX Device Pin-Out Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Cyclone V Device Pin-Out Files
•  Cyclone IV -laitteen pin-Out Files
• Cyclone III -laitteen pin-Out Files
• Intel MAX 10 Device Pin-Out Files
• Intel Stratix 10:n yleiskäyttöinen I/O-käyttöopas
•  I/O-ominaisuudet Stratix V -laitteissa
•  I/O-ominaisuudet Stratix IV -laitteessa
•  Stratix III -laitteen I/O-ominaisuudet
• I/O-ominaisuudet Stratix V -laitteissa
•  I/O-ominaisuudet Stratix IV -laitteessa
•  Stratix III -laitteen I/O-ominaisuudet
•  I/O ja nopea I/O Intel Arria 10 -laitteissa
•  I/O-ominaisuudet Arria V Devicesissa
• I/O-ominaisuudet Arria II -laitteissa
•  I/O ja nopea I/O Intel Cyclone 10 GX -laitteissa
•  I/O ja nopea I/O Intel Cyclone 10 LP -laitteissa
• I/O-ominaisuudet Cyclone V -laitteissa
• I/O-ominaisuudet Cyclone IV -laitteissa
•  I/O-ominaisuudet Cyclone III -laiteperheessä
• Intel MAX 10:n yleiskäyttöinen I/O-käyttöopas
•  Intel Stratix 10 Device Datasheet
• Stratix V Device Datasheet
•  DC- ja kytkentäominaisuudet Stratix IV -laitteille
•  Stratix III Device Datasheet: DC ja kytkentäominaisuudet
•  Intel Arria 10 Device Datasheet
•  Arria V Device Datasheet
• Arria II -laitteiden laitetietolehti
• Intel Cyclone 10 GX Device Datasheet
•  Intel Cyclone 10 LP Device Datasheet
•  Cyclone V Device Datasheet
•  Cyclone IV Device Datasheet
• Cyclone III Device Datasheet
• Intel MAX 10 Device Datasheet

BLVDS-virrankulutus

• Ennen kuin otat suunnittelun käyttöön laitteeseen, käytä käyttämäsi tuetun laitteen Excel-pohjaista EPE:tä saadaksesi arvioidun BLVDS I/O -virrankulutuksen suuruuden.
•  Tulo- ja kaksisuuntaisia ​​nastoja varten BLVDS-tulopuskuri on aina käytössä. BLVDS-tulopuskuri kuluttaa virtaa, jos väylällä tapahtuu kytkentätoimintoa (esimampMuut lähetin-vastaanottimet lähettävät ja vastaanottavat dataa, mutta Cyclone III -laite ei ole tarkoitettu vastaanottaja).
•  Jos käytät BLVDS:ää syöttöpuskurina monipistesovelluksissa tai kaksisuuntaisena puskurina monipistesovelluksissa, Intel suosittelee vaihtosuhteen syöttämistä, joka sisältää kaikki väylän toiminnot, ei vain Intel-laitteen BLVDS-syöttöpuskurille tarkoitettuja toimintoja.

ExampEPE:n BLVDS I/O -tiedonsyöttö
Tämä kuva näyttää BLVDS I/O -merkinnän Cyclone III EPE:ssä. Katso muiden tuettujen Intel-laitteiden EPE:ssä valittavat I/O-standardit asiaan liittyvistä tiedoista.Intel suosittelee, että käytät Intel Quartus Prime Power Analyzer Tool -työkalua tarkan BLVDS I/O -tehoanalyysin suorittamiseen suunnittelun valmistumisen jälkeen. Power Analyzer Tool arvioi tehon suunnittelun erityispiirteiden perusteella sen jälkeen, kun paikka ja reitti on suoritettu. Power Analyzer Tool käyttää yhdistelmää käyttäjän syöttämiä, simulaatiosta johdettuja ja arvioituja signaalitoimintoja, jotka yhdistettynä yksityiskohtaisiin piirimalleihin antavat erittäin tarkkoja tehoarvioita.
Aiheeseen liittyvät tiedot

• Power Analysis -luku, Intel Quartus Prime Pro Edition -käsikirja
  Sisältää lisätietoja Intel Quartus Prime Pro Edition Power Analyzer -työkalusta Intel Stratix 10-, Intel Arria 10- ja Intel Cyclone 10 GX -laiteperheille.
• Power Analysis -luku, Intel Quartus Prime Standard Edition -käsikirja
  Sisältää lisätietoja Intel Quartus Prime Standard Edition Power Analyzer -työkalusta Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III ja Intel. MAX 10 laiteperhettä.
• Early Power Estimators (EPE) ja Power Analyzer -sivu
  Tarjoaa lisätietoja EPE:stä ja Intel Quartus Prime Power Analyzer -työkalusta.
• Väylän LVDS-liitännän käyttöönotto tuetuissa Intel FPGA -laiteperheissä sivulla 3
  Luetteloi EPE:ssä valittavat I/O-standardit BLVDS-virrankulutuksen arvioimiseksi.

BLVDS Design Example
Suunnittelu mmample näyttää, kuinka tuettujen laitteiden BLVDS I/O -puskuri luodaan asiaankuuluvilla yleiskäyttöisillä I/O (GPIO) IP-ytimillä Intel Quartus Prime -ohjelmistossa.

•  Intel Stratix 10-, Intel Arria 10- ja Intel Cyclone 10 GX -laitteet – käyttävät GPIO Intel FPGA IP -ydintä.
•  Intel MAX 10 -laitteet — käytä GPIO Lite Intel FPGA IP -ydintä.
•  Kaikki muut tuetut laitteet — käytä ALTIOBUF IP -ydintä.

Voit ladata mallin esimample asiaan liittyvissä tiedoissa olevasta linkistä. Intel suosittelee seuraavia kohteita BLVDS I/O -puskuriinstanssille:

•  Toteuta GPIO IP -ydin kaksisuuntaisessa tilassa differentiaalitilan ollessa päällä.
•  Määritä I/O-standardi kaksisuuntaisille pinnoille:
•  BLVDS – Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- ja Intel MAX 10 -laitteet.
•  Differentiaalinen SSTL-2 Class I tai Class II – Stratix V-, Stratix IV-, Stratix III-, Arria V-, Arria II- ja Cyclone V -laitteet.
• Differentiaalinen SSTL-18 Class I tai Class II – Intel Stratix 10, Intel Arria 10 ja Intel Cyclone 10 GX -laitteet.

Syöttö- tai lähtöpuskurien toiminta kirjoitus- ja lukutoimintojen aikana

• Oe-portti vastaanottaa oe-signaalin laitteen ytimestä ottaakseen käyttöön tai poistaakseen käytöstä yksipäiset lähtöpuskurit.
•  Pidä oe-signaali alhaisena, jotta lähtöpuskurit kolmitilaisutetaan lukutoiminnan aikana.
•  JA-portin tehtävänä on estää lähetettyä signaalia palaamasta takaisin laitteen ytimeen. Differentiaalitulopuskuri on aina käytössä.

Aiheeseen liittyvät tiedot

•  I/O-puskurin (ALTIOBUF) IP Core -käyttöopas
•  GPIO IP Core -käyttöopas
•  Intel MAX 10 I/O -toteutusoppaat
• Johdatus Intel FPGA IP -ytimiin
• Suunnittelu esimampvähemmän AN 522:lle

Tarjoaa Intel Quartus Prime -suunnittelun exampkäytetään tässä sovellushuomautuksessa.
Suunnittelu esimample Ohjeita Intel Stratix 10 -laitteille
Nämä vaiheet koskevat vain Intel Stratix 10 -laitteita. Varmista, että käytät GPIO Intel FPGA IP -ydintä.

1. Luo GPIO Intel FPGA IP -ydin, joka tukee kaksisuuntaista tulo- ja lähtöpuskuria:
   • a. Toteuta GPIO Intel FPGA IP -ydin.
   • b. Valitse Data Direction -kohdassa Bidir.
   • c. Kirjoita Tietojen leveys -kohtaan 1.
   • d. Ota käyttöön Käytä differentiaalipuskuria.
   • e. Valitse rekisteröintitilassa ei mitään.
2. Liitä moduulit ja tulo- ja lähtöportit seuraavan kuvan mukaisesti:
   Tulo- ja lähtöporttien liitäntä esimample Intel Stratix 10 -laitteille
3. Määritä Assignment Editorissa asiaankuuluva I/O-standardi seuraavan kuvan mukaisesti. Voit myös määrittää nykyisen voimakkuuden ja siirtonopeuden asetukset. Muussa tapauksessa Intel Quartus Prime -ohjelmisto olettaa oletusasetukset.
   BLVDS I/O Assignment Intel Quartus Prime Assignment Editorissa Intel Stratix 10 -laitteille
4. Kokoa ja suorita toiminnallinen simulaatio ModelSim* – Intel FPGA Edition -ohjelmistolla.

Aiheeseen liittyvät tiedot

• ModelSim – Intel FPGA Edition -ohjelmistotuki
  Tarjoaa lisätietoja ModelSim – Intel FPGA Edition -ohjelmistosta ja sisältää useita linkkejä aiheisiin, kuten asennukseen, käyttöön ja vianetsintään.
• Intel FPGA -laitteiden BLVDS-liitännän I/O-standardit sivulla 7
  Luettelo nastat ja I/O-standardit, jotka voit määrittää manuaalisesti tuetuissa Intel FPGA -laitteissa BLVDS-sovelluksille.
• Suunnittelu esimampvähemmän AN 522:lle
  Tarjoaa Intel Quartus Prime -suunnittelun exampkäytetään tässä sovellushuomautuksessa.

Suunnittelu esimample Ohjeita Intel Arria 10 -laitteille
Nämä vaiheet koskevat vain Intel Arria 10 -laitteita, joissa on Intel Quartus Prime Standard Edition. Varmista, että käytät GPIO Intel FPGA IP -ydintä.

1. Avaa StratixV_blvds.qar file tuoda Stratix V -mallin esimampIntel Quartus Prime Standard Edition -ohjelmistoon.
2. Siirrä malli esimampGPIO Intel FPGA IP -ytimen käyttämiseen:
   • a. Valitse valikosta Projekti ➤ Päivitä IP-komponentit.
   • b. Kaksoisnapsauta "ALIOBUF"-yksikköä.
     Näyttöön tulee ALTIOBUF IP -ytimen MegaWizard Plug-In Manager -ikkuna.
   • c. Poista käytöstä Match project/default.
   • d. Valitse Tällä hetkellä valitussa laiteperheessä Arria 10.
   • e. Napsauta Valmis ja napsauta sitten uudelleen Valmis.
   • f. Napsauta näkyviin tulevassa valintaikkunassa OK.
     Intel Quartus Prime Pro Edition -ohjelmisto suorittaa siirtoprosessin ja näyttää sitten GPIO IP -parametrieditorin.
3. Määritä GPIO Intel FPGA IP -ydin tukemaan kaksisuuntaista tulo- ja lähtöpuskuria:
   • a. Valitse Data Direction -kohdassa Bidir.
   • b. Kirjoita Tietojen leveys -kohtaan 1.
   • c. Ota käyttöön Käytä differentiaalipuskuria.
   • d. Napsauta Valmis ja luo IP-ydin.
4. Liitä moduulit ja tulo- ja lähtöportit seuraavan kuvan mukaisesti:
   Tulo- ja lähtöporttien liitäntä esimample Intel Arria 10 -laitteille
5. Määritä Assignment Editorissa asiaankuuluva I/O-standardi seuraavan kuvan mukaisesti. Voit myös määrittää nykyisen voimakkuuden ja siirtonopeuden asetukset. Muussa tapauksessa Intel Quartus Prime Standard Edition -ohjelmisto olettaa Intel Arria 10 -laitteiden oletusasetukset – Differential SSTL-18 Class I tai Class II I/O-standardi.
   BLVDS I/O Assignment Intel Quartus Prime Assignment Editorissa Intel Arria 10 -laitteilleHuomautus:
   Intel Arria 10 -laitteissa voit määrittää sekä p- että n-nastan sijainnit manuaalisesti LVDS-nastalle Assignment Editorilla.
6. Kokoa ja suorita toiminnallinen simulaatio ModelSim – Intel FPGA Edition -ohjelmistolla.

Aiheeseen liittyvät tiedot

• ModelSim – Intel FPGA Edition -ohjelmistotuki
  Tarjoaa lisätietoja ModelSim – Intel FPGA Edition -ohjelmistosta ja sisältää useita linkkejä aiheisiin, kuten asennukseen, käyttöön ja vianetsintään.
• Intel FPGA -laitteiden BLVDS-liitännän I/O-standardit sivulla 7
  Luettelo nastat ja I/O-standardit, jotka voit määrittää manuaalisesti tuetuissa Intel FPGA -laitteissa BLVDS-sovelluksille.
• Suunnittelu esimampvähemmän AN 522:lle
  Tarjoaa Intel Quartus Prime -suunnittelun exampkäytetään tässä sovellushuomautuksessa.

Suunnittelu esimample Ohjeita Intel MAX 10 -laitteille
Nämä vaiheet koskevat vain Intel MAX 10 -laitteita. Varmista, että käytät GPIO Lite Intel FPGA IP -ydintä.

1. Luo GPIO Lite Intel FPGA IP -ydin, joka tukee kaksisuuntaista tulo- ja lähtöpuskuria:
   • a. Toteuta GPIO Lite Intel FPGA IP -ydin.
   • b. Valitse Data Direction -kohdassa Bidir.
   • c. Kirjoita Tietojen leveys -kohtaan 1.
   • d. Ota käyttöön Käytä pseudo-differentiaalipuskuria.
   • e. Valitse Rekisteröintitilassa Ohita.
2. Liitä moduulit ja tulo- ja lähtöportit seuraavan kuvan mukaisesti:
    Tulo- ja lähtöporttien liitäntä esimample Intel MAX 10 -laitteille
3. Määritä Assignment Editorissa asiaankuuluva I/O-standardi seuraavan kuvan mukaisesti. Voit myös määrittää nykyisen voimakkuuden ja siirtonopeuden asetukset. Muussa tapauksessa Intel Quartus Prime -ohjelmisto olettaa oletusasetukset.
   BLVDS I/O Assignment Intel Quartus Prime Assignment Editorissa Intel MAX 10 -laitteille
4. Kokoa ja suorita toiminnallinen simulaatio ModelSim – Intel FPGA Edition -ohjelmistolla.

Aiheeseen liittyvät tiedot

• ModelSim – Intel FPGA Edition -ohjelmistotuki
  Tarjoaa lisätietoja ModelSim – Intel FPGA Edition -ohjelmistosta ja sisältää useita linkkejä aiheisiin, kuten asennukseen, käyttöön ja vianetsintään.
• Intel FPGA -laitteiden BLVDS-liitännän I/O-standardit sivulla 7
  Luettelo nastat ja I/O-standardit, jotka voit määrittää manuaalisesti tuetuissa Intel FPGA -laitteissa BLVDS-sovelluksille.
• Suunnittelu esimampvähemmän AN 522:lle
  Tarjoaa Intel Quartus Prime -suunnittelun exampkäytetään tässä sovellushuomautuksessa.

Suunnittelu esimampOhjeet kaikille tuetuille laitteille paitsi Intel Arria 10, Intel Cyclone 10 GX ja Intel MAX 10

Nämä vaiheet koskevat kaikkia tuettuja laitteita paitsi Intel Arria 10, Intel Cyclone 10 GX ja Intel MAX 10. Varmista, että käytät ALTIOBUF IP -ydintä.

1.  Luo ALTIOBUF IP -ydin, joka tukee kaksisuuntaista tulo- ja lähtöpuskuria:
   • a. Toteuta ALTIOBUF IP -ydin.
   • b. Määritä moduuli kaksisuuntaiseksi puskuriksi.
   • c. Syötä Instantioitavien puskurien lukumäärä kohtaan 1.
   • d. Ota käyttöön Käytä differentiaalitilaa.
2. Liitä moduulit ja tulo- ja lähtöportit seuraavan kuvan mukaisesti:
    Tulo- ja lähtöporttien liitäntä esimample kaikille tuetuille laitteille paitsi Intel Arria 10, Intel Cyclone 10 GX ja Intel MAX 10 -laitteille
3. Määritä Assignment Editorissa asiaankuuluva I/O-standardi seuraavan kuvan mukaisesti laitteesi mukaan. Voit myös määrittää nykyisen voimakkuuden ja siirtonopeuden asetukset. Muussa tapauksessa Intel Quartus Prime -ohjelmisto olettaa oletusasetukset.
   • Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- ja Cyclone III LS -laitteet – BLVDS I/O-standardi kaksisuuntaisiin p- ja n-nastoihin seuraavan kuvan mukaisesti.
   • Stratix V-, Stratix IV-, Stratix III-, Arria V-, Arria II- ja Cyclone V -laitteet – Differentiaalinen SSTL-2 Class I tai Class II I/O-standardi.
     BLVDS I/O Assignment Intel Quartus Prime Assignment EditorissaHuomautus: Voit määrittää manuaalisesti sekä p- että n-nastan sijainnit kullekin tuetulle laitteelle Assignment Editorilla. Katso tuetut laitteet ja nastat, jotka voit määrittää manuaalisesti, liittyvistä tiedoista.
4. Kokoa ja suorita toiminnallinen simulaatio ModelSim – Intel FPGA Edition -ohjelmistolla.

Exampfunktionaalisen simulaation tulosten le
Kun oe-signaali vahvistetaan, BLVDS on kirjoitustoimintatilassa. Kun oe-signaali on poistettu, BLVDS on lukutoimintatilassa.Huomautus:
Simulointiin Verilog HDL:llä voit käyttää testipenkkiä blvds_tb.v, joka sisältyy vastaavaan malliin, esim.ample.
Aiheeseen liittyvät tiedot

• ModelSim – Intel FPGA Edition -ohjelmistotuki
  Tarjoaa lisätietoja ModelSim – Intel FPGA Edition -ohjelmistosta ja sisältää useita linkkejä aiheisiin, kuten asennukseen, käyttöön ja vianetsintään.
• Intel FPGA -laitteiden BLVDS-liitännän I/O-standardit sivulla 7
  Luettelo nastat ja I/O-standardit, jotka voit määrittää manuaalisesti tuetuissa Intel FPGA -laitteissa BLVDS-sovelluksille.
• Suunnittelu esimampvähemmän AN 522:lle
  Tarjoaa Intel Quartus Prime -suunnittelun exampkäytetään tässä sovellushuomautuksessa.

Suorituskykyanalyysi

Monipisteinen BLVDS-suorituskykyanalyysi osoittaa väylän päätteen, kuormituksen, ajurin ja vastaanottimen ominaisuuksien sekä kuljettajalta tulevan vastaanottimen sijainnin vaikutuksen järjestelmään. Voit käyttää mukana toimitettua BLVDS-suunnittelua esimampvoit analysoida monipistesovelluksen suorituskykyä:

•  Cyclone III BLVDS design example—tämä malli example soveltuu kaikkiin tuettuihin Stratix-, Arria- ja Cyclone-laitesarjoihin. Intel Arria 10- tai Intel Cyclone 10 GX -laiteperheessä sinun on siirrettävä malli exampennen kuin voit käyttää sitä.
• Intel MAX 10 BLVDS design example—tämä malli example soveltuu Intel MAX 10 -laiteperheeseen.
• Intel Stratix 10 BLVDS design example—tämä malli example soveltuu Intel Stratix 10 -laiteperheeseen.

Huomautus:
Tässä osiossa oleva monipiste-BLVDS:n suorituskykyanalyysi perustuu HyperLynxin* Cyclone III BLVDS -sisääntulo/lähtöpuskuritietomäärittelyn (IBIS) mallisimulaatioon.
Intel suosittelee, että käytät näitä Intel IBIS -malleja simulaatioon:

• Stratix III-, Stratix IV- ja Stratix V -laitteet – laitekohtainen differentiaalinen SSTL-2 IBIS -malli
• Intel Stratix 10-, Intel Arria 10(2)- ja Intel Cyclone 10 GX -laitteet:
  •  Lähtöpuskuri – Differentiaalinen SSTL-18 IBIS-malli
  • Tulopuskuri – LVDS IBIS -malli

Aiheeseen liittyvät tiedot

• Intel FPGA IBIS -mallisivu
  Tarjoaa Intel FPGA -laitemallien latauksia.
•  Suunnittelu esimampvähemmän AN 522:lle
  Tarjoaa Intel Quartus Prime -suunnittelun exampkäytetään tässä sovellushuomautuksessa.

Järjestelmän asetukset

 Monipiste-BLVDS Cyclone III BLVDS-lähetin-vastaanottimilla
Tämä kuva esittää kaavion monipistetopologiasta, jossa on kymmenen Cyclone III BLVDS -lähetin-vastaanotinta (nimellä U1 - U10).Väyläsiirtolinjalla oletetaan olevan seuraavat ominaisuudet:

•  Nauhaviiva
•  Ominainen impedanssi 50 Ω
• Ominainen kapasitanssi 3.6 pF tuumaa kohti
•  Pituus 10 tuumaa
• Intel Arria 10 IBIS -mallit ovat alustavia, eivätkä ne ole saatavilla Intel IBIS -mallissa web sivu. Jos tarvitset näitä alustavia Intel Arria 10 IBIS -malleja, ota yhteyttä Inteliin.
• Väylän eron ominaisimpedanssi noin 100 Ω
•  Jokaisen lähetin-vastaanottimen välinen etäisyys 1 tuuma
• Väylä on päätetty molemmista päistä päätevastuksella RT

• Aseman oletusvoimakkuus on 12 mA
• Hitaan siirtonopeuden asetukset oletuksena
• Jokaisen lähetin-vastaanottimen pin-kapasitanssi 6 pF
•  Jokaisessa BLVDS-lähetin-vastaanottimessa on 1 tuuman mikroliuska, jonka ominaisimpedanssi on 50 Ω ja ominaiskapasitanssi 3 pF per tuuma
•  Jokaisen lähetin-vastaanottimen väylään kytkennän (liitin, alusta ja kauttakulku piirilevyssä) kapasitanssin oletetaan olevan 2 pF
• Kunkin kuorman kokonaiskapasitanssi on noin 11 pF

1 tuuman kuormitusvälillä hajautettu kapasitanssi on 11 pF tuumaa kohti. Vähentää typpien aiheuttamaa heijastusta ja vaimentaa myös ulos tulevia signaaleja
ohjaimen impedanssia vastaava 50 Ω:n vastus RS on sijoitettu kunkin lähetin-vastaanottimen lähtöön.

Linja-auton lopetus
Täysin kuormitetun väylän tehollinen impedanssi on 52 Ω, jos korvaat väylän ominaiskapasitanssin ja hajautetun kapasitanssin kokoonpanon pituusyksikköä kohti tehollisen differentiaalisen impedanssin yhtälöön. Optimaalisen signaalin eheyden saavuttamiseksi sinun on sovitettava RT arvoon 52 Ω. Seuraavat kuvat osoittavat sovitetun, ali- ja ylipäätteen vaikutukset differentiaaliseen aaltomuotoon (VID) vastaanottimen tulonastoissa. Tiedonsiirtonopeus on 100 Mbps. Näissä kuvissa alipääte (RT = 25 Ω) johtaa heijastuksiin ja kohinamarginaalin merkittävään pienenemiseen. Joissain tapauksissa allepäättäminen jopa ylittää vastaanottimen kynnyksen (VTH = ±100 mV). Kun RT muutetaan arvoon 50 Ω, VTH:n suhteen on huomattava kohinamarginaali ja heijastus on mitätön.

Väylän päätymisen vaikutus (kuljettaja U1:ssä, vastaanotin U2:ssa)
Tässä kuvassa U1 toimii lähettimenä ja U2 - U10 ovat vastaanottimia.

Väylän päätymisen vaikutus (kuljettaja U1:ssä, vastaanotin U10:ssa)
Tässä kuvassa U1 toimii lähettimenä ja U2 - U10 ovat vastaanottimia.

Väylän päätymisen vaikutus (kuljettaja U5:ssä, vastaanotin U6:ssa)
Tässä kuvassa U5 on lähetin ja loput vastaanottimia.

Väylän päätymisen vaikutus (kuljettaja U5:ssä, vastaanotin U10:ssa)
Tässä kuvassa U5 on lähetin ja loput vastaanottimia.Myös kuljettajan ja vastaanottimen suhteellinen sijainti väylässä vaikuttaa vastaanotetun signaalin laatuun. Kuljettajaa lähinnä oleva vastaanotin kokee pahimman siirtolinjavaikutuksen, koska tässä paikassa reunanopeus on nopein. Tämä pahenee, kun kuljettaja on keskellä linja-autoa.
esimample, vertaa kuvaa 16 sivulla 20 ja kuvaa 18 sivulla 21. VID vastaanottimessa U6 (ohjain U5:ssä) näyttää suuremman soittoäänen kuin vastaanottimen U2 (ohjain U1:ssä). Toisaalta reunanopeus hidastuu, kun vastaanotin sijaitsee kauempana kuljettajasta. Suurin tallennettu nousuaika on 1.14 ns kuljettajan ollessa väylän toisessa päässä (U1) ja vastaanottimen toisessa päässä (U10).

Kannen pituus
Pidempi tynkäpituus ei ainoastaan ​​pidennä lentoaikaa kuljettajalta vastaanottimeen, vaan johtaa myös suurempaan kuormakapasitanssiin, mikä aiheuttaa suuremman heijastuksen.

Kannen pituuden lisäämisen vaikutus (ohjain U1:ssä, vastaanotin U10:ssä)
Tässä kuvassa verrataan VID-arvoa U10:ssä, kun tynkän pituus on kasvatettu yhdestä tuumasta kahteen tuumaan ja kuljettaja on U1:ssä.

Tyhjennys irtisanominen
Ohjaimen impedanssi on sovitettava tynkän ominaisimpedanssiin. Sarjan päätevastuksen RS sijoittaminen ohjaimen ulostuloon vähentää suuresti pitkien stub- ja nopeiden reunanopeuksien aiheuttamaa haitallista siirtojohtovaikutusta. Lisäksi RS voidaan muuttaa vaimentamaan VID vastaamaan vastaanottimen vaatimuksia.

Stub-päätteen vaikutus (ohjain U1:ssä, vastaanotin U2:ssa ja U10:ssä)
Tämä luku vertaa VID:tä U2:ssa ja U10:ssä, kun U1 lähettää.

Kuljettajan muutosnopeus
Nopea kiertonopeus auttaa parantamaan nousuaikaa erityisesti kuljettajasta kauimpana olevan vastaanottimen kohdalla. Kuitenkin nopeampi kääntymisnopeus myös lisää heijastuksen aiheuttamaa soittoa.

Kuljettajan reunanopeuden vaikutus (ohjain U1:ssä, vastaanotin U2:ssa ja U10:ssä)
Tämä kuva näyttää kuljettajan kääntymisnopeuden vaikutuksen. Vertailu tehdään hitaan ja nopean muutoksen välillä 12 mA:n taajuusmuuttajan voimakkuudella. Ohjain on kohdassa U1 ja differentiaalisia aaltomuotoja U2:ssa ja U10:ssä tutkitaan.

Järjestelmän kokonaissuorituskyky

Suurin monipiste-BLVDS:n tukema datanopeus määritetään katsomalla kuljettajasta kauimpana olevan vastaanottimen silmädiagrammia. Tässä paikassa lähetetyllä signaalilla on hitain reunanopeus ja se vaikuttaa silmien aukkoon. Vaikka vastaanotetun signaalin laatu ja kohinamarginaalitavoite riippuvat sovelluksista, mitä leveämpi silmäaukko, sitä parempi. Sinun on kuitenkin tarkastettava myös kuljettajaa lähinnä oleva vastaanotin, koska voimajohdon vaikutukset ovat yleensä huonommat, jos vastaanotin sijaitsee lähempänä kuljettajaa.
Kuva 23. Silmäkaavio 400 Mbps:ssa (ohjain U1:ssä, vastaanotin U2:ssa ja U10:ssä)
Tämä kuva havainnollistaa silmäkaavioita U2:ssa (punainen käyrä) ja U10 (sininen käyrä) tiedonsiirtonopeudella 400 Mbps. Simulaatiossa oletetaan satunnaista värinää, jonka yksikköväli on 1 %. Kuljettaja on U1:ssä oletusvirran voimakkuuden ja muuttonopeuden asetuksilla. Väylä on täysin kuormitettu optimaalisella RT = 50 Ω:lla. Pienin silmäaukko on U10:ssä, joka on kauimpana U1:stä. Silmien korkeus samp0.5 yksikön välein on 692 mV ja 543 mV U2:lle ja U10:lle, vastaavasti. Molemmissa tapauksissa VTH = ±100 mV:n kohinamarginaali on huomattava.

Asiakirjan versiohistoria AN 522:lle: Väylän LVDS-liitännän käyttöönotto tuetuissa Intel FPGA -laiteperheissä

Asiakirjat / Resurssit

intel AN 522 toteuttava väylä LVDS-liitäntä tuetuissa FPGA-laiteperheissä [pdfKäyttöopas AN 522 Implementing Bus LVDS Interface tuetuissa FPGA-laiteperheissä, AN 522, Implementing Bus LVDS Interface tuetuissa FPGA-laiteperheissä, Liitäntä tuetuissa FPGA-laiteperheissä, FPGA-laiteperheissä

Viitteet

• Käyttöopas