intel AN 522 Bus LVDS Interfazea Onartutako FPGA Gailu Familietan ezartzea

Bus LVDS (BLVDS) LVDS puntuz puntuko komunikazioaren gaitasuna puntu anitzeko konfiguraziora hedatzen du. Multipoint BLVDS-k soluzio eraginkorra eskaintzen du puntu anitzeko atzeko planoko aplikazioetarako.

BLVDS Inplementazio-laguntza Intel FPGA gailuetan

BLVDS interfazeak ezar ditzakezu Intel gailu hauetan zerrendatutako I/O estandarrak erabiliz.

Oharra:
Gailu hauetako disko-indarraren indarra eta abiadura-tasa programagarriaren ezaugarriei esker, puntu anitzeko sistema pertsonaliza dezakezu errendimendu handiena lortzeko. Onartzen den datu-tasa maximoa zehazteko, egin simulazio edo neurketa bat zure sistemaren konfigurazio eta aplikazio espezifikoetan oinarrituta.
BLVDS baino gehiagoview 4. orrialdean
BLVDS Teknologia Intel gailuetan 6. orrialdean
BLVDS Energia-kontsumoa 9. orrialdean
BLVDS Diseinua Adibample 10. orrialdean
Errendimenduaren analisia 17. orrialdean
AN 522rako dokumentuen berrikuspen-historia: Bus LVDS interfazea inplementatzea onartzen diren Intel FPGA gailu familietan 25. orrialdean
Lotutako informazioa
Intel FPGA gailuetan BLVDS Interfazearen I/O estandarrak 7. orrialdean

BLVDS baino gehiagoview

Puntu anitzeko BLVDS sistema tipikoa busera konektatuta dauden igorle eta hargailu bikote (transzeiver) batzuek osatzen dute.
Puntu Anitzeko BLVDSAurreko irudiko konfigurazioak erdi-duplex bi norabideko komunikazioa eskaintzen du interkonexioaren dentsitatea gutxitzen duen bitartean. Edozein transceptor har dezake igorle baten rola, gainerako transceptoreek hargailu gisa jarduten dutelarik (igorle bakarra egon daiteke aktibo aldi berean). Autobusen trafikoaren kontrola, protokolo edo hardware-soluzio baten bidez, normalean behar da autobusean gidarien gatazka saihesteko. Puntu anitzeko BLVDS baten errendimenduan eragin handia du autobuseko karga kapazitiboak eta amaierak.
Diseinu-gogoetak
Puntu anitzeko diseinu on batek busaren karga kapazitiboa eta amaiera kontuan hartu behar ditu seinalearen osotasun hobea lortzeko. Karga-kapazitatea minimiza dezakezu pin kapazitate baxuko transceptor bat hautatuz, kapazitate baxuko konektorea eta zirriborroaren luzera laburra mantenduz. Puntu anitzeko BLVDS diseinuaren kontuetako bat guztiz kargatutako bus baten inpedantzia diferentzial eraginkorra da, inpedantzia eraginkorra deritzona, eta autobusean zehar hedatzeko atzerapena. Puntu anitzeko BLVDS diseinuaren beste gogoeta batzuk honako hauek dira: hutsegite-segurtasun-alborapena, konektore-mota eta pin-out, PCB busaren traza-diseinua eta gidariaren ertzetako tasaren zehaztapenak.
Inpedantzia eraginkorra
Inpedantzia eraginkorra autobusaren arrastoaren ezaugarriaren inpedantzia Zo eta autobuseko karga kapazitiboaren araberakoa da. Konektoreek, entxufe-txarteleko zirriborroak, ontziek eta hartzailearen sarrerako kapazitateak karga kapazitiboan laguntzen dute, eta horrek bus inpedantzia eraginkorra murrizten du.
1. ekuazioa. Inpedantzia diferentzial eraginkorren ekuazioa
Erabili ekuazio hau kargatutako busaren (Zeff) inpedantzia diferentzial eraginkorra hurbiltzeko.Non:

• Zdiff (Ω) ≈ 2 × Zo = busaren inpedantzia ezaugarri diferentziala
•  Co (pF/inch) = kapazitantzia ezaugarria busaren luzera-unitate bakoitzeko
• CL (pF) = karga bakoitzaren kapazitatea
•  N = autobuseko karga kopurua
•  H (inch) = d × N = autobusaren luzera osoa
•  d (inch) = plug-in-txartel bakoitzaren arteko tartea
•  Cd (pF/inch) = CL/d = autobusean zehar luzera-unitateko kapazitantzia banatua

Karga-kapazitatearen gehikuntzak edo entxufagarrien txartelen arteko tarte estuagoak inpedantzia eraginkorra murrizten du. Sistemaren errendimendua optimizatzeko, garrantzitsua da kapazitate baxuko transceptor eta konektore bat hautatzea. Mantendu hargailuaren zirriborro bakoitza konektorearen eta transzeigailuaren I/O pinaren artean ahalik eta laburren.
Inpedantzia eraginkor normalizatua versus Cd/Co
Irudi honek kapazitate banatuak inpedantzia eraginkor normalizatuan dituen ondorioak erakusten ditu.Amaiera behar da autobusaren mutur bakoitzean, datuak bi noranzkoetan doazen bitartean. Autobusean islada eta dei-deitasuna murrizteko, amaierako erresistentzia inpedantzia eraginkorrarekin lotu behar duzu. Cd/Co = 3 duen sistema baterako, inpedantzia eraginkorra Zdiff-ren 0.5 aldiz da. Autobusean amaiera bikoitzekin, gidariak Zdiff-en 0.25 aldiz karga baliokidea ikusten du; eta, horrela, seinaleen swing eta zarata-marjina diferentziala murrizten ditu hargailuen sarreretan zehar (LVDS kontrolatzaile estandarra erabiltzen bada). BLVDS kontrolatzaileak arazo honi aurre egiten dio disko-korrontea handituz, bolumen antzekoa lortzekotage swing hartzailearen sarreretan.
Hedapen Atzerapena
Hedapen-atzerapena (tPD = Zo × Co) transmisio-lerroaren luzera unitateko denbora-atzerapena da. Ezaugarri inpedantzia eta ezaugarriaren araberakoa da
autobusaren kapazitatea.
Hedapen Atzerapen eraginkorra
Kargatutako autobus baterako, hedapen-atzerapen eraginkorra kalkula dezakezu ekuazio honekin. Seinalea A gidaritik B hargailura hedatzeko denbora kalkula dezakezu tPDEFF × A kontrolatzailearen eta B hartzailearen arteko lerroaren luzera gisa.

BLVDS Teknologia Intel gailuetan

Onartutako Intel gailuetan, BLVDS interfazea 1.8 V-ko VCCIO (Intel Arria 10 eta Intel Cyclone 10 GX gailuak) edo 2.5 V-eko (onartutako beste gailu batzuk) elikatzen diren edozein errenkada edo zutabe I/bankutan onartzen da. I/O banku hauetan, interfazea I/O pin diferentzialetan onartzen da, baina ez erlojuaren sarrerako edo erlojuaren irteerako pinetan. Hala ere, Intel Arria 10 eta Intel Cyclone 10 GX gailuetan, BLVDS interfazea I/O orokor gisa erabiltzen diren erloju-pin dedikatuetan onartzen da.

•  BLVDS igorleak amaiera bakarreko bi irteera-buffer erabiltzen ditu bigarren irteera-buffera alderantziz gisa programatuta.
•  BLVDS hargailuak LVDS sarrera-buffer dedikatu bat erabiltzen du.

BLVDS I/O buffer-ak onartzen diren gailuetanErabili sarrera- edo irteera-buffer desberdinak aplikazio motaren arabera:

• Multidrop aplikazioa: erabili sarrerako edo irteerako buffer-a, gailua gidari edo hargailuaren funtzionamendurako pentsatuta dagoenaren arabera.
• Puntu anitzeko aplikazioa: irteerako eta sarrerako buffer-ek I/O pin berdinak partekatzen dituzte. Irteera gaitzeko (oe) seinale bat behar duzu LVDS irteera-bufferra seinaleak bidaltzen ez dituenean.
•  Ez gaitu txiparen serie amaiera (RS OCT) irteerako buffererako.
• Erabili kanpoko erresistentzia irteerako bufferetan plug-in-txarteleko zirriborroarekin bat datorren inpedantzia emateko.
• Ez gaitu txiparen amaiera diferentziala (RD OCT) sarrera diferentzialaren buffererako, normalean busaren amaiera busaren bi muturretako kanpoko amaierako erresistentziak erabiliz inplementatzen baita.

I/O estandarrak BLVDS Interfazea Intel FPGA gailuetan
BLVDS interfazea ezar dezakezu I/O estandarrak eta egungo indar-eskakizunak erabiliz onartzen diren Intel gailuetarako.
I/O estandarra eta eginbideen euskarria BLVDS Interfazerako onartzen diren Intel gailuetan

1.  DIFFIO_TX pinak ez ditu benetako LVDS diferentzial hargailuak onartzen.

Informazio gehiago lortzeko, ikusi dagokion gailuaren dokumentazioa erlazionatutako informazio atalean zerrendatzen den moduan:

• Pin-esleipenei buruzko informazioa lortzeko, ikusi gailuaren pin-out files.
• I/O estandarren ezaugarriei buruz, ikusi gailuaren eskuliburuko I/O kapitulura.
•  Zehaztapen elektrikoetarako, ikusi gailuaren fitxa teknikoa edo DC eta etengailuen ezaugarrien dokumentua.

Lotutako informazioa

•  Intel Stratix 10 pin-out Files
•  Stratix V Pin-out Files
• Stratix IV Pin-Out Files
•  Stratix III gailuaren pin-out Files
•  Intel Arria 10 gailuaren pin-out Files
•  Arria V Gailuaren Pin-Out Files
•  Arria II GX Gailuaren Pin-Out Files
• Intel Cyclone 10 GX gailuaren pin-out Files
• Intel Cyclone 10 LP gailuaren pin-out Files
• Cyclone V gailuaren pin-out Files
•  Cyclone IV gailuaren pin-out Files
• Cyclone III Gailuaren pin-out Files
• Intel MAX 10 gailuaren pin-out Files
• Intel Stratix 10 erabilera orokorreko I/O erabiltzailearen gida
•  I/O ezaugarriak Stratix V gailuetan
•  I/O ezaugarriak Stratix IV gailuan
•  Stratix III Gailuaren I/O Ezaugarriak
• I/O ezaugarriak Stratix V gailuetan
•  I/O ezaugarriak Stratix IV gailuan
•  Stratix III Gailuaren I/O Ezaugarriak
•  I/O eta Abiadura Handiko I/O Intel Arria 10 gailuetan
•  I/O Ezaugarriak Arria V gailuetan
• I/O Ezaugarriak Arria II gailuetan
•  I/O eta Abiadura Handiko I/O Intel Cyclone 10 GX gailuetan
•  I/O eta Abiadura Handiko I/O Intel Cyclone 10 LP gailuetan
• I/O ezaugarriak Cyclone V gailuetan
• I/O ezaugarriak Cyclone IV gailuetan
•  I/O Ezaugarriak Cyclone III Gailu Familian
• Intel MAX 10 erabilera orokorreko I/O erabiltzailearen gida
•  Intel Stratix 10 gailuaren fitxa teknikoa
• Stratix V gailuaren fitxa teknikoa
•  Stratix IV gailuetarako DC eta Switching Ezaugarriak
•  Stratix III Gailuaren Fitxa: DC eta Switching Ezaugarriak
•  Intel Arria 10 gailuaren fitxa teknikoa
•  Arria V gailuaren fitxa teknikoa
• Arria II gailuetarako gailuen fitxa teknikoa
• Intel Cyclone 10 GX gailuaren fitxa teknikoa
•  Intel Cyclone 10 LP gailuaren fitxa teknikoa
•  Cyclone V gailuaren fitxa teknikoa
•  Cyclone IV gailuaren fitxa teknikoa
• Cyclone III gailuaren fitxa teknikoa
• Intel MAX 10 gailuaren fitxa teknikoa

BLVDS Energia Kontsumoa

• Zure diseinua gailuan ezarri aurretik, erabili Excel-en oinarritutako EPEa erabiltzen duzun gailu bateragarrirako, BLVDS I/O energia-kontsumoaren zenbatespena lortzeko.
•  Sarrerako eta bi norabideko pinetarako, BLVDS sarrerako buffer-a gaituta dago beti. BLVDS sarrerako buffer-ak energia kontsumitzen du autobusean aldatzeko jarduera badago (adibidezample, beste transceptor batzuk datuak bidaltzen eta jasotzen ari dira, baina Cyclone III gailua ez da aurreikusitako hartzailea).
•  BLVDS sarrera-buffer gisa erabiltzen baduzu multidrop-en edo bi norabideko buffer gisa puntu anitzeko aplikazioetan, Intel-ek gomendatzen du autobuseko jarduera guztiak barne hartzen dituen txandakatze-tasa bat sartzea, ez soilik Intel gailuaren BLVDS sarrera-bufferra zuzendutako jarduerak.

ExampBLVDS I/O Datu Sarrera EPEn
Irudi honek Cyclone III EPE-n BLVDS I/O sarrera erakusten du. Onartutako beste Intel gailu batzuen EPEan aukeratzeko I/O estandarrak ikusteko, ikusi erlazionatutako informazioa.Intel Quartus Prime Power Analyzer tresna erabiltzea gomendatzen du Intel-ek, zure diseinua amaitu ondoren, BLVDS I/O potentzia-analisi zehatza egiteko. Power Analyzer Tool-ek potentzia kalkulatzen du diseinuaren berezitasunetan oinarrituta, lekua eta ibilbidea amaitu ondoren. Power Analyzer Tool-ek erabiltzaileak sartutako, simulaziotik eratorritako eta kalkulatutako seinale-jardueren konbinazioa aplikatzen du, zirkuitu eredu zehatzekin konbinatuta, potentzia estimazio oso zehatzak ematen dituena.
Lotutako informazioa

• Potentziaren analisiaren kapitulua, Intel Quartus Prime Pro Edition eskuliburua
  Intel Quartus Prime Pro Edition Power Analyzer tresnari buruzko informazio gehiago eskaintzen du Intel Stratix 10, Intel Arria 10 eta Intel Cyclone 10 GX gailu familiei.
• Power Analysis kapitulua, Intel Quartus Prime Standard Edition eskuliburua
  Intel Quartus Prime Standard Edition Power Analyzer tresnari buruzko informazio gehiago eskaintzen du Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III eta Intel. MAX 10 gailu familia.
• Lehen Potentzia Estimatzaileak (EPE) eta Potentzia Analyzer orria
  EPE eta Intel Quartus Prime Power Analyzer tresnari buruzko informazio gehiago eskaintzen du.
• Onartutako Intel FPGA gailu familietan Bus LVDS interfazea ezartzea 3. orrialdean
  EPEn hautatu beharreko I/O estandarrak zerrendatzen ditu BLVDS energia-kontsumoa kalkulatzeko.

BLVDS Diseinua Adibample
Diseinua adibidezample-ek erakusten dizu nola instantziatu BLVDS I/O buffera onartzen diren gailuetan helburu orokorreko I/O (GPIO) IP nukleoekin Intel Quartus Prime softwarean.

•  Intel Stratix 10, Intel Arria 10 eta Intel Cyclone 10 GX gailuek GPIO Intel FPGA IP nukleoa erabiltzen dute.
•  Intel MAX 10 gailuak: erabili GPIO Lite Intel FPGA IP nukleoa.
•  Onartutako gainerako gailu guztiak: erabili ALTIOBUF IP nukleoa.

Diseinua deskargatu dezakezu adibidezamperlazionatutako informazioko estekatik le. BLVDS I/O buffer instantziarako, Intel-ek elementu hauek gomendatzen ditu:

•  Inplementatu GPIO IP nukleoa norabide biko moduan modu diferentziala aktibatuta dagoela.
•  Esleitu I/O estandarra noranzko biko pinei:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III eta Intel MAX 10 gailuak.
•  SSTL-2 diferentziala I edo II Klasea—Stratix V, Stratix IV, Stratix III, Arria V, Arria II eta Cyclone V gailuak.
• SSTL-18 diferentziala I edo II klasea: Intel Stratix 10, Intel Arria 10 eta Intel Cyclone 10 GX gailuak.

Sarrerako edo Irteerako Bufferen Eragiketa Idazketa eta Irakurketa Eragiketetan

• Oe atakak gailuaren nukleotik oe seinalea jasotzen du amaiera bakarreko irteera-buffer-ak gaitzeko edo desgaitzeko.
•  Mantendu oe seinalea baxua irakurtzeko eragiketa garaian irteera-buffer-ak hiru adierazteko.
•  AND atearen funtzioa transmititutako seinalea gailuaren nukleora itzultzea geldiaraztea da. Sarrerako buffer diferentziala gaituta dago beti.

Lotutako informazioa

•  I/O Buffer (ALTIOBUF) IP Core Erabiltzailearen Gida
•  GPIO IP Core Erabiltzailearen Gida
•  Intel MAX 10 I/O inplementatzeko gidak
• Intel FPGA IP nukleoen hastapena
• Diseinua AdibampAN 522rako

Intel Quartus Prime diseinua eskaintzen du adibidezampAplikazio-ohar honetan erabiltzen diren fitxategiak.
Diseinua Adibample Intel Stratix 10 gailuetarako jarraibideak
Urrats hauek Intel Stratix 10 gailuetarako soilik aplikagarriak dira. Ziurtatu GPIO Intel FPGA IP nukleoa erabiltzen duzula.

1. Sortu GPIO Intel FPGA IP nukleo bat, noranzko biko sarrera eta irteerako buffer bat onartzen duena:
   • a. Instantziatu GPIO Intel FPGA IP nukleoa.
   • b. Datuen norabidean, hautatu Bidir.
   • c. Datuen zabalera atalean, idatzi 1.
   • d. Aktibatu Erabili buffer diferentziala.
   • e. Erregistratu moduan, hautatu bat ere ez.
2. Konektatu moduluak eta sarrera eta irteera atakak hurrengo irudian erakusten den moduan:
   Sarrera eta Irteerako Portuak Konexioa AdibampIntel Stratix 10 gailuetarako le
3. Esleipen-editorean, esleitu dagokion I/O estandarra hurrengo irudian erakusten den moduan. Uneko indarra eta slew-tasa aukerak ere ezar ditzakezu. Bestela, Intel Quartus Prime softwareak ezarpen lehenetsiak hartzen ditu.
   BLVDS I/O esleipena Intel Quartus Prime Assignment Editor-en Intel Stratix 10 gailuetarako
4. Konpilatu eta egin simulazio funtzionala ModelSim* – Intel FPGA Edition softwarearekin.

Lotutako informazioa

• ModelSim - Intel FPGA Edition Software euskarria
  ModelSim - Intel FPGA Edition softwareari buruzko informazio gehiago eskaintzen du eta hainbat esteka ditu gaietarako, hala nola instalazioa, erabilera eta arazoak konpontzeko.
• Intel FPGA gailuetan BLVDS Interfazearen I/O estandarrak 7. orrialdean
  BLVDS aplikazioetarako onartzen diren Intel FPGA gailuetan eskuz esleitu ditzakezun pin eta I/O estandarrak zerrendatzen ditu.
• Diseinua AdibampAN 522rako
  Intel Quartus Prime diseinua eskaintzen du adibidezampAplikazio-ohar honetan erabiltzen diren fitxategiak.

Diseinua AdibampIntel Arria 10 gailuetarako jarraibideak
Urrats hauek Intel Arria 10 gailuetarako aplikagarriak dira Intel Quartus Prime Standard Edition soilik erabiltzen dutenak. Ziurtatu GPIO Intel FPGA IP nukleoa erabiltzen duzula.

1. Ireki StratixV_blvds.qar file Stratix V diseinua inportatzeko adibidezample Intel Quartus Prime Standard Edition softwarera.
2. Migratu diseinua adibidezample GPIO Intel FPGA IP nukleoa erabiltzeko:
   • a. Menuan, hautatu Proiektua ➤ Berritu IP osagaiak.
   • b. Egin klik bikoitza "ALIOBUF" entitatean.
     MegaWizard Plug-In Manager leihoa agertzen da ALTIOBUF IP nukleorako.
   • c. Desaktibatu Match proiektua/lehenetsia.
   • d. Une honetan hautatutako gailuen familian, hautatu Arria 10.
   • e. Sakatu Amaitu eta sakatu Amaitu berriro.
   • f. Agertzen den elkarrizketa-koadroan, egin klik Ados.
     Intel Quartus Prime Pro Edition softwareak migrazio-prozesua egiten du eta, ondoren, GPIO IP parametro editorea bistaratzen du.
3. Konfiguratu GPIO Intel FPGA IP nukleoa bi norabideko sarrera eta irteerako buffer bat onartzeko:
   • a. Datuen norabidean, hautatu Bidir.
   • b. Datuen zabalera atalean, idatzi 1.
   • c. Aktibatu Erabili buffer diferentziala.
   • d. Egin klik Amaitu eta sortu IP nukleoa.
4. Konektatu moduluak eta sarrera eta irteera atakak hurrengo irudian erakusten den moduan:
   Sarrera eta Irteerako Portuak Konexioa AdibampIntel Arria 10 gailuetarako le
5. Esleipen-editorean, esleitu dagokion I/O estandarra hurrengo irudian erakusten den moduan. Uneko indarra eta slew-tasa aukerak ere ezar ditzakezu. Bestela, Intel Quartus Prime Standard Edition softwareak Intel Arria 10 gailuen ezarpen lehenetsiak hartzen ditu: SSTL-18 Diferentziala Class I edo Class II I/O estandarra.
   BLVDS I/O esleipena Intel Quartus Prime Assignment Editor-en Intel Arria 10 gailuetarakoOharra:
   Intel Arria 10 gailuetarako, eskuz esleitu ditzakezu LVDS pinentzako p eta n pin kokapenak Esleipen Editorearekin.
6. Konpilatu eta egin simulazio funtzionala ModelSim – Intel FPGA Edition softwarearekin.

Lotutako informazioa

• ModelSim - Intel FPGA Edition Software euskarria
  ModelSim - Intel FPGA Edition softwareari buruzko informazio gehiago eskaintzen du eta hainbat esteka ditu gaietarako, hala nola instalazioa, erabilera eta arazoak konpontzeko.
• Intel FPGA gailuetan BLVDS Interfazearen I/O estandarrak 7. orrialdean
  BLVDS aplikazioetarako onartzen diren Intel FPGA gailuetan eskuz esleitu ditzakezun pin eta I/O estandarrak zerrendatzen ditu.
• Diseinua AdibampAN 522rako
  Intel Quartus Prime diseinua eskaintzen du adibidezampAplikazio-ohar honetan erabiltzen diren fitxategiak.

Diseinua AdibampIntel MAX 10 gailuetarako jarraibideak
Urrats hauek Intel MAX 10 gailuetarako soilik aplikagarriak dira. Ziurtatu GPIO Lite Intel FPGA IP nukleoa erabiltzen duzula.

1. Sortu GPIO Lite Intel FPGA IP nukleo bat, bi norabideko sarrera eta irteerako buffer bat onartzen duena:
   • a. Instantziatu GPIO Lite Intel FPGA IP nukleoa.
   • b. Datuen norabidean, hautatu Bidir.
   • c. Datuen zabalera atalean, idatzi 1.
   • d. Aktibatu Erabili buffer sasi diferentziala.
   • e. Erregistratu moduan, hautatu Saihestu.
2. Konektatu moduluak eta sarrera eta irteera atakak hurrengo irudian erakusten den moduan:
    Sarrera eta Irteerako Portuak Konexioa AdibampIntel MAX 10 gailuetarako le
3. Esleipen-editorean, esleitu dagokion I/O estandarra hurrengo irudian erakusten den moduan. Uneko indarra eta slew-tasa aukerak ere ezar ditzakezu. Bestela, Intel Quartus Prime softwareak ezarpen lehenetsiak hartzen ditu.
   BLVDS I/O esleipena Intel Quartus Prime Assignment Editor-en Intel MAX 10 gailuetarako
4. Konpilatu eta egin simulazio funtzionala ModelSim – Intel FPGA Edition softwarearekin.

Lotutako informazioa

• ModelSim - Intel FPGA Edition Software euskarria
  ModelSim - Intel FPGA Edition softwareari buruzko informazio gehiago eskaintzen du eta hainbat esteka ditu gaietarako, hala nola instalazioa, erabilera eta arazoak konpontzeko.
• Intel FPGA gailuetan BLVDS Interfazearen I/O estandarrak 7. orrialdean
  BLVDS aplikazioetarako onartzen diren Intel FPGA gailuetan eskuz esleitu ditzakezun pin eta I/O estandarrak zerrendatzen ditu.
• Diseinua AdibampAN 522rako
  Intel Quartus Prime diseinua eskaintzen du adibidezampAplikazio-ohar honetan erabiltzen diren fitxategiak.

Diseinua AdibampOnartutako gailu guztientzako jarraibideak Intel Arria 10, Intel Cyclone 10 GX eta Intel MAX 10 izan ezik

Urrats hauek onartzen diren gailu guztietan aplikagarriak dira, Intel Arria 10, Intel Cyclone 10 GX eta Intel MAX 10 izan ezik. Ziurtatu ALTIOBUF IP nukleoa erabiltzen duzula.

1.  Sortu ALTIOBUF IP nukleo bat, norabide biko sarrera eta irteerako buffer bat onar dezakeena:
   • a. Instantziatu ALTIOBUF IP nukleoa.
   • b. Konfiguratu modulua norabide biko buffer gisa.
   • c. Zein da instantziatu beharreko buffer kopurua atalean, idatzi 1.
   • d. Aktibatu Erabili modu diferentziala.
2. Konektatu moduluak eta sarrera eta irteera atakak hurrengo irudian erakusten den moduan:
    Sarrera eta Irteerako Portuak Konexioa AdibampOnartutako gailu guztietarako, Intel Arria 10, Intel Cyclone 10 GX eta Intel MAX 10 gailuetarako izan ezik
3. Esleipen-editorean, esleitu dagokion I/O estandarra hurrengo irudian erakusten den moduan zure gailuaren arabera. Uneko indarra eta slew-tasa aukerak ere ezar ditzakezu. Bestela, Intel Quartus Prime softwareak ezarpen lehenetsiak hartzen ditu.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III eta Cyclone III LS gailuak—BLVDS I/O estandarra bi norabideko p eta n pinetara, hurrengo irudian erakusten den moduan.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II eta Cyclone V gailuak — SSTL-2 Class I edo Class II I/O estandarra diferentziala.
     BLVDS I/O esleipena Intel Quartus Prime Assignment Editor-enOharra: Eskuz eslei ditzakezu p eta n pin-kokapenak onartzen diren gailu bakoitzari Esleipen-editorearekin. Eskuz esleitu ditzakezun gailu bateragarriak eta pinak ikusteko, ikusi erlazionatutako informazioa.
4. Konpilatu eta egin simulazio funtzionala ModelSim – Intel FPGA Edition softwarearekin.

ExampSimulazio Funtzionalaren Emaitzen liburua
Oe seinalea baieztatzen denean, BLVDS idazketa eragiketa moduan dago. Oe seinalea kentzen denean, BLVDS irakurtzeko eragiketa moduan dago.Oharra:
Verilog HDL erabiliz simulatzeko, blvds_tb.v testbench-a erabil dezakezu, dagokion diseinuan sartuta dagoena.ample.
Lotutako informazioa

• ModelSim - Intel FPGA Edition Software euskarria
  ModelSim - Intel FPGA Edition softwareari buruzko informazio gehiago eskaintzen du eta hainbat esteka ditu gaietarako, hala nola instalazioa, erabilera eta arazoak konpontzeko.
• Intel FPGA gailuetan BLVDS Interfazearen I/O estandarrak 7. orrialdean
  BLVDS aplikazioetarako onartzen diren Intel FPGA gailuetan eskuz esleitu ditzakezun pin eta I/O estandarrak zerrendatzen ditu.
• Diseinua AdibampAN 522rako
  Intel Quartus Prime diseinua eskaintzen du adibidezampAplikazio-ohar honetan erabiltzen diren fitxategiak.

Errendimenduaren Analisia

Puntu anitzeko BLVDS errendimenduaren analisiak autobusaren amaierak, kargak, gidariaren eta hargailuaren ezaugarriak eta gidariaren hargailuak sisteman duen kokapena erakusten du. Barneko BLVDS diseinua erabil dezakezu adibidezampPuntu anitzeko aplikazio baten errendimendua aztertzeko fitxategiak:

•  Cyclone III BLVDS diseinua adibidezample—diseinu hau adibampLe da onartzen diren Stratix, Arria eta Cyclone gailu serie guztietarako. Intel Arria 10 edo Intel Cyclone 10 GX gailuen familiarako, diseinua migratu behar duzu.amplehenik eta behin dagokion gailu-familiara, erabili aurretik.
• Intel MAX 10 BLVDS diseinua adibidezample—diseinu hau adibample-a Intel MAX 10 gailu familiarako aplikagarria da.
• Intel Stratix 10 BLVDS diseinua adibidezample—diseinu hau adibampLekua Intel Stratix 10 gailu familiarako aplikagarria da.

Oharra:
Puntu anitzeko BLVDS baten errendimenduaren analisia Cyclone III BLVDS sarrera/irteera buffer informazio zehaztapenaren (IBIS) ereduaren simulazioan oinarritzen da HyperLynx*-n.
Intel-ek gomendatzen du Intel IBIS eredu hauek erabiltzea simulaziorako:

• Stratix III, Stratix IV eta Stratix V gailuak - gailuaren berariazko SSTL-2 IBIS eredu diferentziala
• Intel Stratix 10, Intel Arria 10(2) eta Intel Cyclone 10 GX gailuak:
  •  Irteerako buffer—SSTL-18 IBIS eredu diferentziala
  • Sarrera-buffer—LVDS IBIS eredua

Lotutako informazioa

• Intel FPGA IBIS ereduaren orria
  Intel FPGA gailu modeloen deskargak eskaintzen ditu.
•  Diseinua AdibampAN 522rako
  Intel Quartus Prime diseinua eskaintzen du adibidezampAplikazio-ohar honetan erabiltzen diren fitxategiak.

Sistemaren konfigurazioa

 Multipoint BLVDS Cyclone III BLVDS Transceivers-ekin
Irudi honek puntu anitzeko topologia baten eskema erakusten du Cyclone III BLVDS transzisoreekin (U1etik U10era deituak).Autobusaren transmisio-lineak honako ezaugarri hauek dituela suposatzen da:

•  Tira lerro bat
•  50 Ω-ko inpedantzia ezaugarria
• 3.6 pF-ko kapazitate ezaugarria hazbeteko
•  10 hazbeteko luzera
• Intel Arria 10 IBIS ereduak aurretiazkoak dira eta ez daude eskuragarri Intel IBIS ereduan web orrialdea. Aurretiazko Intel Arria 10 IBIS modelo hauek behar badituzu, jarri harremanetan Intel.
• Bus inpedantzia ezaugarri diferentziala 100 Ω ingurukoa
•  Transceptor bakoitzaren arteko tartea 1 hazbetekoa
• Bi muturretan amaitzen den busa RT amaierako erresistentziarekin

• 12 mA-ko unitatearen indarra lehenetsia
• Slew-abiaduraren ezarpenak lehenespenez
• Transceptor bakoitzaren pin kapazitatea 6 pF-koa
•  BLVDS transzeiver bakoitzeko zirriborroa 1 hazbeteko mikrobanda bat da, 50 Ω-ko inpedantzia bereizgarria eta hazbeteko 3 pF-ko kapazitate ezaugarria duena.
•  Transceptor bakoitzaren konexioaren (konektorea, pad eta bidezkoa PCBan) busarekiko 2 pF-koa dela suposatzen da.
• Karga bakoitzaren kapazitate osoa 11 pF da gutxi gorabehera

1 hazbeteko karga tarterako, banatutako kapazitatea 11 pF hazbeteko berdina da. Zirriborroek eragindako isla murrizteko, eta baita irteten diren seinaleak arintzeko ere
kontrolatzaileari, 50 Ω-ko RS erresistentzia bat datorren inpedantzia bat jartzen da transceptor bakoitzaren irteeran.

Autobusaren amaiera
Erabat kargatutako busaren inpedantzia eraginkorra 52 Ω-koa da, busaren kapazitate ezaugarria eta konfigurazioaren luzera-unitateko kapazitate banatua inpedantzia diferentzial eraginkorren ekuazioan ordezkatzen badituzu. Seinalearen osotasun onena lortzeko, RT 52 Ω-rekin lotu behar duzu. Ondorengo irudiek hartzailearen sarrerako pinetan uhin diferentzialean (VID) parekatu, azpi- eta gain-terminaren ondorioak erakusten dituzte. Datu-tasa 100 Mbps da. Zifra hauetan, azpiterminazioak (RT = 25 Ω) islak eta zarata marjina nabarmen murrizten du. Zenbait kasutan, amaieran hartzailearen atalasea ere urratzen du (VTH = ±100 mV). RT 50 Ω-ra aldatzen denean, VTHarekiko zarata marjina nabarmena dago eta islapena arbuiagarria da.

Autobusaren amaieraren eragina (gidaria U1-en, hargailua U2-n)
Irudi honetan, U1-ek igorle gisa jokatzen du eta U2tik U10-era hartzaileak dira.

Autobusaren amaieraren eragina (gidaria U1-en, hargailua U10-n)
Irudi honetan, U1-ek igorle gisa jokatzen du eta U2tik U10-era hartzaileak dira.

Autobusaren amaieraren eragina (gidaria U5-en, hargailua U6-n)
Irudi honetan, U5 igorlea da eta gainerakoak hartzaileak.

Autobusaren amaieraren eragina (gidaria U5-en, hargailua U10-n)
Irudi honetan, U5 igorlea da eta gainerakoak hartzaileak.Gidariaren eta hargailuaren posizio erlatiboak autobusean ere eragina du jasotako seinalearen kalitatean. Gidariarengandik hurbilen dagoen hargailuak transmisio-lerroaren efekturik txarrena jasaten du, kokapen honetan ertz-tasa azkarrena delako. Hau okerrera egiten da gidaria autobusaren erdian dagoenean.
Adibidezample, alderatu 16. orrialdeko 20. irudia eta 18. orrialdeko 21. irudia. U6 hargailuko VID-ak (U5eko gidaria) U2 hargailuko (gidaria U1eko) baino dei handiagoa erakusten du. Bestalde, ertz-tasa moteldu egiten da hargailua gidaritik urrunago dagoenean. Erregistratutako igoera-denbora handiena 1.14 ns da, gidaria autobusaren mutur batean kokatuta (U1) eta hargailua beste muturrean (U10).

Zurtoinaren luzera
Luzera luzeagoak gidariarengandik hartzailerako hegaldi-denbora handitzeaz gain, karga-kapazitate handiagoa ere eragiten du, eta horrek isla handiagoa eragiten du.

Stub-en luzera handitzearen eragina (gidaria U1ean, hargailua U10ean)
Zifra honek VID alderatzen du U10ean, zirriborroaren luzera hazbete batetik bi hazbetera handitzen denean eta gidaria U1ean dagoenean.

Stub amaiera
Gidariaren inpedantzia inpedantzia bereziarekin lotu behar duzu. Gidariaren irteeran serie amaierako RS erresistentzia bat jartzeak asko murrizten du transmisio-lerroaren efektu kaltegarria ertz luzeek eta ertz-tasa bizkorrek eragindakoa. Horrez gain, RS alda daiteke VID arintzeko, hartzailearen zehaztapena betetzeko.

Stub amaieraren eragina (gidaria U1-en, hargailua U2 eta U10-n)
Zifra honek U2 eta U10eko VID alderatzen ditu U1 transmititzen ari denean.

Gidariaren Slew Tasa
Slew-tasa azkarrak igoera denbora hobetzen laguntzen du, batez ere gidariarengandik urrunen dagoen hargailuan. Hala ere, slew-abiadura azkarragoak dei dei-hotsa ere handitzen du islaren ondorioz.

Gidariaren Edge-tasaren eragina (Gidaria U1-en, Hargailua U2 eta U10-n)
Irudi honek gidariaren slew rate efektua erakusten du. 12 mA-ko disko-indarra duen slew-abiadura motela eta azkarraren arteko konparazioa egiten da. Gidaria U1ean dago eta U2 eta U10eko uhin diferentzialak aztertzen dira.

Sistemaren errendimendu orokorra

Puntu anitzeko BLVDS batek onartzen duen datu-tasarik handiena kontrolatzailetik urrunen dagoen hargailuaren begi-diagramari erreparatuz zehazten da. Kokapen horretan, transmititutako seinaleak ertz-tasarik motelena du eta begien irekierari eragiten dio. Jasotako seinalearen kalitatea eta zarata-marjinaren helburua aplikazioen araberakoak diren arren, zenbat eta zabalagoa izan begia, orduan eta hobeto. Dena den, gidariarengandik hurbilen dagoen hargailua ere egiaztatu behar duzu, transmisio-lerroaren efektuak okerragoak izan ohi direlako hargailua gidaritik gertuago badago.
23. Irudia. Begiaren Diagrama 400 Mbps-n (Gidaria U1-en, Hargailua U2 eta U10-n)
Irudi honek U2 (kurba gorria) eta U10 (kurba urdina) begien diagramak erakusten ditu 400 Mbps-ko datu-tasa baterako. Simulazioan % 1eko unitate-tarte bateko ausazko jitter hartzen da. Gidaria U1-en dago lehenetsitako indarra eta slew-tasa ezarpenekin. Busa guztiz kargatuta dago RT = 50 Ω optimoarekin. Begiaren irekiera txikiena U10ean dago, hau da, U1etik urrunen dagoena. Begiaren altuera samp0.5 unitateko tartean led 692 mV eta 543 mV da U2 eta U10, hurrenez hurren. VTH = ±100 mV-ri dagokionez zarata-marjina nabarmena dago bi kasuetarako.

AN 522rako dokumentuen berrikuspen-historia: Bus LVDS interfazea inplementatzea onartzen diren Intel FPGA gailu familietan

Dokumentuak / Baliabideak

intel AN 522 Bus LVDS Interfazea Onartutako FPGA Gailu Familietan ezartzea [pdfErabiltzailearen gida AN 522 Bus LVDS Interfazea Onartutako FPGA Gailu Familietan ezartzea, AN 522, Bus LVDS Interfazea Onartutako FPGA Gailu Familietan, Interfazea Onartutako FPGA Gailu Familietan, FPGA Gailu Familietan

Erreferentziak

• Erabiltzailearen eskuliburua