इंटेल AN 522 समर्थित FPGA डिव्हाइस कुटुंबांमध्ये बस LVDS इंटरफेसची अंमलबजावणी

बस LVDS (BLVDS) LVDS पॉइंट-टू-पॉइंट कम्युनिकेशनची क्षमता मल्टीपॉइंट कॉन्फिगरेशनपर्यंत वाढवते. मल्टीपॉइंट BLVDS मल्टीपॉइंट बॅकप्लेन ऍप्लिकेशन्ससाठी एक कार्यक्षम उपाय ऑफर करते.

इंटेल FPGA उपकरणांमध्ये BLVDS अंमलबजावणी समर्थन

तुम्ही सूचीबद्ध I/O मानके वापरून या इंटेल उपकरणांमध्ये BLVDS इंटरफेस लागू करू शकता.

टीप:
या उपकरणांमधील प्रोग्राम करण्यायोग्य ड्राइव्ह सामर्थ्य आणि स्लीव्ह रेट वैशिष्ट्ये तुम्हाला तुमची मल्टीपॉइंट सिस्टम कमाल कार्यक्षमतेसाठी सानुकूलित करण्यास अनुमती देतात. समर्थित कमाल डेटा दर निर्धारित करण्यासाठी, तुमच्या विशिष्ट सिस्टम सेटअप आणि अनुप्रयोगावर आधारित सिम्युलेशन किंवा मापन करा.
BLVDS ओव्हरview पृष्ठ 4 वर
पृष्ठ 6 वर इंटेल उपकरणांमध्ये BLVDS तंत्रज्ञान
पृष्ठ 9 वर BLVDS वीज वापर
BLVDS डिझाइन उदाampपृष्ठ 10 वर le
पृष्ठ १७ वर कामगिरी विश्लेषण
AN 522 साठी दस्तऐवज पुनरावृत्ती इतिहास: पृष्ठ 25 वर समर्थित इंटेल FPGA डिव्हाइस फॅमिलीमध्ये बस LVDS इंटरफेसची अंमलबजावणी करणे
संबंधित माहिती
पृष्ठ 7 वर इंटेल FPGA उपकरणांमध्ये BLVDS इंटरफेससाठी I/O मानके

BLVDS ओव्हरview

ठराविक मल्टीपॉइंट BLVDS सिस्टीममध्ये बसला जोडलेल्या ट्रान्समीटर आणि रिसीव्हर जोड्या (ट्रान्सीव्हर्स) असतात.
मल्टीपॉइंट BLVDSआधीच्या आकृतीतील कॉन्फिगरेशन इंटरकनेक्ट घनता कमी करताना द्विदिशात्मक अर्ध-द्वैत संप्रेषण प्रदान करते. कोणताही ट्रान्सीव्हर ट्रान्समीटरची भूमिका गृहीत धरू शकतो, उर्वरित ट्रान्ससीव्हर्स रिसीव्हर म्हणून काम करतात (एकावेळी फक्त एक ट्रान्समीटर सक्रिय असू शकतो). बसमध्ये चालकाचा वाद टाळण्यासाठी प्रोटोकॉल किंवा हार्डवेअर सोल्यूशनद्वारे बस वाहतूक नियंत्रण आवश्यक असते. मल्टीपॉइंट BLVDS च्या कार्यक्षमतेवर बसमधील कॅपेसिटिव्ह लोडिंग आणि समाप्तीमुळे मोठ्या प्रमाणात परिणाम होतो.
डिझाइन विचार
एका चांगल्या मल्टीपॉइंट डिझाइनमध्ये सिग्नल अखंडता प्राप्त करण्यासाठी बसवरील कॅपेसिटिव्ह लोड आणि टर्मिनेशनचा विचार करणे आवश्यक आहे. कमी पिन कॅपेसिटन्स असलेले ट्रान्सीव्हर, कमी कॅपेसिटन्स असलेले कनेक्टर आणि स्टबची लांबी कमी ठेवून तुम्ही लोड कॅपेसिटन्स कमी करू शकता. मल्टीपॉइंट बीएलव्हीडीएस डिझाइन विचारापैकी एक म्हणजे पूर्णपणे लोड केलेल्या बसचा प्रभावी विभेदक प्रतिबाधा, ज्याला प्रभावी प्रतिबाधा म्हणून संबोधले जाते आणि बसमधून प्रसारित होणारा विलंब. इतर मल्टीपॉइंट BLVDS डिझाइन विचारांमध्ये फेल-सेफ बायसिंग, कनेक्टर प्रकार आणि पिन-आउट, PCB बस ट्रेस लेआउट आणि ड्रायव्हर एज रेट तपशील यांचा समावेश आहे.
प्रभावी प्रतिबाधा
प्रभावी प्रतिबाधा बस ट्रेस वैशिष्ट्यपूर्ण प्रतिबाधा Zo आणि बसवरील कॅपेसिटिव्ह लोडिंगवर अवलंबून असते. कनेक्टर, प्लग-इन कार्डवरील स्टब, पॅकेजिंग आणि रिसीव्हर इनपुट कॅपेसिटन्स हे सर्व कॅपेसिटिव्ह लोडिंगमध्ये योगदान देतात, ज्यामुळे बस प्रभावी प्रतिबाधा कमी होते.
समीकरण 1. प्रभावी विभेदक प्रतिबाधा समीकरण
लोड केलेल्या बस (झेफ) च्या प्रभावी विभेदक प्रतिबाधाचा अंदाज घेण्यासाठी हे समीकरण वापरा.कुठे:

• Zdiff (Ω) ≈ 2 × Zo = बसचा विभेदक वैशिष्ट्यपूर्ण प्रतिबाधा
•  सह (pF/इंच) = बसच्या प्रति युनिट लांबीची वैशिष्ट्यपूर्ण क्षमता
• CL (pF) = प्रत्येक लोडची कॅपेसिटन्स
•  N = बसवरील भारांची संख्या
•  H (इंच) = d × N = बसची एकूण लांबी
•  d (इंच) = प्रत्येक प्लग-इन कार्डमधील अंतर
•  सीडी (पीएफ/इंच) = सीएल/डी = बसमध्ये प्रति युनिट लांबी वितरित कॅपेसिटन्स

लोड कॅपेसिटन्समध्ये वाढ किंवा प्लग-इन कार्ड्समधील जवळचे अंतर प्रभावी प्रतिबाधा कमी करते. सिस्टम कार्यप्रदर्शन ऑप्टिमाइझ करण्यासाठी, कमी कॅपेसिटन्स ट्रान्सीव्हर आणि कनेक्टर निवडणे महत्वाचे आहे. कनेक्टर आणि ट्रान्सीव्हर I/O पिन दरम्यान प्रत्येक रिसीव्हर स्टबची लांबी शक्य तितकी लहान ठेवा.
सामान्यीकृत प्रभावी प्रतिबाधा विरुद्ध Cd/Co
ही आकृती सामान्यीकृत प्रभावी प्रतिबाधावर वितरित कॅपेसिटन्सचे परिणाम दर्शवते.बसच्या प्रत्येक टोकाला टर्मिनेशन आवश्यक आहे, तर डेटा दोन्ही दिशांनी वाहतो. बसमधील रिफ्लेक्शन आणि रिंगिंग कमी करण्यासाठी, तुम्ही टर्मिनेशन रेझिस्टरला प्रभावी प्रतिबाधाशी जुळले पाहिजे. Cd/Co = 3 असलेल्या प्रणालीसाठी, प्रभावी प्रतिबाधा Zdiff च्या 0.5 पट आहे. बसमध्ये दुहेरी टर्मिनेशनसह, ड्रायव्हरला झेडिफच्या 0.25 पट इतका भार दिसतो; आणि अशा प्रकारे रिसीव्हर इनपुटमध्ये सिग्नल स्विंग आणि डिफरेंशियल नॉइज मार्जिन कमी करते (जर मानक LVDS ड्रायव्हर वापरला असेल). BLVDS ड्रायव्हर समान व्हॉल्यूम प्राप्त करण्यासाठी ड्राइव्ह करंट वाढवून या समस्येचे निराकरण करतोtage रिसीव्हर इनपुटवर स्विंग करा.
प्रसार विलंब
प्रसार विलंब (tPD = Zo × Co) प्रति युनिट लांबी ट्रान्समिशन लाइनद्वारे वेळ विलंब आहे. हे वैशिष्ट्यपूर्ण प्रतिबाधा आणि वैशिष्ट्यांवर अवलंबून असते
बसची क्षमता.
प्रभावी प्रसार विलंब
लोड केलेल्या बससाठी, तुम्ही या समीकरणासह प्रभावी प्रसार विलंबाची गणना करू शकता. ड्रायव्हर A आणि रिसीव्हर B मधील tPDEFF × रेषेची लांबी म्हणून ड्रायव्हर A पासून रिसीव्हर B पर्यंत सिग्नल प्रसारित होण्यासाठी तुम्ही वेळ मोजू शकता.

इंटेल उपकरणांमध्ये BLVDS तंत्रज्ञान

समर्थित इंटेल उपकरणांमध्ये, BLVDS इंटरफेस कोणत्याही पंक्ती किंवा स्तंभ I/ बँकांमध्ये समर्थित आहे जे 1.8 V च्या VCCIO (Intel Arria 10 आणि Intel Cyclone 10 GX डिव्हाइसेस) किंवा 2.5 V (इतर समर्थित डिव्हाइसेस) द्वारे समर्थित आहेत. या I/O बँकांमध्ये, इंटरफेस डिफरेंशियल I/O पिनवर समर्थित आहे परंतु समर्पित घड्याळ इनपुट किंवा क्लॉक आउटपुट पिनवर नाही. तथापि, Intel Arria 10 आणि Intel Cyclone 10 GX उपकरणांमध्ये, BLVDS इंटरफेस समर्पित घड्याळ पिनवर समर्थित आहे जे सामान्य I/Os म्हणून वापरले जातात.

•  BLVDS ट्रान्समीटर दोन सिंगल-एंडेड आउटपुट बफर वापरतो ज्यात दुसरा आउटपुट बफर इनव्हर्टेड म्हणून प्रोग्राम केलेला असतो.
•  BLVDS रिसीव्हर समर्पित LVDS इनपुट बफर वापरतो.

समर्थित उपकरणांमध्ये BLVDS I/O बफरअनुप्रयोग प्रकारावर अवलंबून भिन्न इनपुट किंवा आउटपुट बफर वापरा:

• मल्टीड्रॉप ऍप्लिकेशन-डिव्हाइस ड्रायव्हर किंवा रिसीव्हर ऑपरेशनसाठी आहे की नाही यावर अवलंबून इनपुट किंवा आउटपुट बफर वापरा.
• मल्टीपॉइंट ऍप्लिकेशन-आउटपुट बफर आणि इनपुट बफर समान I/O पिन शेअर करतात. LVDS आउटपुट बफर सिग्नल पाठवत नसताना ट्राय-स्टेट करण्यासाठी तुम्हाला आउटपुट सक्षम (oe) सिग्नल आवश्यक आहे.
•  आउटपुट बफरसाठी ऑन-चिप सीरीज टर्मिनेशन (RS OCT) सक्षम करू नका.
• प्लग-इन कार्डवरील स्टबला प्रतिबाधा जुळण्यासाठी आउटपुट बफरवर बाह्य प्रतिरोधकांचा वापर करा.
• डिफरेंशियल इनपुट बफरसाठी ऑन-चिप डिफरेंशियल टर्मिनेशन (RD OCT) सक्षम करू नका कारण बस टर्मिनेशन सहसा बसच्या दोन्ही टोकांना बाह्य टर्मिनेशन प्रतिरोधक वापरून लागू केले जाते.

इंटेल FPGA उपकरणांमध्ये BLVDS इंटरफेससाठी I/O मानके
तुम्ही BLVDS इंटरफेस लागू करू शकता संबंधित I/O मानके आणि सपोर्टेड इंटेल उपकरणांसाठी सध्याची ताकद आवश्यकता वापरून.
सपोर्टेड इंटेल उपकरणांमध्ये BLVDS इंटरफेससाठी I/O मानक आणि वैशिष्ट्ये समर्थन

1.  DIFFIO_TX पिन खर्‍या LVDS डिफरेंशियल रिसीव्हर्सना समर्थन देत नाही.

अधिक माहितीसाठी, संबंधित माहिती विभागात सूचीबद्ध केल्याप्रमाणे संबंधित उपकरण दस्तऐवजीकरण पहा:

• पिन असाइनमेंट माहितीसाठी, डिव्हाइस पिन-आउट पहा files.
• I/O मानक वैशिष्ट्यांसाठी, डिव्हाइस हँडबुक I/O धडा पहा.
•  इलेक्ट्रिकल वैशिष्ट्यांसाठी, डिव्हाइस डेटाशीट किंवा DC आणि स्विचिंग वैशिष्ट्ये दस्तऐवज पहा.

संबंधित माहिती

•  इंटेल स्ट्रॅटिक्स 10 पिन-आउट Files
•  Stratix V पिन-आउट Files
• स्ट्रॅटिक्स IV पिन-आउट Files
•  स्ट्रॅटिक्स III डिव्हाइस पिन-आउट Files
•  इंटेल एरिया 10 डिव्हाइस पिन-आउट Files
•  Arria V डिव्हाइस पिन-आउट Files
•  Arria II GX डिव्हाइस पिन-आउट Files
• इंटेल चक्रीवादळ 10 GX डिव्हाइस पिन-आउट Files
• इंटेल चक्रीवादळ 10 LP डिव्हाइस पिन-आउट Files
• चक्रीवादळ V डिव्हाइस पिन-आउट Files
•  चक्रीवादळ IV डिव्हाइस पिन-आउट Files
• चक्रीवादळ III डिव्हाइस पिन-आउट Files
• इंटेल MAX 10 डिव्हाइस पिन-आउट Files
• इंटेल स्ट्रॅटिक्स 10 सामान्य उद्देश I/O वापरकर्ता मार्गदर्शक
•  Stratix V उपकरणांमध्ये I/O वैशिष्ट्ये
•  स्ट्रॅटिक्स IV डिव्हाइसमधील I/O वैशिष्ट्ये
•  स्ट्रॅटिक्स III डिव्हाइस I/O वैशिष्ट्ये
• Stratix V उपकरणांमध्ये I/O वैशिष्ट्ये
•  स्ट्रॅटिक्स IV डिव्हाइसमधील I/O वैशिष्ट्ये
•  स्ट्रॅटिक्स III डिव्हाइस I/O वैशिष्ट्ये
•  Intel Arria 10 उपकरणांमध्ये I/O आणि हाय स्पीड I/O
•  Arria V उपकरणांमध्ये I/O वैशिष्ट्ये
• Arria II उपकरणांमध्ये I/O वैशिष्ट्ये
•  Intel Cyclone 10 GX डिव्हाइसेसमध्ये I/O आणि हाय स्पीड I/O
•  Intel Cyclone 10 LP उपकरणांमध्ये I/O आणि हाय स्पीड I/O
• चक्रीवादळ V उपकरणांमध्ये I/O वैशिष्ट्ये
• चक्रीवादळ IV उपकरणांमध्ये I/O वैशिष्ट्ये
•  चक्रीवादळ III डिव्हाइस कुटुंबातील I/O वैशिष्ट्ये
• Intel MAX 10 सामान्य उद्देश I/O वापरकर्ता मार्गदर्शक
•  इंटेल स्ट्रॅटिक्स 10 डिव्हाइस डेटाशीट
• Stratix V डिव्हाइस डेटाशीट
•  स्ट्रॅटिक्स IV उपकरणांसाठी डीसी आणि स्विचिंग वैशिष्ट्ये
•  स्ट्रॅटिक्स III डिव्हाइस डेटाशीट: डीसी आणि स्विचिंग वैशिष्ट्ये
•  इंटेल एरिया 10 डिव्हाइस डेटाशीट
•  Arria V डिव्हाइस डेटाशीट
• Arria II डिव्हाइसेससाठी डिव्हाइस डेटाशीट
• इंटेल चक्रीवादळ 10 GX डिव्हाइस डेटाशीट
•  इंटेल चक्रीवादळ 10 LP डिव्हाइस डेटाशीट
•  चक्रीवादळ V डिव्हाइस डेटाशीट
•  चक्रीवादळ IV डिव्हाइस डेटाशीट
• चक्रीवादळ III डिव्हाइस डेटाशीट
• इंटेल MAX 10 डिव्हाइस डेटाशीट

BLVDS वीज वापर

• डिव्हाइसमध्ये तुमचे डिझाइन अंमलात आणण्यापूर्वी, तुम्ही BLVDS I/O वीज वापराचे अंदाजे परिमाण मिळवण्यासाठी वापरत असलेल्या सपोर्ट डिव्हाइससाठी एक्सेल-आधारित EPE वापरा.
•  इनपुट आणि द्विदिश पिनसाठी, BLVDS इनपुट बफर नेहमी सक्षम असतो. बसमध्ये स्विचिंग क्रियाकलाप असल्यास BLVDS इनपुट बफर उर्जा वापरतो (उदा.ample, इतर ट्रान्ससीव्हर्स डेटा पाठवत आहेत आणि प्राप्त करत आहेत, परंतु चक्रीवादळ III डिव्हाइस इच्छित प्राप्तकर्ता नाही).
•  तुम्ही मल्टीड्रॉपमध्ये इनपुट बफर म्हणून किंवा मल्टीपॉइंट अॅप्लिकेशन्समध्ये द्विदिशात्मक बफर म्हणून BLVDS वापरत असल्यास, Intel एक टॉगल दर प्रविष्ट करण्याची शिफारस करते ज्यामध्ये बसमधील सर्व क्रियाकलाप समाविष्ट आहेत, केवळ इंटेल डिव्हाइस BLVDS इनपुट बफरसाठी हेतू असलेल्या क्रियाकलापांचा समावेश नाही.

ExampEPE मध्ये BLVDS I/O डेटा एंट्री
ही आकृती चक्रीवादळ III EPE मध्ये BLVDS I/O ची नोंद दर्शवते. इतर समर्थित इंटेल उपकरणांच्या EPE मध्ये निवडण्यासाठी I/O मानकांसाठी, संबंधित माहितीचा संदर्भ घ्या.इंटेल शिफारस करते की तुम्ही तुमची रचना पूर्ण केल्यानंतर अचूक BLVDS I/O पॉवर विश्लेषण करण्यासाठी Intel Quartus Prime Power Analyzer टूल वापरा. पॉवर अॅनालायझर टूल ठिकाण-आणि-मार्ग पूर्ण झाल्यानंतर डिझाइनच्या वैशिष्ट्यांवर आधारित शक्तीचा अंदाज लावते. पॉवर अॅनालायझर टूल वापरकर्त्याने प्रविष्ट केलेले, सिम्युलेशन-व्युत्पन्न आणि अंदाजित सिग्नल क्रियाकलापांचे संयोजन लागू करते जे तपशीलवार सर्किट मॉडेल्ससह एकत्रितपणे, अगदी अचूक उर्जा अंदाज देते.
संबंधित माहिती

• पॉवर अॅनालिसिस चॅप्टर, इंटेल क्वार्टस प्राइम प्रो एडिशन हँडबुक
  Intel Stratix 10, Intel Arria 10, आणि Intel Cyclone 10 GX उपकरण कुटुंबांसाठी इंटेल क्वार्टस प्राइम प्रो एडिशन पॉवर अॅनालायझर टूलबद्दल अधिक माहिती प्रदान करते.
• पॉवर अॅनालिसिस धडा, इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन हँडबुक
  Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, आणि Intel साठी इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन पॉवर अॅनालायझर टूलबद्दल अधिक माहिती प्रदान करते. MAX 10 डिव्हाइस कुटुंबे.
• अर्ली पॉवर एस्टिमेटर्स (ईपीई) आणि पॉवर विश्लेषक पृष्ठ
  EPE आणि Intel Quartus Prime Power Analyzer टूल बद्दल अधिक माहिती देते.
• पृष्ठ 3 वर समर्थित इंटेल FPGA डिव्हाइस कुटुंबांमध्ये बस LVDS इंटरफेसची अंमलबजावणी करणे
  BLVDS वीज वापराचा अंदाज घेण्यासाठी EPE मध्ये निवडण्यासाठी I/O मानकांची यादी करते.

BLVDS डिझाइन उदाample
डिझाइन माजीample तुम्हाला इंटेल क्वार्टस प्राइम सॉफ्टवेअरमधील संबंधित सामान्य उद्देश I/O (GPIO) IP कोरसह समर्थित उपकरणांमध्ये BLVDS I/O बफर कसे इन्स्टंट करायचे ते दाखवते.

•  Intel Stratix 10, Intel Arria 10, आणि Intel Cyclone 10 GX डिव्हाइसेस—GPIO Intel FPGA IP कोर वापरतात.
•  Intel MAX 10 उपकरणे—GPIO Lite Intel FPGA IP कोर वापरा.
•  इतर सर्व समर्थित डिव्हाइसेस — ALTIOBUF IP कोर वापरा.

आपण डिझाइन माजी डाउनलोड करू शकताample संबंधित माहितीमधील दुव्यावरून. BLVDS I/O बफर उदाहरणासाठी, इंटेल खालील आयटमची शिफारस करते:

•  डिफरेंशियल मोड चालू करून द्विदिशात्मक मोडमध्ये GPIO IP कोर लागू करा.
•  द्विदिश पिनला I/O मानक नियुक्त करा:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, आणि Intel MAX 10 उपकरणे.
•  विभेदक SSTL-2 वर्ग I किंवा वर्ग II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II, आणि Cyclone V साधने.
• विभेदक SSTL-18 वर्ग I किंवा वर्ग II—Intel Stratix 10, Intel Arria 10, आणि Intel Cyclone 10 GX उपकरणे.

लेखन आणि वाचन ऑपरेशन दरम्यान इनपुट किंवा आउटपुट बफर ऑपरेशन

• oe पोर्ट सिंगल-एंडेड आउटपुट बफर सक्षम किंवा अक्षम करण्यासाठी डिव्हाइस कोरमधून oe सिग्नल प्राप्त करतो.
•  रीड ऑपरेशन दरम्यान आउटपुट बफर्सला ट्राय-स्टेट करण्यासाठी oe सिग्नल कमी ठेवा.
•  AND गेटचे कार्य म्हणजे प्रसारित सिग्नलला डिव्हाइस कोरमध्ये जाण्यापासून थांबवणे. विभेदक इनपुट बफर नेहमी सक्षम असतो.

संबंधित माहिती

•  I/O बफर (ALTIOBUF) IP कोर वापरकर्ता मार्गदर्शक
•  GPIO IP कोर वापरकर्ता मार्गदर्शक
•  Intel MAX 10 I/O अंमलबजावणी मार्गदर्शक
• इंटेल एफपीजीए आयपी कोरचा परिचय
• डिझाईन माजीampAN 522 साठी les

इंटेल क्वार्टस प्राइम डिझाइन एक्स प्रदान करतेampया ऍप्लिकेशन नोटमध्ये वापरलेले les.
डिझाईन माजीampइंटेल स्ट्रॅटिक्स 10 उपकरणांसाठी मार्गदर्शक तत्त्वे
या पायऱ्या केवळ Intel Stratix 10 डिव्हाइसेसना लागू आहेत. तुम्ही GPIO Intel FPGA IP कोर वापरत असल्याची खात्री करा.

1. द्विदिशात्मक इनपुट आणि आउटपुट बफरला समर्थन देणारा GPIO Intel FPGA IP कोर तयार करा:
   • a GPIO Intel FPGA IP कोर इन्स्टंट करा.
   • b डेटा डायरेक्शनमध्ये, बिडीर निवडा.
   • c डेटा रुंदीमध्ये, 1 प्रविष्ट करा.
   • d विभेदक बफर वापरा चालू करा.
   • e नोंदणी मोडमध्ये, काहीही निवडा.
2. खालील चित्रात दाखवल्याप्रमाणे मॉड्यूल्स आणि इनपुट आणि आउटपुट पोर्ट कनेक्ट करा:
   इनपुट आणि आउटपुट पोर्ट्स कनेक्शन उदाampइंटेल स्ट्रॅटिक्स 10 उपकरणांसाठी le
3. असाइनमेंट एडिटरमध्ये, खालील चित्रात दाखवल्याप्रमाणे संबंधित I/O मानक नियुक्त करा. तुम्ही सध्याचे सामर्थ्य आणि अनेक दर पर्याय देखील सेट करू शकता. अन्यथा, इंटेल क्वार्टस प्राइम सॉफ्टवेअर डीफॉल्ट सेटिंग्ज गृहीत धरते.
   इंटेल स्ट्रॅटिक्स 10 उपकरणांसाठी इंटेल क्वार्टस प्राइम असाइनमेंट एडिटरमध्ये BLVDS I/O असाइनमेंट
4. मॉडेलसिम* – इंटेल एफपीजीए एडिशन सॉफ्टवेअरसह फंक्शनल सिम्युलेशन संकलित करा आणि करा.

संबंधित माहिती

• मॉडेलसिम - इंटेल एफपीजीए एडिशन सॉफ्टवेअर सपोर्ट
  ModelSim – Intel FPGA Edition सॉफ्टवेअरबद्दल अधिक माहिती देते आणि त्यात इन्स्टॉलेशन, वापर आणि समस्यानिवारण यासारख्या विषयांच्या विविध लिंक्स आहेत.
• पृष्ठ 7 वर इंटेल FPGA उपकरणांमध्ये BLVDS इंटरफेससाठी I/O मानके
  BLVDS ऍप्लिकेशन्ससाठी समर्थित Intel FPGA डिव्हाइसेसमध्ये तुम्ही स्वतः नियुक्त करू शकता अशा पिन आणि I/O मानकांची यादी करते.
• डिझाईन माजीampAN 522 साठी les
  इंटेल क्वार्टस प्राइम डिझाइन एक्स प्रदान करतेampया ऍप्लिकेशन नोटमध्ये वापरलेले les.

डिझाईन माजीampइंटेल एरिया 10 उपकरणांसाठी मार्गदर्शक तत्त्वे
या पायऱ्या फक्त इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन वापरणाऱ्या इंटेल एरिया 10 डिव्हाइसेसना लागू आहेत. तुम्ही GPIO Intel FPGA IP कोर वापरत असल्याची खात्री करा.

1. StratixV_blvds.qar उघडा file Stratix V डिझाइन एक्स आयात करण्यासाठीampइंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन सॉफ्टवेअरमध्ये प्रवेश करा.
2. डिझाइन स्थलांतरित करा माजीampGPIO इंटेल FPGA IP कोर वापरण्यासाठी:
   • a मेनूवर, प्रोजेक्ट ➤ अपग्रेड IP घटक निवडा.
   • b "ALIOBUF" घटकावर डबल क्लिक करा.
     ALTIOBUF IP कोरसाठी मेगाविझार्ड प्लग-इन व्यवस्थापक विंडो दिसते.
   • c मॅच प्रोजेक्ट/डीफॉल्ट बंद करा.
   • d सध्या निवडलेल्या उपकरण कुटुंबात, Arria 10 निवडा.
   • e Finish वर क्लिक करा आणि नंतर Finish वर क्लिक करा.
   • f दिसत असलेल्या डायलॉग बॉक्समध्ये, ओके क्लिक करा.
     इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअर स्थलांतर प्रक्रिया पार पाडते आणि नंतर GPIO IP पॅरामीटर एडिटर प्रदर्शित करते.
3. द्विदिशात्मक इनपुट आणि आउटपुट बफरला समर्थन देण्यासाठी GPIO Intel FPGA IP कोर कॉन्फिगर करा:
   • a डेटा डायरेक्शनमध्ये, बिडीर निवडा.
   • b डेटा रुंदीमध्ये, 1 प्रविष्ट करा.
   • c विभेदक बफर वापरा चालू करा.
   • d Finish वर क्लिक करा आणि IP कोर व्युत्पन्न करा.
4. खालील चित्रात दाखवल्याप्रमाणे मॉड्यूल्स आणि इनपुट आणि आउटपुट पोर्ट कनेक्ट करा:
   इनपुट आणि आउटपुट पोर्ट्स कनेक्शन उदाampइंटेल एरिया 10 उपकरणांसाठी le
5. असाइनमेंट एडिटरमध्ये, खालील चित्रात दाखवल्याप्रमाणे संबंधित I/O मानक नियुक्त करा. तुम्ही सध्याचे सामर्थ्य आणि अनेक दर पर्याय देखील सेट करू शकता. अन्यथा, इंटेल क्वार्टस प्राइम स्टँडर्ड एडिशन सॉफ्टवेअर इंटेल एरिया 10 उपकरणांसाठी डिफॉल्ट सेटिंग्ज गृहीत धरते—डिफरेंशियल SSTL-18 वर्ग I किंवा वर्ग II I/O मानक.
   Intel Arria 10 उपकरणांसाठी इंटेल क्वार्टस प्राइम असाइनमेंट एडिटरमध्ये BLVDS I/O असाइनमेंटटीप:
   Intel Arria 10 उपकरणांसाठी, तुम्ही असाइनमेंट एडिटरसह LVDS पिनसाठी p आणि n पिन दोन्ही स्थाने व्यक्तिचलितपणे नियुक्त करू शकता.
6. ModelSim – Intel FPGA Edition सॉफ्टवेअरसह फंक्शनल सिम्युलेशन संकलित करा आणि करा.

संबंधित माहिती

• मॉडेलसिम - इंटेल एफपीजीए एडिशन सॉफ्टवेअर सपोर्ट
  ModelSim – Intel FPGA Edition सॉफ्टवेअरबद्दल अधिक माहिती देते आणि त्यात इन्स्टॉलेशन, वापर आणि समस्यानिवारण यासारख्या विषयांच्या विविध लिंक्स आहेत.
• पृष्ठ 7 वर इंटेल FPGA उपकरणांमध्ये BLVDS इंटरफेससाठी I/O मानके
  BLVDS ऍप्लिकेशन्ससाठी समर्थित Intel FPGA डिव्हाइसेसमध्ये तुम्ही स्वतः नियुक्त करू शकता अशा पिन आणि I/O मानकांची यादी करते.
• डिझाईन माजीampAN 522 साठी les
  इंटेल क्वार्टस प्राइम डिझाइन एक्स प्रदान करतेampया ऍप्लिकेशन नोटमध्ये वापरलेले les.

डिझाईन माजीampइंटेल MAX 10 उपकरणांसाठी मार्गदर्शक तत्त्वे
या पायऱ्या केवळ Intel MAX 10 उपकरणांसाठी लागू आहेत. तुम्ही GPIO Lite Intel FPGA IP कोर वापरत असल्याची खात्री करा.

1. द्विदिशात्मक इनपुट आणि आउटपुट बफरला समर्थन देणारा GPIO Lite Intel FPGA IP कोर तयार करा:
   • a GPIO Lite Intel FPGA IP कोर इन्स्टंट करा.
   • b डेटा डायरेक्शनमध्ये, बिडीर निवडा.
   • c डेटा रुंदीमध्ये, 1 प्रविष्ट करा.
   • d स्यूडो डिफरेंशियल बफर वापरा चालू करा.
   • e नोंदणी मोडमध्ये, बायपास निवडा.
2. खालील चित्रात दाखवल्याप्रमाणे मॉड्यूल्स आणि इनपुट आणि आउटपुट पोर्ट कनेक्ट करा:
    इनपुट आणि आउटपुट पोर्ट्स कनेक्शन उदाampइंटेल MAX 10 उपकरणांसाठी le
3. असाइनमेंट एडिटरमध्ये, खालील चित्रात दाखवल्याप्रमाणे संबंधित I/O मानक नियुक्त करा. तुम्ही सध्याचे सामर्थ्य आणि अनेक दर पर्याय देखील सेट करू शकता. अन्यथा, इंटेल क्वार्टस प्राइम सॉफ्टवेअर डीफॉल्ट सेटिंग्ज गृहीत धरते.
   इंटेल MAX 10 उपकरणांसाठी इंटेल क्वार्टस प्राइम असाइनमेंट एडिटरमध्ये BLVDS I/O असाइनमेंट
4. ModelSim – Intel FPGA Edition सॉफ्टवेअरसह फंक्शनल सिम्युलेशन संकलित करा आणि करा.

संबंधित माहिती

• मॉडेलसिम - इंटेल एफपीजीए एडिशन सॉफ्टवेअर सपोर्ट
  ModelSim – Intel FPGA Edition सॉफ्टवेअरबद्दल अधिक माहिती देते आणि त्यात इन्स्टॉलेशन, वापर आणि समस्यानिवारण यासारख्या विषयांच्या विविध लिंक्स आहेत.
• पृष्ठ 7 वर इंटेल FPGA उपकरणांमध्ये BLVDS इंटरफेससाठी I/O मानके
  BLVDS ऍप्लिकेशन्ससाठी समर्थित Intel FPGA डिव्हाइसेसमध्ये तुम्ही स्वतः नियुक्त करू शकता अशा पिन आणि I/O मानकांची यादी करते.
• डिझाईन माजीampAN 522 साठी les
  इंटेल क्वार्टस प्राइम डिझाइन एक्स प्रदान करतेampया ऍप्लिकेशन नोटमध्ये वापरलेले les.

डिझाईन माजीampIntel Arria 10, Intel Cyclone 10 GX, आणि Intel MAX 10 वगळता सर्व समर्थित उपकरणांसाठी मार्गदर्शक तत्त्वे

या पायऱ्या Intel Arria 10, Intel Cyclone 10 GX, आणि Intel MAX 10 वगळता सर्व समर्थित डिव्हाइसेसना लागू आहेत. तुम्ही ALTIOBUF IP कोर वापरत असल्याची खात्री करा.

1.  द्विदिशात्मक इनपुट आणि आउटपुट बफरला समर्थन देणारा ALTIOBUF IP कोर तयार करा:
   • a ALTIOBUF IP कोर इन्स्टंट करा.
   • b द्विदिशात्मक बफर म्हणून मॉड्यूल कॉन्फिगर करा.
   • c बफरची संख्या किती आहे त्यात, 1 प्रविष्ट करा.
   • d डिफरेंशियल मोड वापरा चालू करा.
2. खालील चित्रात दाखवल्याप्रमाणे मॉड्यूल्स आणि इनपुट आणि आउटपुट पोर्ट कनेक्ट करा:
    इनपुट आणि आउटपुट पोर्ट्स कनेक्शन उदाampLe Intel Arria 10, Intel Cyclone 10 GX, आणि Intel MAX 10 डिव्हाइसेसशिवाय सर्व समर्थित उपकरणांसाठी
3. असाइनमेंट एडिटरमध्ये, तुमच्या डिव्हाइसनुसार खालील आकृतीमध्ये दर्शविल्याप्रमाणे संबंधित I/O मानक नियुक्त करा. तुम्ही सध्याचे सामर्थ्य आणि अनेक दर पर्याय देखील सेट करू शकता. अन्यथा, इंटेल क्वार्टस प्राइम सॉफ्टवेअर डीफॉल्ट सेटिंग्ज गृहीत धरते.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III, आणि Cyclone III LS डिव्हाइसेस—BLVDS I/O मानक ते द्विदिश p आणि n पिन खालील आकृतीत दाखवल्याप्रमाणे.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II, आणि Cyclone V साधने—डिफरेंशियल SSTL-2 वर्ग I किंवा वर्ग II I/O मानक.
     इंटेल क्वार्टस प्राइम असाइनमेंट एडिटरमध्ये BLVDS I/O असाइनमेंटटीप: तुम्ही असाइनमेंट एडिटरसह प्रत्येक समर्थित डिव्हाइससाठी p आणि n पिन स्थाने व्यक्तिचलितपणे नियुक्त करू शकता. समर्थित डिव्हाइसेस आणि पिनसाठी तुम्ही व्यक्तिचलितपणे नियुक्त करू शकता, संबंधित माहितीचा संदर्भ घ्या.
4. ModelSim – Intel FPGA Edition सॉफ्टवेअरसह फंक्शनल सिम्युलेशन संकलित करा आणि करा.

Exampफंक्शनल सिम्युलेशन परिणामांची le
जेव्हा oe सिग्नल ठामपणे सांगितले जाते, तेव्हा BLVDS लेखन ऑपरेशन मोडमध्ये असते. जेव्हा oe सिग्नल बंद केला जातो, तेव्हा BLVDS रीड ऑपरेशन मोडमध्ये असते.टीप:
Verilog HDL वापरून सिम्युलेशनसाठी, तुम्ही blvds_tb.v testbench वापरू शकता, जे संबंधित डिझाइनमध्ये समाविष्ट आहे.ampले
संबंधित माहिती

• मॉडेलसिम - इंटेल एफपीजीए एडिशन सॉफ्टवेअर सपोर्ट
  ModelSim – Intel FPGA Edition सॉफ्टवेअरबद्दल अधिक माहिती देते आणि त्यात इन्स्टॉलेशन, वापर आणि समस्यानिवारण यासारख्या विषयांच्या विविध लिंक्स आहेत.
• पृष्ठ 7 वर इंटेल FPGA उपकरणांमध्ये BLVDS इंटरफेससाठी I/O मानके
  BLVDS ऍप्लिकेशन्ससाठी समर्थित Intel FPGA डिव्हाइसेसमध्ये तुम्ही स्वतः नियुक्त करू शकता अशा पिन आणि I/O मानकांची यादी करते.
• डिझाईन माजीampAN 522 साठी les
  इंटेल क्वार्टस प्राइम डिझाइन एक्स प्रदान करतेampया ऍप्लिकेशन नोटमध्ये वापरलेले les.

कामगिरी विश्लेषण

मल्टीपॉइंट BLVDS कार्यप्रदर्शन विश्लेषण बस टर्मिनेशन, लोडिंग, ड्रायव्हर आणि रिसीव्हरची वैशिष्ट्ये आणि सिस्टमवरील ड्रायव्हरकडून रिसीव्हरचे स्थान यांचा प्रभाव दर्शविते. आपण समाविष्ट केलेले BLVDS डिझाइन माजी वापरू शकताampमल्टीपॉइंट ऍप्लिकेशनच्या कार्यक्षमतेचे विश्लेषण करण्यासाठी:

•  चक्रीवादळ III BLVDS डिझाइन उदाample—हे डिझाइन माजीample सर्व समर्थित Stratix, Arria, आणि Cyclone साधन मालिकेसाठी लागू आहे. Intel Arria 10 किंवा Intel Cyclone 10 GX डिव्हाइस कुटुंबासाठी, तुम्हाला डिझाईन माजीampतुम्ही ते वापरण्यापूर्वी प्रथम संबंधित डिव्हाइस कुटुंबाकडे जा.
• इंटेल MAX 10 BLVDS डिझाइन माजीample—हे डिझाइन माजीample Intel MAX 10 डिव्हाइस कुटुंबासाठी लागू आहे.
• इंटेल स्ट्रॅटिक्स 10 BLVDS डिझाइन माजीample—हे डिझाइन माजीample Intel Stratix 10 डिव्हाइस कुटुंबासाठी लागू आहे.

टीप:
या विभागातील मल्टीपॉइंट BLVDS चे कार्यप्रदर्शन विश्लेषण हायपरलिंक्स* मधील चक्रीवादळ III BLVDS इनपुट/आउटपुट बफर इन्फॉर्मेशन स्पेसिफिकेशन (IBIS) मॉडेल सिम्युलेशनवर आधारित आहे.
इंटेल शिफारस करते की तुम्ही सिम्युलेशनसाठी हे इंटेल आयबीआयएस मॉडेल वापरा:

• स्ट्रॅटिक्स III, स्ट्रॅटिक्स IV आणि स्ट्रॅटिक्स V उपकरणे-डिव्हाइस-विशिष्ट भिन्नता SSTL-2 IBIS मॉडेल
• Intel Stratix 10, Intel Arria 10(2) आणि Intel Cyclone 10 GX उपकरणे:
  •  आउटपुट बफर—डिफरेंशियल SSTL-18 IBIS मॉडेल
  • इनपुट बफर—LVDS IBIS मॉडेल

संबंधित माहिती

• इंटेल FPGA IBIS मॉडेल पृष्ठ
  इंटेल FPGA डिव्हाइस मॉडेलचे डाउनलोड प्रदान करते.
•  डिझाईन माजीampAN 522 साठी les
  इंटेल क्वार्टस प्राइम डिझाइन एक्स प्रदान करतेampया ऍप्लिकेशन नोटमध्ये वापरलेले les.

सिस्टम सेटअप

 चक्रीवादळ III BLVDS ट्रान्ससीव्हर्ससह मल्टीपॉइंट BLVDS
ही आकृती दहा चक्रीवादळ III BLVDS ट्रान्ससीव्हर्स (U1 ते U10) सह मल्टीपॉइंट टोपोलॉजीची योजना दर्शवते.बस ट्रान्समिशन लाइनमध्ये खालील वैशिष्ट्ये असल्याचे गृहीत धरले जाते:

•  एक पट्टी ओळ
•  50 Ω चे वैशिष्ट्यपूर्ण प्रतिबाधा
• 3.6 pF प्रति इंच वैशिष्ट्यपूर्ण क्षमता
•  10 इंच लांबी
• Intel Arria 10 IBIS मॉडेल प्राथमिक आहेत आणि Intel IBIS मॉडेलवर उपलब्ध नाहीत web पृष्ठ तुम्हाला या प्राथमिक Intel Arria 10 IBIS मॉडेल्सची आवश्यकता असल्यास, Intel शी संपर्क साधा.
• बस विभेदक वैशिष्ट्यपूर्ण प्रतिबाधा अंदाजे 100 Ω
•  प्रत्येक ट्रान्सीव्हरमध्ये 1 इंच अंतर ठेवा
• टर्मिनेशन रेझिस्टर RT सह दोन्ही टोकांना बस संपवली

• 12 mA चे डीफॉल्ट ड्राइव्ह सामर्थ्य
• डीफॉल्टनुसार स्लो रेट सेटिंग्ज
• 6 pF च्या प्रत्येक ट्रान्सीव्हरची पिन कॅपेसिटन्स
•  प्रत्येक BLVDS ट्रान्सीव्हरवरील स्टब 1 Ω च्या वैशिष्ट्यपूर्ण प्रतिबाधाची आणि 50 pF प्रति इंच वैशिष्ट्यपूर्ण कॅपॅसिटन्सची 3-इंच मायक्रोस्ट्रिप आहे
•  बसमधील प्रत्येक ट्रान्सीव्हरच्या कनेक्शनची क्षमता (कनेक्टर, पॅड आणि पीसीबीमध्ये) 2 पीएफ आहे असे गृहीत धरले जाते.
• प्रत्येक लोडची एकूण कॅपॅसिटन्स अंदाजे 11 pF आहे

1-इंच लोड स्पेसिंगसाठी, वितरित कॅपेसिटन्स 11 pF प्रति इंच आहे. स्टब्समुळे होणारे परावर्तन कमी करण्यासाठी आणि बाहेर येणारे सिग्नल कमी करण्यासाठी
ड्रायव्हर, प्रत्येक ट्रान्सीव्हरच्या आउटपुटवर 50 Ω रेझिस्टर RS जुळणारा प्रतिबाधा ठेवला जातो.

बस टर्मिनेशन
जर तुम्ही बस वैशिष्ट्यपूर्ण कॅपॅसिटन्स आणि सेटअपच्या प्रति युनिट लांबीचे वितरित कॅपेसिटन्स प्रभावी विभेदक प्रतिबाधा समीकरणामध्ये बदलले तर पूर्ण लोड केलेल्या बसचा प्रभावी प्रतिबाधा 52 Ω आहे. इष्टतम सिग्नल अखंडतेसाठी, तुम्ही RT 52 Ω शी जुळले पाहिजे. खालील आकडे रिसीव्हर इनपुट पिनवर डिफरेंशियल वेव्हफॉर्म (VID) वर जुळलेले-, अंडर- आणि ओव्हर-टर्मिनेशनचे परिणाम दर्शवतात. डेटा दर 100 Mbps आहे. या आकृत्यांमध्ये, अंडर-टर्मिनेशन (RT = 25 Ω) परिणाम प्रतिबिंबित करते आणि आवाज मार्जिन लक्षणीयरीत्या कमी करते. काही प्रकरणांमध्ये, समाप्ती अंतर्गत रिसीव्हर थ्रेशोल्डचे उल्लंघन देखील करते (VTH = ±100 mV). जेव्हा RT 50 Ω मध्ये बदलला जातो, तेव्हा VTH च्या संदर्भात एक मोठा आवाज मार्जिन असतो आणि प्रतिबिंब नगण्य असते.

बस टर्मिनेशनचा प्रभाव (U1 मध्ये ड्रायव्हर, U2 मध्ये रिसीव्हर)
या आकृतीमध्ये, U1 ट्रान्समीटर म्हणून काम करतो आणि U2 ते U10 रिसीव्हर आहेत.

बस टर्मिनेशनचा प्रभाव (U1 मध्ये ड्रायव्हर, U10 मध्ये रिसीव्हर)
या आकृतीमध्ये, U1 ट्रान्समीटर म्हणून काम करतो आणि U2 ते U10 रिसीव्हर आहेत.

बस टर्मिनेशनचा प्रभाव (U5 मध्ये ड्रायव्हर, U6 मध्ये रिसीव्हर)
या आकृतीमध्ये, U5 हा ट्रान्समीटर आहे आणि बाकीचे रिसीव्हर्स आहेत.

बस टर्मिनेशनचा प्रभाव (U5 मध्ये ड्रायव्हर, U10 मध्ये रिसीव्हर)
या आकृतीमध्ये, U5 हा ट्रान्समीटर आहे आणि बाकीचे रिसीव्हर्स आहेत.बसवरील ड्रायव्हर आणि रिसीव्हरची सापेक्ष स्थिती देखील प्राप्त झालेल्या सिग्नलच्या गुणवत्तेवर परिणाम करते. ड्रायव्हरच्या जवळच्या रिसीव्हरला सर्वात वाईट ट्रान्समिशन लाइन प्रभावाचा अनुभव येतो कारण या ठिकाणी, एज रेट सर्वात वेगवान आहे. जेव्हा चालक बसच्या मध्यभागी असतो तेव्हा हे आणखी वाईट होते.
उदाample, पृष्‍ठ 16 वरील आकृती 20 आणि पृष्‍ठ 18 वरील आकृती 21 ची तुलना करा. रिसीव्हर U6 वरील VID (U5 वर ड्रायव्हर) रिसीव्हर U2 (ड्रायव्हर U1 वर) पेक्षा मोठा रिंगिंग दर्शवितो. दुसरीकडे, जेव्हा रिसीव्हर ड्रायव्हरपासून आणखी दूर असतो तेव्हा एज रेट कमी होतो. बसच्या एका टोकाला (U1.14) ड्रायव्हर आणि दुस-या टोकाला (U1) रिसीव्हर असलेला सर्वात मोठा वाढ वेळ 10 एनएस आहे.

स्टब लांबी
लांब स्टब लांबीमुळे ड्रायव्हरपासून रिसीव्हरपर्यंत उड्डाणाचा वेळच वाढतो असे नाही, तर मोठ्या भाराची क्षमता देखील वाढते, ज्यामुळे मोठे परावर्तन होते.

स्टबची लांबी वाढवण्याचा परिणाम (U1 मध्ये ड्रायव्हर, U10 मध्ये रिसीव्हर)
ही आकृती U10 वर VID ची तुलना करते जेव्हा स्टबची लांबी एक इंच वरून दोन इंच पर्यंत वाढते आणि ड्रायव्हर U1 वर असतो.

स्टब समाप्ती
तुम्ही ड्रायव्हर प्रतिबाधा आणि स्टब वैशिष्ट्यपूर्ण प्रतिबाधाशी जुळणे आवश्यक आहे. ड्रायव्हर आउटपुटवर सीरिज टर्मिनेशन रेझिस्टर आरएस ठेवल्याने लांब स्टब आणि फास्ट एज रेटमुळे होणारा प्रतिकूल ट्रान्समिशन लाइन प्रभाव मोठ्या प्रमाणात कमी होतो. याशिवाय, रिसीव्हरच्या तपशीलाची पूर्तता करण्यासाठी व्हीआयडी कमी करण्यासाठी RS बदलला जाऊ शकतो.

स्टब टर्मिनेशनचा प्रभाव (U1 मध्ये ड्रायव्हर, U2 आणि U10 मध्ये रिसीव्हर)
ही आकृती U2 प्रसारित होत असताना U10 आणि U1 वर VID ची तुलना करते.

ड्रायव्हर स्लीव रेट
वेगवान स्ल्यू रेट वाढीचा वेळ सुधारण्यास मदत करतो, विशेषत: ड्रायव्हरपासून सर्वात दूर असलेल्या रिसीव्हरवर. तथापि, परावर्तनामुळे वेगवान स्ल्यू रेट देखील रिंगिंग वाढवतो.

ड्रायव्हर एज रेटचा प्रभाव (U1 मध्ये ड्रायव्हर, U2 आणि U10 मध्ये रिसीव्हर)
हा आकडा ड्रायव्हर स्लीव्ह रेट इफेक्ट दाखवतो. 12 mA ड्राइव्ह ताकदीसह स्लो आणि फास्ट स्ल्यू रेट दरम्यान तुलना केली जाते. ड्रायव्हर U1 वर आहे आणि U2 आणि U10 वरील विभेदक वेव्हफॉर्म्स तपासले जातात.

एकूणच सिस्टम कामगिरी

मल्टीपॉइंट BLVDS द्वारे समर्थित सर्वोच्च डेटा दर ड्रायव्हरकडून सर्वात दूरच्या रिसीव्हरच्या डोळ्याचे आकृती पाहून निर्धारित केला जातो. या स्थानावर, प्रसारित सिग्नलचा किनारीचा दर सर्वात कमी असतो आणि त्याचा डोळा उघडण्यावर परिणाम होतो. जरी प्राप्त झालेल्या सिग्नलची गुणवत्ता आणि आवाज मार्जिन लक्ष्य अनुप्रयोगांवर अवलंबून असले तरी, डोळा उघडणे जितके जास्त असेल तितके चांगले. तथापि, तुम्ही ड्रायव्हरच्या जवळचा रिसीव्हर देखील तपासला पाहिजे, कारण जर रिसीव्हर ड्रायव्हरच्या जवळ असेल तर ट्रान्समिशन लाइन इफेक्ट अधिक वाईट होतात.
आकृती 23. 400 Mbps वर नेत्र रेखाचित्र (U1 मध्ये ड्रायव्हर, U2 आणि U10 मध्ये रिसीव्हर)
ही आकृती 2 Mbps वर डेटा दरासाठी U10 (लाल वक्र) आणि U400 (निळा वक्र) वरील डोळा आकृती दर्शवते. सिम्युलेशनमध्ये 1% युनिट अंतराची यादृच्छिक जिटर गृहीत धरली जाते. डीफॉल्ट वर्तमान सामर्थ्य आणि अनेक दर सेटिंग्जसह ड्रायव्हर U1 वर आहे. बस पूर्णपणे इष्टतम RT = 50 Ω ने भरलेली आहे. सर्वात लहान डोळा उघडणे U10 वर आहे, जे U1 पासून सर्वात दूर आहे. डोळ्याची उंची एसampU0.5 आणि U692 साठी अनुक्रमे 543 युनिट अंतराल 2 mV आणि 10 mV आहे. दोन्ही प्रकरणांसाठी VTH = ±100 mV च्या संदर्भात लक्षणीय आवाज मार्जिन आहे.

AN 522 साठी दस्तऐवज पुनरावृत्ती इतिहास: समर्थित इंटेल FPGA डिव्हाइस कुटुंबांमध्ये बस LVDS इंटरफेस लागू करणे

कागदपत्रे / संसाधने

इंटेल AN 522 समर्थित FPGA डिव्हाइस कुटुंबांमध्ये बस LVDS इंटरफेसची अंमलबजावणी [pdf] वापरकर्ता मार्गदर्शक AN 522 समर्थित FPGA डिव्हाइस कुटुंबांमध्ये बस LVDS इंटरफेस लागू करणे, AN 522, समर्थित FPGA डिव्हाइस कुटुंबांमध्ये बस LVDS इंटरफेस लागू करणे, समर्थित FPGA डिव्हाइस कुटुंबांमध्ये इंटरफेस, FPGA डिव्हाइस कुटुंबांमध्ये

संदर्भ

• वापरकर्ता मॅन्युअल