intel AN 522 Implementimi i ndërfaqes LVDS të autobusit në familjet e pajisjeve të mbështetura FPGA

Bus LVDS (BLVDS) zgjeron aftësinë e komunikimit pikë-për-pikë LVDS në konfigurimin me shumë pika. Multipoint BLVDS ofron një zgjidhje efikase për aplikacionet me plane të pasme me shumë pika.

Mbështetje për zbatimin e BLVDS në pajisjet Intel FPGA

Ju mund të implementoni ndërfaqe BLVDS në këto pajisje Intel duke përdorur standardet e listuara I/O.

Shënim:
Fuqia e programueshme e makinës dhe veçoritë e shpejtësisë së shpejtësisë në këto pajisje ju lejojnë të personalizoni sistemin tuaj me shumë pika për performancë maksimale. Për të përcaktuar shpejtësinë maksimale të të dhënave të mbështetur, kryeni një simulim ose matje bazuar në konfigurimin dhe aplikacionin tuaj specifik të sistemit.
BLVDS Mbiview në faqen 4
Teknologjia BLVDS në pajisjet Intel në faqen 6
Konsumi i energjisë BLVDS në faqen 9
BLVDS Design Exampnë faqen 10
Analiza e performancës në faqen 17
Historia e rishikimit të dokumentit për AN 522: Zbatimi i ndërfaqes LVDS të autobusit në familjet e mbështetura të pajisjes Intel FPGA në faqen 25
Informacione të Përafërta
Standardet I/O për ndërfaqen BLVDS në pajisjet Intel FPGA në faqen 7

BLVDS Mbiview

Sistemi tipik BLVDS me shumë pika përbëhet nga një numër çiftesh transmetuesish dhe marrësish (transmetues) që janë të lidhur me autobusin.
BLVDS me shumë pikaKonfigurimi në figurën e mëparshme siguron komunikim gjysmë-dupleks dydrejtimësh duke minimizuar densitetin e ndërlidhjes. Çdo transmetues mund të marrë rolin e një transmetuesi, me transmetuesit e mbetur që veprojnë si marrës (vetëm një transmetues mund të jetë aktiv në të njëjtën kohë). Kontrolli i trafikut të autobusëve, qoftë përmes një protokolli ose zgjidhjeje harduerike, zakonisht kërkohet për të shmangur grindjet e shoferit në autobus. Performanca e një BLVDS me shumë pika ndikohet shumë nga ngarkimi dhe përfundimi kapacitiv në autobus.
Konsideratat e projektimit
Një dizajn i mirë me shumë pika duhet të marrë parasysh ngarkesën dhe përfundimin kapacitiv në autobus për të marrë integritet më të mirë të sinjalit. Mund të minimizoni kapacitetin e ngarkesës duke zgjedhur një transmetues me kapacitet të ulët pin, lidhës me kapacitet të ulët dhe duke e mbajtur gjatësinë e cungit të shkurtër. Një nga konsideratat e projektimit të BLVDS me shumë pika është impedanca diferenciale efektive e një autobusi plotësisht të ngarkuar, e referuar si rezistencë efektive, dhe vonesa e përhapjes përmes autobusit. Konsiderata të tjera të projektimit të BLVDS me shumë pika përfshijnë njëanshmërinë e sigurt për dështimin, llojin dhe daljen e lidhësit, paraqitjen e gjurmës së autobusit PCB dhe specifikimet e shpejtësisë së skajit të drejtuesit.
Impedanca efektive
Rezistenca efektive varet nga rezistenca karakteristike e gjurmës së autobusit Zo dhe ngarkimi kapacitiv në autobus. Lidhësit, cung në kartën plug-in, paketimi dhe kapaciteti i hyrjes së marrësit kontribuojnë të gjithë në ngarkimin kapacitiv, i cili redukton rezistencën efektive të autobusit.
Ekuacioni 1. Ekuacioni efektiv i rezistencës diferenciale
Përdoreni këtë ekuacion për të përafruar rezistencën diferenciale efektive të autobusit të ngarkuar (Zeff).Ku:

• Zdiff (Ω) ≈ 2 × Zo = impedanca karakteristike diferenciale e autobusit
•  Co (pF/inç) = kapaciteti karakteristik për njësi gjatësi të autobusit
• CL (pF) = kapaciteti i çdo ngarkese
•  N = numri i ngarkesave në autobus
•  H (inç) = d × N = gjatësia totale e autobusit
•  d (inç) = hapësira ndërmjet çdo karte plug-in
•  Cd (pF/inç) = CL/d = kapaciteti i shpërndarë për njësi gjatësi përgjatë autobusit

Rritja e kapacitetit të ngarkesës ose hapësira më e afërt midis kartave lidhëse redukton rezistencën efektive. Për të optimizuar performancën e sistemit, është e rëndësishme të zgjidhni një transmetues dhe lidhës me kapacitet të ulët. Mbajeni gjatësinë e çdo cung marrësi midis lidhësit dhe pinit I/O të transmetuesit sa më të shkurtër që të jetë e mundur.
Impedanca efektive e normalizuar kundrejt Cd/Co
Kjo figurë tregon efektet e kapacitetit të shpërndarë në rezistencën efektive të normalizuar.Përfundimi kërkohet në çdo skaj të autobusit, ndërsa të dhënat rrjedhin në të dy drejtimet. Për të zvogëluar reflektimin dhe ziljen në autobus, duhet të përputheni me rezistencën e përfundimit me rezistencën efektive. Për një sistem me Cd/Co = 3, impedanca efektive është 0.5 herë e Zdiff. Me përfundime të dyfishta në autobus, shoferi sheh një ngarkesë ekuivalente prej 0.25 herë Zdiff; dhe kështu redukton lëvizjen e sinjaleve dhe margjinën e zhurmës diferenciale nëpër hyrjet e marrësit (nëse përdoret drejtuesi standard LVDS). Drejtuesi BLVDS e trajton këtë çështje duke rritur rrymën e makinës për të arritur vëllim të ngjashëmtage lëkundje në hyrjet e marrësit.
Vonesa e përhapjes
Vonesa e përhapjes (tPD = Zo × Co) është vonesa kohore përmes linjës së transmetimit për njësi gjatësi. Varet nga impedanca dhe karakteristika karakteristike
kapaciteti i autobusit.
Vonesa efektive e përhapjes
Për një autobus të ngarkuar, ju mund të llogarisni vonesën efektive të përhapjes me këtë ekuacion. Mund të llogarisni kohën që sinjali të përhapet nga drejtuesi A te marrësi B si tPDEFF × gjatësia e linjës ndërmjet drejtuesit A ​​dhe marrësit B.

Teknologjia BLVDS në pajisjet Intel

Në pajisjet e mbështetura Intel, ndërfaqja BLVDS mbështetet në çdo rresht ose kolonë I/bankë që mundësohet nga një VCCIO prej 1.8 V (pajisje Intel Arria 10 dhe Intel Cyclone 10 GX) ose 2.5 V (pajisje të tjera të mbështetura). Në këto banka I/O, ndërfaqja mbështetet në kunjat e hyrjes/daljes diferenciale, por jo në kunjat e dedikuara të hyrjes ose daljes së orës. Sidoqoftë, në pajisjet Intel Arria 10 dhe Intel Cyclone 10 GX, ndërfaqja BLVDS mbështetet në kunjat e dedikuara të orës që përdoren si hyrje/dalje të përgjithshme.

•  Transmetuesi BLVDS përdor dy bufera dalëse me një fund me buferin e dytë të daljes të programuar si të përmbysur.
•  Marrësi BLVDS përdor një tampon të dedikuar hyrjeje LVDS.

Buferat BLVDS I/O në pajisjet e mbështeturaPërdorni bufera të ndryshëm hyrje ose dalje në varësi të llojit të aplikacionit:

• Aplikim me shumë pika—përdorni buferin e hyrjes ose të daljes në varësi të faktit nëse pajisja është menduar për funksionimin e drejtuesit ose të marrësit.
• Aplikimi me shumë pika—buferi i daljes dhe buferi i hyrjes ndajnë të njëjtat kunja hyrëse/dalëse. Keni nevojë për një sinjal të aktivizimit të daljes (oe) për të trefishuar buferin e daljes LVDS kur ai nuk po dërgon sinjale.
•  Mos aktivizoni përfundimin e serisë në çip (RS OCT) për buferin e daljes.
• Përdorni rezistorë të jashtëm në tamponët e daljes për të siguruar përputhjen e rezistencës së rezistencës me cungun në kartën plug-in.
• Mos aktivizoni përfundimin diferencial në çip (RD OCT) për buferin e hyrjes diferenciale sepse përfundimi i autobusit zakonisht zbatohet duke përdorur rezistorët e jashtëm të përfundimit në të dy skajet e autobusit.

Standardet I/O për ndërfaqen BLVDS në pajisjet Intel FPGA
Ju mund të implementoni ndërfaqen BLVDS duke përdorur standardet përkatëse I/O dhe kërkesat aktuale të fuqisë për pajisjet e mbështetura Intel.
Standardi I/O dhe veçoritë Mbështetje për ndërfaqen BLVDS në pajisjet e mbështetura Intel

1.  Pini DIFFIO_TX nuk mbështet marrës të vërtetë diferencial LVDS.

Për më shumë informacion, referojuni dokumentacionit përkatës të pajisjes siç është renditur në seksionin e informacionit përkatës:

• Për informacionin e caktimit të pineve, referojuni daljes së pajisjes files.
• Për veçoritë e standardeve I/O, referojuni kapitullit të manualit të pajisjes I/O.
•  Për specifikimet elektrike, referojuni fletës së të dhënave të pajisjes ose dokumentit të karakteristikave DC dhe komutimit.

Informacione të Përafërta

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Dalja e pajisjes Stratix III Files
•  Pin-Out i pajisjes Intel Arria 10 Files
•  Dalja e pajisjes Arria V Files
•  Dalja e pajisjes Arria II GX Files
• Dalja e pajisjes Intel Cyclone 10 GX Files
• Dalja e pajisjes Intel Cyclone 10 LP Files
• Dalja e pajisjes Cyclone V Files
•  Dalja e pajisjes me ciklonin IV Files
• Dalja e pajisjes Cikloni III Files
• Dalja e pajisjes Intel MAX 10 Files
• Udhëzuesi i përdoruesit për I/O për qëllime të përgjithshme Intel Stratix 10
•  Karakteristikat e I/O në pajisjet Stratix V
•  Karakteristikat e I/O në pajisjen Stratix IV
•  Karakteristikat hyrëse/dalëse të pajisjes Stratix III
• Karakteristikat e I/O në pajisjet Stratix V
•  Karakteristikat e I/O në pajisjen Stratix IV
•  Karakteristikat hyrëse/dalëse të pajisjes Stratix III
•  I/O dhe I/O me shpejtësi të lartë në pajisjet Intel Arria 10
•  Karakteristikat e I/O në pajisjet Arria V
• Karakteristikat e I/O në pajisjet Arria II
•  I/O dhe I/O me shpejtësi të lartë në pajisjet Intel Cyclone 10 GX
•  I/O dhe I/O me shpejtësi të lartë në pajisjet Intel Cyclone 10 LP
• Karakteristikat e I/O në pajisjet Cyclone V
• Karakteristikat e I/O në pajisjet e Ciklonit IV
•  Karakteristikat e I/O në familjen e pajisjeve të Cyclone III
• Udhëzuesi i përdoruesit për I/O për qëllime të përgjithshme Intel MAX 10
•  Fleta e të dhënave të pajisjes Intel Stratix 10
• Fleta e të dhënave të pajisjes Stratix V
•  Karakteristikat DC dhe komutuese për pajisjet Stratix IV
•  Fleta e të dhënave të pajisjes Stratix III: Karakteristikat DC dhe Switching
•  Fleta e të dhënave të pajisjes Intel Arria 10
•  Fleta e të dhënave të pajisjes Arria V
• Fleta e të dhënave të pajisjes për pajisjet Arria II
• Fleta e të dhënave të pajisjes Intel Cyclone 10 GX
•  Fleta e të dhënave të pajisjes Intel Cyclone 10 LP
•  Fleta e të dhënave të pajisjes Cyclone V
•  Fleta e të dhënave të pajisjes Cyclone IV
• Fleta e të dhënave të pajisjes Cyclone III
• Fleta e të dhënave të pajisjes Intel MAX 10

Konsumi i energjisë BLVDS

• Përpara se të zbatoni dizajnin tuaj në pajisje, përdorni EPE të bazuar në Excel për pajisjen e mbështetur që përdorni për të marrë një madhësi të vlerësuar të konsumit të energjisë BLVDS I/O.
•  Për kunjat hyrëse dhe dydrejtimëshe, buferi i hyrjes BLVDS është gjithmonë i aktivizuar. Buferi i hyrjes BLVDS konsumon energji nëse ka aktivitet ndërrimi në autobus (për shembullample, marrës të tjerë po dërgojnë dhe marrin të dhëna, por pajisja Cyclone III nuk është marrësi i synuar).
•  Nëse përdorni BLVDS si një bufer hyrëse në shumë pika ose si një bufer dydrejtimësh në aplikacionet me shumë pika, Intel rekomandon futjen e një frekuence ndërrimi që përfshin të gjitha aktivitetet në autobus, jo vetëm aktivitetet e destinuara për buferin e hyrjes BLVDS të pajisjes Intel.

Exampe BLVDS I/O Hyrja e të dhënave në EPE
Kjo figurë tregon hyrjen BLVDS I/O në Ciklon III EPE. Për të zgjedhur standardet I/O në EPE të pajisjeve të tjera të mbështetura Intel, referojuni informacionit përkatës.Intel rekomandon që të përdorni mjetin Intel Quartus Prime Power Analyzer Tool për të kryer një analizë të saktë të fuqisë BLVDS I/O pasi të keni përfunduar dizajnin tuaj. Mjeti i Analizës së Energjisë vlerëson fuqinë bazuar në specifikat e dizajnit pas përfundimit të vendndodhjes dhe itinerarit. Mjeti i analizës së energjisë aplikon një kombinim të aktiviteteve të sinjalit të futura nga përdoruesi, të simuluara dhe të vlerësuara, të cilat, të kombinuara me modelet e detajuara të qarkut, japin vlerësime shumë të sakta të fuqisë.
Informacione të Përafërta

• Kapitulli i Analizës së Fuqisë, Manuali Intel Quartus Prime Pro Edition
  Ofron më shumë informacion në lidhje me mjetin Intel Quartus Prime Pro Edition Power Analyzer për familjet e pajisjeve Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX.
• Kapitulli i Analizës së Fuqisë, Manuali Intel Quartus Prime Standard Edition
  Ofron më shumë informacion rreth veglës Intel Quartus Prime Standard Edition Power Analyzer për Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III dhe Intel MAX 10 familje pajisjesh.
• Faqja e Vlerësuesve të Hershëm të Energjisë (EPE) dhe e Analizës së Energjisë
  Ofron më shumë informacion rreth EPE dhe mjetit Intel Quartus Prime Power Analyzer.
• Zbatimi i ndërfaqes Bus LVDS në familjet e pajisjeve të mbështetura Intel FPGA në faqen 3
  Liston standardet I/O për të zgjedhur në EPE për të vlerësuar konsumin e energjisë BLVDS.

BLVDS Design Example
Dizajni p.shample ju tregon se si të instantoni buferin BLVDS I/O në pajisjet e mbështetura me bërthamat përkatëse IP të qëllimit të përgjithshëm I/O (GPIO) në softuerin Intel Quartus Prime.

•  Pajisjet Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX—përdorin bërthamën IP GPIO Intel FPGA.
•  Pajisjet Intel MAX 10—përdorni bërthamën IP të GPIO Lite Intel FPGA.
•  Të gjitha pajisjet e tjera të mbështetura—përdorni bërthamën IP ALTIOBUF.

Ju mund të shkarkoni dizajnin example nga lidhja në informacionin përkatës. Për shembullin e tamponit BLVDS I/O, Intel rekomandon artikujt e mëposhtëm:

•  Zbatoni bërthamën IP të GPIO në modalitetin dydrejtues me modalitetin diferencial të aktivizuar.
•  Caktoni standardin I/O tek kunjat dydrejtimëshe:
•  BLVDS—Pajisjet Intel Cyclone 10 LP, Cyclone IV, Cyclone III dhe Intel MAX 10.
•  Pajisjet diferenciale SSTL-2 të klasës I ose të klasës II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II dhe Ciklon V.
• Pajisjet diferenciale SSTL-18 Klasa I ose Klasa II—Intel Stratix 10, Intel Arria 10 dhe Intel Cyclone 10 GX.

Funksionimi i buferave të hyrjes ose daljes gjatë operacioneve të shkrimit dhe leximit

• Porta oe merr sinjalin oe nga bërthama e pajisjes për të aktivizuar ose çaktivizuar buferët e daljes me një fund.
•  Mbajeni sinjalin oe të ulët për të trefishuar buferët e daljes gjatë funksionimit të leximit.
•  Funksioni i portës AND është të ndalojë kthimin e sinjalit të transmetuar në bërthamën e pajisjes. Buferi i hyrjes diferenciale është gjithmonë i aktivizuar.

Informacione të Përafërta

•  Udhëzuesi i përdorimit të bazës së IP-së në buffer I/O (ALTIOBUF).
•  Udhëzuesi i përdorimit të GPIO IP Core
•  Udhëzues për zbatimin e Intel MAX 10 I/O
• Hyrje në bërthamat IP të Intel FPGA
• Dizajni p.shampLes për AN 522

Ofron modelin Intel Quartus Prime examptë përdorura në këtë shënim aplikimi.
Dizajni p.shampUdhëzimet për pajisjet Intel Stratix 10
Këta hapa janë të zbatueshëm vetëm për pajisjet Intel Stratix 10. Sigurohuni që përdorni bërthamën IP të GPIO Intel FPGA.

1. Krijoni një bërthamë IP GPIO Intel FPGA që mund të mbështesë një tampon hyrje dhe dalje dydrejtimëshe:
   • a. Instantoni bërthamën IP të GPIO Intel FPGA.
   • b. Në drejtimin e të dhënave, zgjidhni Bidir.
   • c. Në Gjerësia e të dhënave, futni 1.
   • d. Aktivizo Përdor buffer diferencial.
   • e. Në modalitetin e regjistrimit, zgjidhni asnjë.
2. Lidhni modulet dhe portat hyrëse dhe dalëse siç tregohet në figurën e mëposhtme:
   Lidhja e porteve hyrëse dhe dalëse P.shample për pajisjet Intel Stratix 10
3. Në Redaktuesin e Detyrave, caktoni standardin përkatës të I/O siç tregohet në figurën e mëposhtme. Ju gjithashtu mund të vendosni opsionet e fuqisë aktuale dhe shpejtësisë së goditjes. Përndryshe, softueri Intel Quartus Prime merr cilësimet e paracaktuara.
   Detyra BLVDS I/O në redaktuesin e caktimit të Intel Quartus Prime për pajisjet Intel Stratix 10
4. Përpiloni dhe kryeni simulime funksionale me softuerin ModelSim* – Intel FPGA Edition.

Informacione të Përafërta

• ModelSim – Mbështetje e softuerit Intel FPGA Edition
  Ofron më shumë informacion rreth softuerit ModelSim – Intel FPGA Edition dhe përmban lidhje të ndryshme me tema të tilla si instalimi, përdorimi dhe zgjidhja e problemeve.
• Standardet I/O për ndërfaqen BLVDS në pajisjet Intel FPGA në faqen 7
  Liston kunjat dhe standardet I/O që mund t'i caktoni manualisht në pajisjet e mbështetura Intel FPGA për aplikacionet BLVDS.
• Dizajni p.shampLes për AN 522
  Ofron modelin Intel Quartus Prime examptë përdorura në këtë shënim aplikimi.

Dizajni p.shampUdhëzimet për pajisjet Intel Arria 10
Këto hapa janë të zbatueshme për pajisjet Intel Arria 10 që përdorin vetëm Intel Quartus Prime Standard Edition. Sigurohuni që përdorni bërthamën IP të GPIO Intel FPGA.

1. Hapni StratixV_blvds.qar file për të importuar dizajnin Stratix V examphyni në softuerin Intel Quartus Prime Standard Edition.
2. Migroni dizajnin p.shamppër të përdorur bërthamën IP të GPIO Intel FPGA:
   • a. Në meny, zgjidhni Project ➤ Upgrade IP Components.
   • b. Klikoni dy herë mbi entitetin "ALIOBUF".
     Shfaqet dritarja MegaWizard Plug-In Manager për bërthamën IP ALTIOBUF.
   • c. Çaktivizo projektin/parazgjedhjen e Përputhjes.
   • d. Në familjen e pajisjes së zgjedhur aktualisht, zgjidhni Arria 10.
   • e. Klikoni Finish dhe pastaj klikoni Finish përsëri.
   • f. Në kutinë e dialogut që shfaqet, klikoni OK.
     Softueri Intel Quartus Prime Pro Edition kryen procesin e migrimit dhe më pas shfaq redaktuesin e parametrave IP GPIO.
3. Konfiguro bërthamën IP të GPIO Intel FPGA për të mbështetur një tampon dydrejtimësh në hyrje dhe dalje:
   • a. Në drejtimin e të dhënave, zgjidhni Bidir.
   • b. Në Gjerësia e të dhënave, futni 1.
   • c. Aktivizo Përdor buffer diferencial.
   • d. Klikoni Finish dhe gjeneroni bërthamën IP.
4. Lidhni modulet dhe portat hyrëse dhe dalëse siç tregohet në figurën e mëposhtme:
   Lidhja e porteve hyrëse dhe dalëse P.shample për pajisjet Intel Arria 10
5. Në Redaktuesin e Detyrave, caktoni standardin përkatës të I/O siç tregohet në figurën e mëposhtme. Ju gjithashtu mund të vendosni opsionet e fuqisë aktuale dhe shpejtësisë së goditjes. Përndryshe, softueri Intel Quartus Prime Standard Edition merr cilësimet e paracaktuara për pajisjet Intel Arria 10 — Standardi Diferencial SSTL-18 Klasa I ose Klasa II I/O.
   Detyra BLVDS I/O në redaktuesin e caktimit të Intel Quartus Prime për pajisjet Intel Arria 10Shënim:
   Për pajisjet Intel Arria 10, mund t'i caktoni manualisht vendndodhjet e pinit p dhe n për kunjat LVDS me Redaktuesin e Detyrave.
6. Përpiloni dhe kryeni simulime funksionale me softuerin ModelSim – Intel FPGA Edition.

Informacione të Përafërta

• ModelSim – Mbështetje e softuerit Intel FPGA Edition
  Ofron më shumë informacion rreth softuerit ModelSim – Intel FPGA Edition dhe përmban lidhje të ndryshme me tema të tilla si instalimi, përdorimi dhe zgjidhja e problemeve.
• Standardet I/O për ndërfaqen BLVDS në pajisjet Intel FPGA në faqen 7
  Liston kunjat dhe standardet I/O që mund t'i caktoni manualisht në pajisjet e mbështetura Intel FPGA për aplikacionet BLVDS.
• Dizajni p.shampLes për AN 522
  Ofron modelin Intel Quartus Prime examptë përdorura në këtë shënim aplikimi.

Dizajni p.shampUdhëzimet për pajisjet Intel MAX 10
Këta hapa janë të zbatueshëm vetëm për pajisjet Intel MAX 10. Sigurohuni që të përdorni bërthamën IP të GPIO Lite Intel FPGA.

1. Krijoni një bërthamë IP të GPIO Lite Intel FPGA që mund të mbështesë një tampon dydrejtimësh në hyrje dhe dalje:
   • a. Instantoni bërthamën IP të GPIO Lite Intel FPGA.
   • b. Në drejtimin e të dhënave, zgjidhni Bidir.
   • c. Në Gjerësia e të dhënave, futni 1.
   • d. Aktivizo Përdor pseudo diferencial tampon.
   • e. Në modalitetin e regjistrimit, zgjidhni Anashkalimi.
2. Lidhni modulet dhe portat hyrëse dhe dalëse siç tregohet në figurën e mëposhtme:
    Lidhja e porteve hyrëse dhe dalëse P.shample për pajisjet Intel MAX 10
3. Në Redaktuesin e Detyrave, caktoni standardin përkatës të I/O siç tregohet në figurën e mëposhtme. Ju gjithashtu mund të vendosni opsionet e fuqisë aktuale dhe shpejtësisë së goditjes. Përndryshe, softueri Intel Quartus Prime merr cilësimet e paracaktuara.
   Detyra BLVDS I/O në redaktuesin e caktimit të Intel Quartus Prime për pajisjet Intel MAX 10
4. Përpiloni dhe kryeni simulime funksionale me softuerin ModelSim – Intel FPGA Edition.

Informacione të Përafërta

• ModelSim – Mbështetje e softuerit Intel FPGA Edition
  Ofron më shumë informacion rreth softuerit ModelSim – Intel FPGA Edition dhe përmban lidhje të ndryshme me tema të tilla si instalimi, përdorimi dhe zgjidhja e problemeve.
• Standardet I/O për ndërfaqen BLVDS në pajisjet Intel FPGA në faqen 7
  Liston kunjat dhe standardet I/O që mund t'i caktoni manualisht në pajisjet e mbështetura Intel FPGA për aplikacionet BLVDS.
• Dizajni p.shampLes për AN 522
  Ofron modelin Intel Quartus Prime examptë përdorura në këtë shënim aplikimi.

Dizajni p.shampUdhëzimet për të gjitha pajisjet e mbështetura përveç Intel Arria 10, Intel Cyclone 10 GX dhe Intel MAX 10

Këta hapa janë të zbatueshëm për të gjitha pajisjet e mbështetura, përveç Intel Arria 10, Intel Cyclone 10 GX dhe Intel MAX 10. Sigurohuni që të përdorni bërthamën IP ALTIOBUF.

1.  Krijoni një bërthamë IP ALTIOBUF që mund të mbështesë një tampon hyrje dhe dalje dydrejtimëshe:
   • a. Instantoni bërthamën IP ALTIOBUF.
   • b. Konfiguro modulin si një tampon dydrejtimësh.
   • c. Në Sa është numri i buferëve që do të instantohen, shkruani 1.
   • d. Aktivizo "Përdor modalitetin diferencial".
2. Lidhni modulet dhe portat hyrëse dhe dalëse siç tregohet në figurën e mëposhtme:
    Lidhja e porteve hyrëse dhe dalëse P.shample për të gjitha pajisjet e mbështetura përveç pajisjeve Intel Arria 10, Intel Cyclone 10 GX dhe Intel MAX 10
3. Në redaktuesin e detyrave, caktoni standardin përkatës të hyrjes/daljes siç tregohet në figurën e mëposhtme sipas pajisjes tuaj. Ju gjithashtu mund të vendosni opsionet e fuqisë aktuale dhe shpejtësisë së goditjes. Përndryshe, softueri Intel Quartus Prime merr cilësimet e paracaktuara.
   • Pajisjet Intel Cyclone 10 LP, Cyclone IV, Cyclone III dhe Cyclone III LS — Standardi BLVDS I/O për kunjat p dhe n dydrejtimëshe siç tregohet në figurën e mëposhtme.
   • Pajisjet Stratix V, Stratix IV, Stratix III, Arria V, Arria II dhe Cyclone V — Standardi diferencial SSTL-2 i klasës I ose i klasës II I/O.
     Detyra BLVDS I/O në Redaktuesin e Detyrës Intel Quartus PrimeShënim: Mund t'i caktoni manualisht vendndodhjet e pineve p dhe n për secilën pajisje të mbështetur me Redaktuesin e Detyrave. Për pajisjet e mbështetura dhe kunjat që mund t'i caktoni manualisht, referojuni informacionit përkatës.
4. Përpiloni dhe kryeni simulime funksionale me softuerin ModelSim – Intel FPGA Edition.

Example të Rezultateve të Simulimit Funksional
Kur vendoset sinjali oe, BLVDS është në modalitetin e funksionimit të shkrimit. Kur sinjali oe është i fikur, BLVDS është në modalitetin e funksionimit të leximit.Shënim:
Për simulim duke përdorur Verilog HDL, mund të përdorni panelin testues blvds_tb.v, i cili përfshihet në modelin përkatës example.
Informacione të Përafërta

• ModelSim – Mbështetje e softuerit Intel FPGA Edition
  Ofron më shumë informacion rreth softuerit ModelSim – Intel FPGA Edition dhe përmban lidhje të ndryshme me tema të tilla si instalimi, përdorimi dhe zgjidhja e problemeve.
• Standardet I/O për ndërfaqen BLVDS në pajisjet Intel FPGA në faqen 7
  Liston kunjat dhe standardet I/O që mund t'i caktoni manualisht në pajisjet e mbështetura Intel FPGA për aplikacionet BLVDS.
• Dizajni p.shampLes për AN 522
  Ofron modelin Intel Quartus Prime examptë përdorura në këtë shënim aplikimi.

Analiza e Performancës

Analiza e performancës me shumë pika BLVDS demonstron ndikimin e përfundimit të autobusit, ngarkimit, karakteristikave të drejtuesit dhe marrësit dhe vendndodhjen e marrësit nga drejtuesi në sistem. Ju mund të përdorni modelin e përfshirë BLVDS p.shampLes për të analizuar performancën e një aplikacioni me shumë pika:

•  Dizajni i Cyclone III BLVDS example-ky dizajn p.shample është i zbatueshëm për të gjitha seritë e pajisjeve të mbështetura Stratix, Arria dhe Cyclone. Për familjen e pajisjeve Intel Arria 10 ose Intel Cyclone 10 GX, duhet të migroni modelin ishampshkoni në familjen përkatëse të pajisjes para se ta përdorni.
• Dizajni i Intel MAX 10 BLVDS example-ky dizajn p.shampështë i zbatueshëm për familjen e pajisjeve Intel MAX 10.
• Dizajni Intel Stratix 10 BLVDS example-ky dizajn p.shampështë i zbatueshëm për familjen e pajisjeve Intel Stratix 10.

Shënim:
Analiza e performancës së një BLVDS me shumë pika në këtë seksion bazohet në simulimin e modelit të specifikimit të informacionit të tamponit hyrës/dalës (IBIS) të Cyclone III BLVDS në HyperLynx*.
Intel rekomandon që të përdorni këto modele Intel IBIS për simulim:

• Pajisjet Stratix III, Stratix IV dhe Stratix V—modeli IBIS diferencial SSTL-2 specifik për pajisjen
• Pajisjet Intel Stratix 10, Intel Arria 10(2) dhe Intel Cyclone 10 GX:
  •  Buferi i daljes - Modeli diferencial SSTL-18 IBIS
  • Buferi i hyrjes - modeli LVDS IBIS

Informacione të Përafërta

• Faqja e modelit Intel FPGA IBIS
  Ofron shkarkime të modeleve të pajisjeve Intel FPGA.
•  Dizajni p.shampLes për AN 522
  Ofron modelin Intel Quartus Prime examptë përdorura në këtë shënim aplikimi.

Konfigurimi i sistemit

 BLVDS shumëpikëshe me transmetues të ciklonit III BLVDS
Kjo figurë tregon skemën e një topologjie shumëpikëshe me dhjetë transmetues Ciklon III BLVDS (të quajtur U1 deri në U10).Linja e transmetimit të autobusit supozohet të ketë karakteristikat e mëposhtme:

•  Një linjë shiritash
•  Impedanca karakteristike prej 50 Ω
• Kapaciteti karakteristik prej 3.6 pF për inç
•  Gjatësia 10 inç
• Modelet Intel Arria 10 IBIS janë paraprake dhe nuk janë të disponueshme në modelin Intel IBIS web faqe. Nëse keni nevojë për këto modele paraprake Intel Arria 10 IBIS, kontaktoni Intel.
• Rezistenca karakteristike e diferencialit të autobusit prej afërsisht 100 Ω
•  Hapësira midis secilit marrës prej 1 inç
• Autobusi mbyllet në të dy skajet me rezistencën e përfundimit RT

• Fuqia e parazgjedhur e makinës prej 12 mA
• Cilësimet e shpejtësisë së ngadalësuar si parazgjedhje
• Kapaciteti i pinit të secilit marrës prej 6 pF
•  Cung në çdo marrës BLVDS është një mikrostrip 1 inç me rezistencë karakteristike prej 50 Ω dhe kapacitet karakteristik prej 3 pF për inç
•  Kapaciteti i lidhjes (lidhës, jastëk dhe nëpërmjet PCB) të çdo transmetuesi me autobusin supozohet të jetë 2 pF
• Kapaciteti total i secilës ngarkesë është afërsisht 11 pF

Për hapësirën e ngarkesës 1 inç, kapaciteti i shpërndarë është i barabartë me 11 pF për inç. Për të reduktuar reflektimin e shkaktuar nga cungët, dhe gjithashtu për të zbutur sinjalet që dalin nga
drejtuesi, një rezistencë e plotë që përputhet me rezistencën RS 50 Ω vendoset në daljen e çdo transmetuesi.

Ndërprerja e autobusit
Impedanca efektive e autobusit të ngarkuar plotësisht është 52 Ω nëse zëvendësoni kapacitetin karakteristik të autobusit dhe kapacitetin e shpërndarë për njësi gjatësi të konfigurimit në ekuacionin e rezistencës diferenciale efektive. Për integritet optimal të sinjalit, duhet të përputheni me RT me 52 Ω. Shifrat e mëposhtme tregojnë efektet e përfundimit të përputhur, nën- dhe mbi-përfundimit në formën e valës diferenciale (VID) në kunjat hyrëse të marrësit. Shpejtësia e të dhënave është 100 Mbps. Në këto figura, nënpërfundimi (RT = 25 Ω) rezulton në reflektime dhe reduktim të ndjeshëm të marzhit të zhurmës. Në disa raste, nën përfundim madje shkel pragun e marrësit (VTH = ±100 mV). Kur RT ndryshohet në 50 Ω, ka një diferencë të konsiderueshme zhurme në lidhje me VTH dhe reflektimi është i papërfillshëm.

Efekti i përfundimit të autobusit (Shofer në U1, Marrës në U2)
Në këtë figurë, U1 vepron si transmetues dhe U2 në U10 janë marrës.

Efekti i përfundimit të autobusit (Shofer në U1, Marrës në U10)
Në këtë figurë, U1 vepron si transmetues dhe U2 në U10 janë marrës.

Efekti i përfundimit të autobusit (Shofer në U5, Marrës në U6)
Në këtë figurë, U5 është transmetuesi dhe pjesa tjetër janë marrës.

Efekti i përfundimit të autobusit (Shofer në U5, Marrës në U10)
Në këtë figurë, U5 është transmetuesi dhe pjesa tjetër janë marrës.Pozicioni relativ i shoferit dhe marrësit në autobus ndikon gjithashtu në cilësinë e sinjalit të marrë. Marrësi më i afërt me shoferin përjeton efektin më të keq të linjës së transmetimit, sepse në këtë vendndodhje, shpejtësia e avantazhit është më e shpejta. Kjo përkeqësohet kur shoferi ndodhet në mes të autobusit.
Për shembullample, krahasoni Figurën 16 në faqen 20 dhe Figurën 18 në faqen 21. VID në marrësin U6 (shofer në U5) tregon zile më të madhe se ajo në marrësin U2 (shofer në U1). Nga ana tjetër, shpejtësia e skajit ngadalësohet kur marrësi ndodhet më larg nga drejtuesi. Koha më e madhe e ngritjes e regjistruar është 1.14 ns me drejtuesin e vendosur në njërin skaj të autobusit (U1) dhe marrësin në skajin tjetër (U10).

Gjatësia e cungit
Gjatësia më e madhe e cungit jo vetëm që rrit kohën e fluturimit nga shoferi te marrësi, por gjithashtu rezulton në një kapacitet më të madh të ngarkesës, gjë që shkakton reflektim më të madh.

Efekti i rritjes së gjatësisë së cungit (Shofer në U1, Marrës në U10)
Kjo shifër krahason VID-në në U10 kur gjatësia e cungut rritet nga një inç në dy inç dhe drejtuesi është në U1.

Përfundimi i cungut
Ju duhet të përputhni rezistencën e drejtuesit me rezistencën karakteristike të cungut. Vendosja e një rezistence mbarimi të serisë RS në daljen e drejtuesit redukton në masë të madhe efektin e kundërt të linjës së transmetimit të shkaktuar nga cungët e gjata dhe shpejtësitë e shpejta të skajeve. Përveç kësaj, RS mund të ndryshohet për të zbutur VID për të përmbushur specifikimet e marrësit.

Efekti i Përfundimit të Stubit (Shofer në U1, Marrës në U2 dhe U10)
Kjo shifër krahason VID në U2 dhe U10 kur U1 transmeton.

Shkalla e goditjes së shoferit
Një shpejtësi e shpejtë e lëvizjes ndihmon në përmirësimin e kohës së ngritjes, veçanërisht në marrësin më të largët nga shoferi. Megjithatë, një shpejtësi më e shpejtë e goditjes gjithashtu zmadhon ziljen për shkak të reflektimit.

Efekti i shkallës së avantazhit të shoferit (Shofer në U1, Marrës në U2 dhe U10)
Kjo shifër tregon efektin e shpejtësisë së lëvizjes së shoferit. Bëhet një krahasim midis shpejtësisë së ngadaltë dhe të shpejtë të lëvizjes me një forcë lëvizëse 12 mA. Drejtuesi është në U1 dhe format e valëve diferenciale në U2 dhe U10 janë ekzaminuar.

Performanca e përgjithshme e sistemit

Shpejtësia më e lartë e të dhënave e mbështetur nga një BLVDS me shumë pika përcaktohet duke parë diagramin e syrit të marrësit më të largët nga një drejtues. Në këtë vend, sinjali i transmetuar ka shpejtësinë më të ngadaltë të skajit dhe ndikon në hapjen e syrit. Megjithëse cilësia e sinjalit të marrë dhe objektivi i marzhit të zhurmës varen nga aplikacionet, sa më e gjerë të jetë hapja e syrit, aq më mirë. Megjithatë, duhet të kontrolloni edhe marrësin më të afërt me drejtuesin, sepse efektet e linjës së transmetimit priren të jenë më të këqija nëse marrësi ndodhet më afër drejtuesit.
Figura 23. Diagrami i syrit në 400 Mbps (Shofer në U1, Marrës në U2 dhe U10)
Kjo figurë ilustron diagramet e syrit në U2 (kurba e kuqe) dhe U10 (lakore blu) për një shpejtësi të dhënash në 400 Mbps. Dridhja e rastësishme e një intervali njësi prej 1% supozohet në simulim. Drejtuesi është në U1 me cilësimet e paracaktuar të fuqisë aktuale dhe shpejtësisë së shpejtësisë. Autobusi është plotësisht i ngarkuar me RT optimale = 50 Ω. Hapja më e vogël e syve është në U10, e cila është më e largët nga U1. Lartësia e syve sampled në intervalin 0.5 njësi është 692 mV dhe 543 mV për U2 dhe U10, respektivisht. Ekziston një kufi i konsiderueshëm i zhurmës në lidhje me VTH = ± 100 mV për të dyja rastet.

Historia e rishikimit të dokumentit për AN 522: Implementimi i ndërfaqes LVDS të autobusit në familjet e mbështetura të pajisjeve Intel FPGA

Dokumentet / Burimet

intel AN 522 Implementimi i ndërfaqes LVDS të autobusit në familjet e pajisjeve të mbështetura FPGA [pdfUdhëzuesi i përdoruesit AN 522 Implementimi i ndërfaqes LVDS të autobusit në familjet e pajisjeve të mbështetura FPGA, AN 522, Zbatimi i ndërfaqes LVDS të autobusit në familjet e pajisjeve të mbështetura FPGA, ndërfaqja në familjet e pajisjeve të mbështetura FPGA, familjet e pajisjeve FPGA

Referencat

• Manuali i Përdoruesit