intel AN 522 ieviešanas kopnes LVDS interfeiss atbalstītajās FPGA ierīču saimēs

Kopne LVDS (BLVDS) paplašina LVDS punkta-punkta komunikācijas iespējas līdz vairāku punktu konfigurācijai. Multipoint BLVDS piedāvā efektīvu risinājumu daudzpunktu aizmugures lietojumprogrammām.

BLVDS ieviešanas atbalsts Intel FPGA ierīcēs

Varat ieviest BLVDS saskarnes šajās Intel ierīcēs, izmantojot uzskaitītos I/O standartus.

Piezīme:
Programmējamās piedziņas stipruma un pagrieziena ātruma funkcijas šajās ierīcēs ļauj pielāgot vairākpunktu sistēmu maksimālai veiktspējai. Lai noteiktu maksimālo atbalstīto datu pārraides ātrumu, veiciet simulāciju vai mērījumu, pamatojoties uz jūsu konkrēto sistēmas iestatījumu un lietojumprogrammu.
BLVDS Beigusiesview 4. lappusē
BLVDS tehnoloģija Intel ierīcēs 6. lpp
BLVDS enerģijas patēriņš 9. lpp
BLVDS Design Exampskatīt 10. lpp
Veiktspējas analīze 17. lpp
Dokumenta pārskatīšanas vēsture AN 522: kopnes LVDS interfeisa ieviešana atbalstītajās Intel FPGA ierīču saimēs 25. lpp.
Saistītā informācija
I/O standarti BLVDS interfeisam Intel FPGA ierīcēs 7. lpp

BLVDS Beigusiesview

Tipiska daudzpunktu BLVDS sistēma sastāv no vairākiem raidītāju un uztvērēju pāriem (uztvērējiem), kas ir savienoti ar kopni.
Daudzpunktu BLVDSIepriekšējā attēlā redzamā konfigurācija nodrošina divvirzienu pusduplekso komunikāciju, vienlaikus samazinot starpsavienojumu blīvumu. Jebkurš raiduztvērējs var uzņemties raidītāja lomu, bet pārējie raiduztvērēji darbojas kā uztvērēji (vienlaikus var būt aktīvs tikai viens raidītājs). Autobusu satiksmes kontrole, izmantojot protokolu vai aparatūras risinājumu, parasti ir nepieciešama, lai izvairītos no vadītāju strīdiem autobusā. Daudzpunktu BLVDS veiktspēju lielā mērā ietekmē kopnes kapacitatīvā slodze un izbeigšana.
Dizaina apsvērumi
Labā daudzpunktu konstrukcijā ir jāņem vērā kapacitatīvā slodze un kopnes gala savienojums, lai iegūtu labāku signāla integritāti. Jūs varat samazināt slodzes kapacitāti, izvēloties raiduztvērēju ar zemu kontaktu kapacitāti, savienotāju ar zemu kapacitāti un saglabājot īsu izvada garumu. Viens no daudzpunktu BLVDS projektēšanas apsvērumiem ir pilnībā noslogotas kopnes efektīvā diferenciālā pretestība, ko dēvē par efektīvo pretestību, un izplatīšanās aizkave caur kopni. Citi daudzpunktu BLVDS dizaina apsvērumi ietver drošu nobīdi, savienotāja veidu un kontaktdakšu, PCB kopnes izsekošanas izkārtojumu un draivera malu ātruma specifikācijas.
Efektīvā pretestība
Efektīvā pretestība ir atkarīga no kopnes trases raksturlieluma pretestības Zo un kopnes kapacitatīvās slodzes. Savienotāji, spraudņa kartes uzgalis, iepakojums un uztvērēja ieejas kapacitāte veicina kapacitatīvo slodzi, kas samazina kopnes efektīvo pretestību.
1. vienādojums. Efektīvās diferenciālās pretestības vienādojums
Izmantojiet šo vienādojumu, lai tuvinātu noslogotās kopnes efektīvo diferenciālo pretestību (Zeff).Kur:

• Zdiff (Ω) ≈ 2 × Zo = kopnes diferenciālā raksturīgā pretestība
•  Co (pF/inch) = raksturīgā kapacitāte uz kopnes garuma vienību
• CL (pF) = katras slodzes kapacitāte
•  N = kravu skaits autobusā
•  H (collas) = ​​d × N = kopnes kopējais garums
•  d (collas) = ​​atstatums starp katru spraudņa karti
•  Cd (pF/collā) = CL/d = sadalītā kapacitāte uz garuma vienību visā kopnē

Slodzes kapacitātes pieaugums vai tuvāks attālums starp spraudņu kartēm samazina efektīvo pretestību. Lai optimizētu sistēmas veiktspēju, ir svarīgi izvēlēties zemas kapacitātes raiduztvērēju un savienotāju. Katram uztvērēja izvada garumam starp savienotāju un raiduztvērēja I/O tapu jābūt pēc iespējas īsākam.
Normalizētā efektīvā pretestība pret Cd/Co
Šis attēls parāda sadalītās kapacitātes ietekmi uz normalizēto efektīvo pretestību.Pārtraukšana ir nepieciešama katrā kopnes galā, kamēr dati plūst abos virzienos. Lai samazinātu atspulgu un zvana signālu uz kopnes, gala rezistors jāsaskaņo ar faktisko pretestību. Sistēmai ar Cd/Co = 3 efektīvā pretestība ir 0.5 reizes lielāka par Zdiff. Ja autobusā ir dubultā gala, vadītājs redz līdzvērtīgu slodzi 0.25 reizes Zdiff; un tādējādi samazina signālu svārstības un diferenciālo trokšņu rezervi uztvērēja ieejām (ja tiek izmantots standarta LVDS draiveris). BLVDS draiveris risina šo problēmu, palielinot piedziņas strāvu, lai sasniegtu līdzīgu tilpumutage šūpoles pie uztvērēja ieejām.
Pavairošanas aizkave
Izplatīšanās aizkave (tPD = Zo × Co) ir laika aizkave caur pārvades līniju uz garuma vienību. Tas ir atkarīgs no raksturīgās pretestības un raksturlielumiem
autobusa kapacitāte.
Efektīva izplatīšanas aizkave
Ielādētai kopnei ar šo vienādojumu varat aprēķināt efektīvo izplatīšanās aizkavi. Varat aprēķināt laiku, kurā signāls izplatās no draivera A uz uztvērēju B kā tPDEFF × līnijas garums starp draiveri A un uztvērēju B.

BLVDS tehnoloģija Intel ierīcēs

Atbalstītās Intel ierīcēs BLVDS interfeiss tiek atbalstīts jebkurā rindā vai kolonnā I/bankās, kuras darbina 1.8 V VCCIO (Intel Arria 10 un Intel Cyclone 10 GX ierīces) vai 2.5 V (citas atbalstītās ierīces). Šajās I/O bankās interfeiss tiek atbalstīts uz diferenciālās I/O tapām, bet ne uz speciālajām pulksteņa ieejas vai pulksteņa izvades tapām. Tomēr Intel Arria 10 un Intel Cyclone 10 GX ierīcēs BLVDS interfeiss tiek atbalstīts uz īpašiem pulksteņa tapām, kuras tiek izmantotas kā vispārīgas I/O.

•  BLVDS raidītājs izmanto divus viena gala izvades buferus, bet otrais izejas buferis ir ieprogrammēts kā apgriezts.
•  BLVDS uztvērējs izmanto īpašu LVDS ievades buferi.

BLVDS I/O buferi atbalstītajās ierīcēsIzmantojiet dažādus ievades vai izvades buferus atkarībā no lietojumprogrammas veida:

• Multidrop programma — izmantojiet ievades vai izvades buferi atkarībā no tā, vai ierīce ir paredzēta draivera vai uztvērēja darbībai.
• Daudzpunktu lietojumprogramma — izvades buferim un ievades buferim ir vienas un tās pašas I/O tapas. Lai LVDS izvades buferi iestatītu trīsstāvokļu režīmā, kad tas nesūta signālus, ir nepieciešams izejas iespējošanas (oe) signāls.
•  Neiespējojiet mikroshēmas sērijas izbeigšanu (RS OCT) izvades buferim.
• Izmantojiet ārējos rezistorus izejas buferos, lai nodrošinātu pretestības saskaņošanu ar spraudņa kartes izvadu.
• Neiespējojiet mikroshēmas diferenciālo izbeigšanu (RD OCT) diferenciālajam ievades buferim, jo ​​kopnes izbeigšana parasti tiek īstenota, izmantojot ārējos gala rezistorus abos kopnes galos.

I/O standarti BLVDS interfeisam Intel FPGA ierīcēs
Varat ieviest BLVDS saskarni, izmantojot attiecīgos I/O standartus un pašreizējās stiprības prasības atbalstītajām Intel ierīcēm.
I/O standarts un līdzekļu atbalsts BLVDS interfeisam atbalstītajās Intel ierīcēs

1.  DIFFIO_TX tapa neatbalsta patiesus LVDS diferenciālos uztvērējus.

Lai iegūtu papildinformāciju, skatiet attiecīgās ierīces dokumentāciju, kas norādīta saistītās informācijas sadaļā:

• Informāciju par tapu piešķiršanu skatiet ierīces tapu izvadā files.
• Informāciju par I/O standartu funkcijām skatiet ierīces rokasgrāmatas I/O nodaļā.
•  Elektriskās specifikācijas skatiet ierīces datu lapā vai līdzstrāvas un komutācijas raksturlielumu dokumentā.

Saistītā informācija

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III ierīces izvadīšana Files
•  Intel Arria 10 ierīces kontaktligzda Files
•  Arria V ierīces piespraušana Files
•  Arria II GX Device Pin-Out Files
• Intel Cyclone 10 GX ierīces kontaktdakša Files
• Intel Cyclone 10 LP ierīces kontaktdakša Files
• Cyclone V ierīces kontaktdakša Files
•  Cyclone IV Device Pin-Out Files
• Cyclone III ierīces kontaktdakša Files
• Intel MAX 10 ierīces kontaktligzda Files
• Intel Stratix 10 vispārējas nozīmes I/O lietotāja rokasgrāmata
•  I/O funkcijas Stratix V ierīcēs
•  I/O funkcijas Stratix IV ierīcē
•  Stratix III ierīces I/O funkcijas
• I/O funkcijas Stratix V ierīcēs
•  I/O funkcijas Stratix IV ierīcē
•  Stratix III ierīces I/O funkcijas
•  I/O un ātrgaitas I/O Intel Arria 10 ierīcēs
•  I/O funkcijas programmā Arria V Devices
• I/O funkcijas Arria II ierīcēs
•  I/O un ātrgaitas I/O Intel Cyclone 10 GX ierīcēs
•  I/O un ātrgaitas I/O Intel Cyclone 10 LP ierīcēs
• I/O funkcijas Cyclone V ierīcēs
• I/O funkcijas Cyclone IV ierīcēs
•  I/O funkcijas Cyclone III ierīču saimē
• Intel MAX 10 vispārējas nozīmes I/O lietotāja rokasgrāmata
•  Intel Stratix 10 ierīču datu lapa
• Stratix V ierīces datu lapa
•  Līdzstrāvas un komutācijas raksturlielumi Stratix IV ierīcēm
•  Stratix III ierīces datu lapa: līdzstrāvas un komutācijas raksturlielumi
•  Intel Arria 10 ierīču datu lapa
•  Arria V ierīces datu lapa
• Ierīču datu lapa Arria II ierīcēm
• Intel Cyclone 10 GX ierīču datu lapa
•  Intel Cyclone 10 LP ierīces datu lapa
•  Cyclone V ierīces datu lapa
•  Cyclone IV ierīces datu lapa
• Cyclone III ierīces datu lapa
• Intel MAX 10 ierīču datu lapa

BLVDS enerģijas patēriņš

• Pirms dizaina ieviešanas ierīcē izmantojiet Excel balstītu EPE atbalstītajai ierīcei, kuru izmantojat, lai iegūtu aptuveno BLVDS I/O enerģijas patēriņa apjomu.
•  Ievades un divvirzienu tapām vienmēr ir iespējots BLVDS ievades buferis. BLVDS ievades buferis patērē strāvu, ja kopnē notiek pārslēgšanās (piemēram,ample, citi raiduztvērēji sūta un saņem datus, bet Cyclone III ierīce nav paredzētais adresāts).
•  Ja izmantojat BLVDS kā ievades buferi daudzpunktu lietojumprogrammās vai kā divvirzienu buferi daudzpunktu lietojumprogrammās, Intel iesaka ievadīt pārslēgšanas ātrumu, kas ietver visas kopnes darbības, ne tikai darbības, kas paredzētas Intel ierīces BLVDS ievades buferim.

ExampBLVDS I/O datu ievade EPE
Šis attēls parāda BLVDS I/O ierakstu ciklona III EPE. Lai uzzinātu, kādi I/O standarti ir jāizvēlas citu atbalstīto Intel ierīču EPE, skatiet saistīto informāciju.Intel iesaka izmantot Intel Quartus Prime Power Analyzer rīku, lai pēc dizaina pabeigšanas veiktu precīzu BLVDS I/O jaudas analīzi. Power Analyzer Tool aprēķina jaudu, pamatojoties uz dizaina specifiku pēc tam, kad ir pabeigta vieta un maršruts. Power Analyzer Tool izmanto lietotāja ievadītu, simulācijas atvasinātu un aprēķinātu signālu darbību kombināciju, kas apvienojumā ar detalizētiem ķēdes modeļiem nodrošina ļoti precīzus jaudas aprēķinus.
Saistītā informācija

• Jaudas analīzes nodaļa, Intel Quartus Prime Pro izdevuma rokasgrāmata
  Sniedz plašāku informāciju par Intel Quartus Prime Pro Edition Power Analyzer rīku Intel Stratix 10, Intel Arria 10 un Intel Cyclone 10 GX ierīču saimēm.
• Jaudas analīzes nodaļa, Intel Quartus Prime Standard Edition rokasgrāmata
  Sniedz plašāku informāciju par Intel Quartus Prime Standard Edition Power Analyzer rīku Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III un Intel. MAX 10 ierīču saimes.
• Early Power Estimators (EPE) un Power Analyzer lapa
  Sniedz plašāku informāciju par EPE un Intel Quartus Prime Power Analyzer rīku.
• Kopnes LVDS interfeisa ieviešana atbalstītajās Intel FPGA ierīču saimēs 3. lpp
  Uzskaita I/O standartus, kas jāizvēlas EPE, lai novērtētu BLVDS enerģijas patēriņu.

BLVDS Design Example
Dizains example parāda, kā izveidot BLVDS I/O buferi atbalstītajās ierīcēs ar attiecīgajiem vispārējas nozīmes I/O (GPIO) IP kodoliem Intel Quartus Prime programmatūrā.

•  Intel Stratix 10, Intel Arria 10 un Intel Cyclone 10 GX ierīces — izmanto GPIO Intel FPGA IP kodolu.
•  Intel MAX 10 ierīces — izmantojiet GPIO Lite Intel FPGA IP kodolu.
•  Visas pārējās atbalstītās ierīces — izmantojiet ALTIOBUF IP kodolu.

Jūs varat lejupielādēt dizainu example no saites saistītajā informācijā. BLVDS I/O bufera instancē Intel iesaka šādus vienumus:

•  Ieviesiet GPIO IP kodolu divvirzienu režīmā ar ieslēgtu diferenciālo režīmu.
•  Piešķiriet I/O standartu divvirzienu tapām:
•  BLVDS — Intel Cyclone 10 LP, Cyclone IV, Cyclone III un Intel MAX 10 ierīces.
•  Diferenciālā SSTL-2 I vai II klase — Stratix V, Stratix IV, Stratix III, Arria V, Arria II un Cyclone V ierīces.
• Diferenciālā SSTL-18 I vai II klase — Intel Stratix 10, Intel Arria 10 un Intel Cyclone 10 GX ierīces.

Ievades vai izvades buferu darbība rakstīšanas un lasīšanas darbību laikā

• Oe ports saņem oe signālu no ierīces kodola, lai iespējotu vai atspējotu viena gala izvades buferus.
•  Saglabājiet zemu oe signālu, lai lasīšanas darbības laikā izvades buferiem iestatītu trīs stāvokļus.
•  UN vārtu funkcija ir apturēt pārraidītā signāla atgriešanos ierīces kodolā. Diferenciālais ievades buferis vienmēr ir iespējots.

Saistītā informācija

•  I/O bufera (ALTIOBUF) IP Core lietotāja rokasgrāmata
•  GPIO IP Core lietotāja rokasgrāmata
•  Intel MAX 10 I/O ieviešanas rokasgrāmatas
• Ievads Intel FPGA IP kodolos
• Dizains Piemamplētāk par AN 522

Nodrošina Intel Quartus Prime dizainu exampmazāk izmantots šajā pieteikuma piezīmē.
Dizains PiemampVadlīnijas Intel Stratix 10 ierīcēm
Šīs darbības attiecas tikai uz Intel Stratix 10 ierīcēm. Pārliecinieties, vai izmantojat GPIO Intel FPGA IP kodolu.

1. Izveidojiet GPIO Intel FPGA IP kodolu, kas var atbalstīt divvirzienu ievades un izvades buferi:
   • a. Izveidojiet GPIO Intel FPGA IP kodolu.
   • b. Sadaļā Datu virziens atlasiet Bidir.
   • c. Sadaļā Datu platums ievadiet 1.
   • d. Ieslēdziet opciju Lietot diferenciālo buferi.
   • e. Reģistrācijas režīmā atlasiet nevienu.
2. Savienojiet moduļus un ieejas un izejas portus, kā parādīts nākamajā attēlā:
   Ieejas un izejas portu savienojums Piemample Intel Stratix 10 ierīcēm
3. Piešķīrumu redaktorā piešķiriet attiecīgo I/O standartu, kā parādīts nākamajā attēlā. Varat arī iestatīt pašreizējā stipruma un pagrieziena ātruma opcijas. Pretējā gadījumā programmatūra Intel Quartus Prime pieņem noklusējuma iestatījumus.
   BLVDS I/O piešķiršana Intel Quartus Prime Assignment redaktorā Intel Stratix 10 ierīcēm
4. Apkopojiet un veiciet funkcionālo simulāciju, izmantojot programmatūru ModelSim* – Intel FPGA Edition.

Saistītā informācija

• ModelSim — Intel FPGA Edition programmatūras atbalsts
  Sniedz plašāku informāciju par ModelSim — Intel FPGA Edition programmatūru un satur dažādas saites uz tādām tēmām kā instalēšana, lietošana un problēmu novēršana.
• I/O standarti BLVDS interfeisam Intel FPGA ierīcēs 7. lpp
  Uzskaita tapas un I/O standartus, kurus varat manuāli piešķirt atbalstītajās Intel FPGA ierīcēs BLVDS lietojumprogrammām.
• Dizains Piemamplētāk par AN 522
  Nodrošina Intel Quartus Prime dizainu exampmazāk izmantots šajā pieteikuma piezīmē.

Dizains PiemampVadlīnijas Intel Arria 10 ierīcēm
Šīs darbības attiecas tikai uz Intel Arria 10 ierīcēm, kas izmanto Intel Quartus Prime Standard Edition. Pārliecinieties, vai izmantojat GPIO Intel FPGA IP kodolu.

1. Atveriet vietni StratixV_blvds.qar file importēt Stratix V dizainu exampIntel Quartus Prime Standard Edition programmatūrā.
2. Migrēt dizainu examplai izmantotu GPIO Intel FPGA IP kodolu:
   • a. Izvēlnē atlasiet Projekts ➤ Jaunināt IP komponentus.
   • b. Veiciet dubultklikšķi uz entītijas “ALIOBUF”.
     Tiek parādīts ALTIOBUF IP kodola MegaWizard Plug-In Manager logs.
   • c. Izslēdziet Saskaņot projektu/noklusējumu.
   • d. Pašlaik atlasītajā ierīču saimē atlasiet Arria 10.
   • e. Noklikšķiniet uz Pabeigt un pēc tam vēlreiz noklikšķiniet uz Pabeigt.
   • f. Parādītajā dialoglodziņā noklikšķiniet uz Labi.
     Programmatūra Intel Quartus Prime Pro Edition veic migrācijas procesu un pēc tam parāda GPIO IP parametru redaktoru.
3. Konfigurējiet GPIO Intel FPGA IP kodolu, lai atbalstītu divvirzienu ievades un izvades buferi:
   • a. Sadaļā Datu virziens atlasiet Bidir.
   • b. Sadaļā Datu platums ievadiet 1.
   • c. Ieslēdziet opciju Lietot diferenciālo buferi.
   • d. Noklikšķiniet uz Pabeigt un ģenerējiet IP kodolu.
4. Savienojiet moduļus un ieejas un izejas portus, kā parādīts nākamajā attēlā:
   Ieejas un izejas portu savienojums Piemample Intel Arria 10 ierīcēm
5. Piešķīrumu redaktorā piešķiriet attiecīgo I/O standartu, kā parādīts nākamajā attēlā. Varat arī iestatīt pašreizējā stipruma un pagrieziena ātruma opcijas. Pretējā gadījumā programmatūra Intel Quartus Prime Standard Edition pieņem noklusējuma iestatījumus Intel Arria 10 ierīcēm — Diferenciālais SSTL-18 I klases vai II klases I/O standarts.
   BLVDS I/O piešķiršana Intel Quartus Prime Assignment redaktorā Intel Arria 10 ierīcēmPiezīme:
   Intel Arria 10 ierīcēm varat manuāli piešķirt gan p, gan n tapas atrašanās vietas LVDS tapām, izmantojot piešķiršanas redaktoru.
6. Apkopojiet un veiciet funkcionālo simulāciju ar ModelSim – Intel FPGA Edition programmatūru.

Saistītā informācija

• ModelSim — Intel FPGA Edition programmatūras atbalsts
  Sniedz plašāku informāciju par ModelSim — Intel FPGA Edition programmatūru un satur dažādas saites uz tādām tēmām kā instalēšana, lietošana un problēmu novēršana.
• I/O standarti BLVDS interfeisam Intel FPGA ierīcēs 7. lpp
  Uzskaita tapas un I/O standartus, kurus varat manuāli piešķirt atbalstītajās Intel FPGA ierīcēs BLVDS lietojumprogrammām.
• Dizains Piemamplētāk par AN 522
  Nodrošina Intel Quartus Prime dizainu exampmazāk izmantots šajā pieteikuma piezīmē.

Dizains PiemampVadlīnijas Intel MAX 10 ierīcēm
Šīs darbības attiecas tikai uz Intel MAX 10 ierīcēm. Noteikti izmantojiet GPIO Lite Intel FPGA IP kodolu.

1. Izveidojiet GPIO Lite Intel FPGA IP kodolu, kas var atbalstīt divvirzienu ievades un izvades buferi:
   • a. Izveidojiet GPIO Lite Intel FPGA IP kodolu.
   • b. Sadaļā Datu virziens atlasiet Bidir.
   • c. Sadaļā Datu platums ievadiet 1.
   • d. Ieslēdziet opciju Lietot pseido diferenciālo buferi.
   • e. Reģistrācijas režīmā atlasiet Apiet.
2. Savienojiet moduļus un ieejas un izejas portus, kā parādīts nākamajā attēlā:
    Ieejas un izejas portu savienojums Piemample Intel MAX 10 ierīcēm
3. Piešķīrumu redaktorā piešķiriet attiecīgo I/O standartu, kā parādīts nākamajā attēlā. Varat arī iestatīt pašreizējā stipruma un pagrieziena ātruma opcijas. Pretējā gadījumā programmatūra Intel Quartus Prime pieņem noklusējuma iestatījumus.
   BLVDS I/O piešķiršana Intel Quartus Prime piešķiršanas redaktorā Intel MAX 10 ierīcēm
4. Apkopojiet un veiciet funkcionālo simulāciju ar ModelSim – Intel FPGA Edition programmatūru.

Saistītā informācija

• ModelSim — Intel FPGA Edition programmatūras atbalsts
  Sniedz plašāku informāciju par ModelSim — Intel FPGA Edition programmatūru un satur dažādas saites uz tādām tēmām kā instalēšana, lietošana un problēmu novēršana.
• I/O standarti BLVDS interfeisam Intel FPGA ierīcēs 7. lpp
  Uzskaita tapas un I/O standartus, kurus varat manuāli piešķirt atbalstītajās Intel FPGA ierīcēs BLVDS lietojumprogrammām.
• Dizains Piemamplētāk par AN 522
  Nodrošina Intel Quartus Prime dizainu exampmazāk izmantots šajā pieteikuma piezīmē.

Dizains PiemampVadlīnijas visām atbalstītajām ierīcēm, izņemot Intel Arria 10, Intel Cyclone 10 GX un Intel MAX 10

Šīs darbības attiecas uz visām atbalstītajām ierīcēm, izņemot Intel Arria 10, Intel Cyclone 10 GX un Intel MAX 10. Pārliecinieties, vai izmantojat ALTIOBUF IP kodolu.

1.  Izveidojiet ALTIOBUF IP kodolu, kas var atbalstīt divvirzienu ievades un izvades buferi:
   • a. Izveidojiet ALTIOBUF IP kodolu.
   • b. Konfigurējiet moduli kā divvirzienu buferi.
   • c. Sadaļā Kāds ir instantiējamo buferu skaits ievadiet 1.
   • d. Ieslēdziet opciju Izmantot diferenciālo režīmu.
2. Savienojiet moduļus un ieejas un izejas portus, kā parādīts nākamajā attēlā:
    Ieejas un izejas portu savienojums Piemample visām atbalstītajām ierīcēm, izņemot Intel Arria 10, Intel Cyclone 10 GX un Intel MAX 10 ierīces
3. Piešķīrumu redaktorā atbilstoši savai ierīcei piešķiriet attiecīgo I/O standartu, kā parādīts nākamajā attēlā. Varat arī iestatīt pašreizējā stipruma un pagrieziena ātruma opcijas. Pretējā gadījumā programmatūra Intel Quartus Prime pieņem noklusējuma iestatījumus.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III un Cyclone III LS ierīces — BLVDS I/O standarts divvirzienu p un n tapām, kā parādīts nākamajā attēlā.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II un Cyclone V ierīces — diferenciālais SSTL-2 I klases vai II klases I/O standarts.
     BLVDS I/O piešķiršana Intel Quartus Prime Assignment EditorPiezīme: Varat manuāli piešķirt gan p, gan n tapas atrašanās vietas katrai atbalstītajai ierīcei, izmantojot piešķiršanas redaktoru. Informāciju par atbalstītajām ierīcēm un tapām, kuras varat piešķirt manuāli, skatiet attiecīgajā informācijā.
4. Apkopojiet un veiciet funkcionālo simulāciju ar ModelSim – Intel FPGA Edition programmatūru.

ExampFunkcionālās simulācijas rezultātus
Kad tiek apstiprināts oe signāls, BLVDS ir rakstīšanas darbības režīmā. Kad oe signāls ir dezertēts, BLVDS ir lasīšanas darbības režīmā.Piezīme:
Simulācijai, izmantojot Verilog HDL, varat izmantot blvds_tb.v testa stendu, kas ir iekļauts attiecīgajā dizainā, piemēram,ample.
Saistītā informācija

• ModelSim — Intel FPGA Edition programmatūras atbalsts
  Sniedz plašāku informāciju par ModelSim — Intel FPGA Edition programmatūru un satur dažādas saites uz tādām tēmām kā instalēšana, lietošana un problēmu novēršana.
• I/O standarti BLVDS interfeisam Intel FPGA ierīcēs 7. lpp
  Uzskaita tapas un I/O standartus, kurus varat manuāli piešķirt atbalstītajās Intel FPGA ierīcēs BLVDS lietojumprogrammām.
• Dizains Piemamplētāk par AN 522
  Nodrošina Intel Quartus Prime dizainu exampmazāk izmantots šajā pieteikuma piezīmē.

Veiktspējas analīze

Daudzpunktu BLVDS veiktspējas analīze parāda kopnes beigu, ielādes, vadītāja un uztvērēja raksturlielumu, kā arī vadītāja uztvērēja atrašanās vietas ietekmi uz sistēmu. Varat izmantot komplektācijā iekļauto BLVDS dizainu, piemamplai analizētu daudzpunktu lietojumprogrammas veiktspēju:

•  Ciklons III BLVDS dizains, piemample — šis dizains example ir piemērojams visām atbalstītajām Stratix, Arria un Cyclone ierīču sērijām. Intel Arria 10 vai Intel Cyclone 10 GX ierīču saimei jums ir jāmigrē dizains exampvispirms sazinieties ar attiecīgo ierīču saimi, pirms varat to izmantot.
• Intel MAX 10 BLVDS dizains example — šis dizains example ir piemērojams Intel MAX 10 ierīču saimei.
• Intel Stratix 10 BLVDS dizains example — šis dizains example ir piemērojams Intel Stratix 10 ierīču saimei.

Piezīme:
Daudzpunktu BLVDS veiktspējas analīze šajā sadaļā ir balstīta uz Cyclone III BLVDS ievades/izvades bufera informācijas specifikācijas (IBIS) modeļa simulāciju programmā HyperLynx*.
Intel iesaka simulācijai izmantot šos Intel IBIS modeļus:

• Stratix III, Stratix IV un Stratix V ierīces — ierīcei specifisks diferenciālais SSTL-2 IBIS modelis
• Intel Stratix 10, Intel Arria 10(2) un Intel Cyclone 10 GX ierīces:
  •  Izvades buferis — diferenciālais SSTL-18 IBIS modelis
  • Ievades buferis — LVDS IBIS modelis

Saistītā informācija

• Intel FPGA IBIS modeļa lapa
  Nodrošina Intel FPGA ierīču modeļu lejupielādi.
•  Dizains Piemamplētāk par AN 522
  Nodrošina Intel Quartus Prime dizainu exampmazāk izmantots šajā pieteikuma piezīmē.

Sistēmas iestatīšana

 Daudzpunktu BLVDS ar Cyclone III BLVDS raiduztvērējiem
Šajā attēlā parādīta daudzpunktu topoloģijas shēma ar desmit Cyclone III BLVDS raiduztvērējiem (nosaukti no U1 līdz U10).Tiek pieņemts, ka autobusu pārvades līnijai ir šādi raksturlielumi:

•  Sloksnes līnija
•  Raksturīgā pretestība 50 Ω
• Raksturīgā kapacitāte 3.6 pF collā
•  Garums 10 collas
• Intel Arria 10 IBIS modeļi ir provizoriski un nav pieejami Intel IBIS modelim web lappuse. Ja jums ir nepieciešami šie sākotnējie Intel Arria 10 IBIS modeļi, sazinieties ar Intel.
• Kopnes diferenciālā raksturīgā pretestība ir aptuveni 100 Ω
•  Attālums starp katru raiduztvērēju ir 1 colla
• Kopne ir izbeigta abos galos ar gala rezistoru RT

• Noklusējuma piedziņas stiprums 12 mA
• Lēna ātruma iestatījumi pēc noklusējuma
• Katra raiduztvērēja kontaktu kapacitāte 6 pF
•  Katra BLVDS raiduztvērēja daļa ir 1 collas mikrosloksne ar raksturīgo pretestību 50 Ω un raksturīgo kapacitāti 3 pF collā.
•  Tiek pieņemts, ka katra raiduztvērēja savienojuma kapacitāte (savienotājs, spilventiņš un caurums PCB) ir 2 pF
• Katras slodzes kopējā kapacitāte ir aptuveni 11 pF

1 collas slodzes atstatumam sadalītā kapacitāte ir vienāda ar 11 pF uz collu. Lai samazinātu atstarošanos, ko izraisa izciļņi, kā arī vājinātu signālus, kas izplūst no
draiveri, katra raiduztvērēja izejā ir novietota pretestība, kas atbilst 50 Ω rezistors RS.

Autobusa pārtraukšana
Pilnībā noslogotās kopnes efektīvā pretestība ir 52 Ω, ja aizvietojat kopnes raksturīgo kapacitāti un sadalīto kapacitāti uz iestatījuma garuma vienību ar efektīvo diferenciālās pretestības vienādojumu. Lai nodrošinātu optimālu signāla integritāti, jums ir jāsaskaņo RT ar 52 Ω. Sekojošie attēli parāda saskaņotas, nepietiekamas un pārmērīgas izbeigšanas ietekmi uz diferenciālo viļņu formu (VID) uztvērēja ieejas tapās. Datu pārraides ātrums ir 100 Mbps. Šajos attēlos nepietiekama izslēgšana (RT = 25 Ω) rada atspulgus un ievērojami samazina trokšņa robežu. Dažos gadījumos pārtraukšana pat pārkāpj uztvērēja slieksni (VTH = ±100 mV). Ja RT tiek mainīts uz 50 Ω, attiecībā pret VTH ir ievērojama trokšņa robeža, un atstarojums ir niecīgs.

Autobusa pārtraukšanas efekts (vadītājs U1, uztvērējs U2)
Šajā attēlā U1 darbojas kā raidītājs un U2 līdz U10 ir uztvērēji.

Autobusa pārtraukšanas efekts (vadītājs U1, uztvērējs U10)
Šajā attēlā U1 darbojas kā raidītājs un U2 līdz U10 ir uztvērēji.

Autobusa pārtraukšanas efekts (vadītājs U5, uztvērējs U6)
Šajā attēlā U5 ir raidītājs, bet pārējie ir uztvērēji.

Autobusa pārtraukšanas efekts (vadītājs U5, uztvērējs U10)
Šajā attēlā U5 ir raidītājs, bet pārējie ir uztvērēji.Vadītāja un uztvērēja relatīvais novietojums autobusā ietekmē arī uztvertā signāla kvalitāti. Vadītājam tuvākais uztvērējs izjūt vissliktāko pārvades līnijas efektu, jo šajā vietā malas ātrums ir visātrākais. Tas pasliktinās, ja vadītājs atrodas autobusa vidū.
Piemēram,ampsalīdziniet 16. attēlu 20. lappusē un 18. attēlu 21. lappusē. VID uztvērējā U6 (vadītājs pie U5) uzrāda lielāku zvana signālu nekā uztvērējā U2 (vadītājs pie U1). No otras puses, malu ātrums tiek palēnināts, ja uztvērējs atrodas tālāk no vadītāja. Lielākais reģistrētais pieauguma laiks ir 1.14 ns, kad vadītājs atrodas autobusa vienā galā (U1), bet uztvērējs atrodas otrā galā (U10).

Stubl garums
Garāks stumbra garums ne tikai palielina lidojuma laiku no vadītāja līdz uztvērējam, bet arī rada lielāku slodzes kapacitāti, kas izraisa lielāku atspīdumu.

Palielinoties stubs garumam (vadītājs U1, uztvērējs U10)
Šis skaitlis salīdzina VID pie U10, kad izstumšanas garums ir palielināts no vienas collas līdz divām collām un vadītājs atrodas U1.

Izbeigšana
Vadītāja pretestība ir jāsaskaņo ar stub raksturīgo pretestību. Sērijas izbeigšanas rezistora RS novietošana pie draivera izejas ievērojami samazina negatīvo pārvades līnijas efektu, ko izraisa garas stubs un ātras malas. Turklāt RS var mainīt, lai vājinātu VID atbilstoši uztvērēja specifikācijām.

Apturēšanas izbeigšanas efekts (vadītājs U1, uztvērējs U2 un U10)
Šis skaitlis salīdzina VID pie U2 un U10, kad U1 pārraida.

Driver Slew Rate
Ātrs pagrieziena ātrums palīdz uzlabot pieauguma laiku, īpaši uztvērējā, kas atrodas vistālāk no vadītāja. Tomēr ātrāks pagrieziena ātrums arī palielina zvana signālu atstarošanas dēļ.

Driver Edge Rate ietekme (vadītājs U1, uztvērējs U2 un U10)
Šis attēls parāda vadītāja pagrieziena ātruma efektu. Tiek salīdzināts lēnas un ātras pagrieziena ātrums ar 12 mA piedziņas jaudu. Vadītājs atrodas U1, un tiek pārbaudītas diferenciālās viļņu formas U2 un U10.

Vispārējā sistēmas veiktspēja

Lielākais datu pārraides ātrums, ko atbalsta daudzpunktu BLVDS, tiek noteikts, aplūkojot no vadītāja vistālāk esošā uztvērēja acu diagrammu. Šajā vietā pārraidītajam signālam ir vislēnākais malu ātrums un tas ietekmē acs atvēršanu. Lai gan saņemtā signāla kvalitāte un trokšņa robežas mērķis ir atkarīgi no lietojumiem, jo ​​plašāks ir acs atvērums, jo labāk. Tomēr jāpārbauda arī vadītājam tuvākais uztvērējs, jo pārvades līnijas efekti mēdz būt sliktāki, ja uztvērējs atrodas tuvāk vadītājam.
23. attēls. Acu diagramma pie 400 Mb/s (draiveris U1, uztvērējs U2 un U10)
Šis attēls ilustrē acu diagrammas pie U2 (sarkanā līkne) un U10 (zilā līkne) datu pārraides ātrumam 400 Mbps. Simulācijā tiek pieņemta nejauša nervozitāte ar 1% vienības intervālu. Vadītājs ir U1 ar noklusējuma strāvas stipruma un pagrieziena ātruma iestatījumiem. Kopne ir pilnībā noslogota ar optimālo RT = 50 Ω. Mazākā acs atvere ir pie U10, kas atrodas vistālāk no U1. Acu augstums sampLED ar 0.5 vienību intervālu ir attiecīgi 692 mV un 543 mV U2 un U10. Abos gadījumos ir ievērojama trokšņa robeža attiecībā pret VTH = ±100 mV.

Dokumentu pārskatīšanas vēsture AN 522: kopnes LVDS interfeisa ieviešana atbalstītajās Intel FPGA ierīču saimēs

Dokumenti / Resursi

intel AN 522 ieviešanas kopnes LVDS interfeiss atbalstītajās FPGA ierīču saimēs [pdfLietotāja rokasgrāmata AN 522 ieviešanas kopnes LVDS interfeiss atbalstītajās FPGA ierīču saimēs, AN 522, kopnes LVDS interfeisa ieviešana atbalstītajās FPGA ierīču saimēs, interfeiss atbalstītajās FPGA ierīču saimēs, FPGA ierīču saimes

Atsauces

• Lietotāja rokasgrāmata