Intel AN 522 ימפּלעמענטינג ויטאָבוס LVDS צובינד אין שטיצט פפּגאַ דיווייס פאַמיליעס

ויטאָבוס LVDS (BLVDS) יקסטענדז די פיייקייט פון LVDS פונט-צו-פונט קאָמוניקאַציע צו מולטיפּאָינט קאַנפיגיעריישאַן. Multipoint BLVDS אָפפערס אַן עפעקטיוו לייזונג פֿאַר מולטיפּאָינט באַקקפּלאַנע אַפּלאַקיישאַנז.

BLVDS ימפּלעמענטאַטיאָן שטיצן אין Intel FPGA דעוויסעס

איר קענען ינסטרומענט BLVDS ינטערפייסיז אין די ינטעל דעוויסעס ניצן די ליסטעד י / אָ סטאַנדאַרדס.

באַמערקונג:
די פּראָוגראַמאַבאַל פאָר שטאַרקייט און טייטן קורס פֿעיִקייטן אין די דעוויסעס לאָזן איר צו קאַסטאַמייז דיין מולטיפּאָינט סיסטעם פֿאַר מאַקסימום פאָרשטעלונג. צו באַשטימען די מאַקסימום געשטיצט דאַטן קורס, דורכפירן אַ סימיאַליישאַן אָדער מעזשערמאַנט באזירט אויף דיין ספּעציפיש סיסטעם סעטאַפּ און אַפּלאַקיישאַן.
BLVDS איבערview אויף בלאַט 4
BLVDS טעכנאָלאָגיע אין ינטעל דעוויסעס אויף בלאַט 6
BLVDS מאַכט קאַנסאַמשאַן אויף בלאַט 9
BLVDS פּלאַן עקסampאויף בלאַט 10
פאָרשטעלונג אַנאַליסיס אויף בלאַט 17
דאָקומענט רעוויזיע געשיכטע פֿאַר אַן 522: ימפּלאַמענטינג ויטאָבוס LVDS צובינד אין שטיצט Intel FPGA דיווייס פאַמיליעס אויף בלאַט 25
פֿאַרבונדענע אינפֿאָרמאַציע
י / אָ סטאַנדאַרדס פֿאַר BLVDS צובינד אין Intel FPGA דעוויסעס אויף בלאַט 7

BLVDS איבערview

טיפּיש מולטיפּאָינט BLVDS סיסטעם באשטייט פון אַ נומער פון טראַנסמיטער און ופנעמער פּערז (טראַנססעיווערס) וואָס זענען קאָננעקטעד צו די ויטאָבוס.
Multipoint BLVDSדי קאַנפיגיעריישאַן אין די פריערדיקע פיגור גיט ביידירעקטיאָנאַל האַלב-דופּלעקס קאָמוניקאַציע בשעת מינאַמייזינג ינטערקאַנעקט געדיכטקייַט. יעדער טראַנססעיווער קענען נעמען די ראָלע פון ​​אַ טראַנסמיטער, מיט די רוען טראַנססעיווערס אַקטינג ווי ריסיווערז (בלויז איין טראַנסמיטער קענען זיין אַקטיוו אין אַ צייַט). ויטאָבוס פאַרקער קאָנטראָל, אָדער דורך אַ פּראָטאָקאָל אָדער ייַזנוואַרג לייזונג איז טיפּיקלי פארלאנגט צו ויסמיידן שאָפער קאַנטענשאַן אויף די ויטאָבוס. די פאָרשטעלונג פון אַ מולטיפּאָינט BLVDS איז זייער אַפעקטאַד דורך די קאַפּאַסיטיווע לאָודינג און טערמאַניישאַן אויף די ויטאָבוס.
פּלאַן קאָנסידעראַטיאָנס
א גוט מולטיפּאָינט פּלאַן מוזן באַטראַכטן די קאַפּאַסיטיווע מאַסע און טערמאַניישאַן אויף די ויטאָבוס צו באַקומען בעסער סיגנאַל אָרנטלעכקייַט. איר קענען מינאַמייז די מאַסע קאַפּאַסאַטאַנס דורך סאַלעקטינג אַ טראַנססעיווער מיט נידעריק שטיפט קאַפּאַסאַטאַנס, קאַנעקטער מיט נידעריק קאַפּאַסאַטאַנס און האַלטן די שטיק לענג קורץ. איינער פון די מולטיפּאָינט BLVDS פּלאַן באַטראַכטונג איז די עפעקטיוו דיפערענטשאַל ימפּידאַנס פון אַ גאָר לאָודיד ויטאָבוס, ריפערד צו ווי עפעקטיוו ימפּידאַנס, און די פּראַפּאַגיישאַן פאַרהאַלטן דורך די ויטאָבוס. אנדערע מולטיפּאָינט BLVDS פּלאַן קאַנסידעריישאַנז אַרייַננעמען דורכפאַל-זיכער בייינג, קאַנעקטער טיפּ און שטיפט-אויס, פּקב ויטאָבוס שפּור אויסלייג און שאָפער ברעג קורס ספּעסאַפאַקיישאַנז.
עפעקטיוו ימפּידאַנס
די עפעקטיוו ימפּידאַנס דעפּענדס אויף די ויטאָבוס שפּור כאַראַקטעריסטיש ימפּידאַנס זאָ און קאַפּאַסיטיווע לאָודינג אויף די ויטאָבוס. די קאַנעקטערז, די שטויב אויף די צאַפּן-אין קאָרט, די פּאַקקאַגינג און די ופנעמער אַרייַנשרייַב קאַפּאַסאַטאַנס אַלע ביישטייערן צו קאַפּאַסיטיווע לאָודינג, וואָס ראַדוסאַז די ויטאָבוס עפעקטיוו ימפּידאַנס.
יקווייזשאַן 1. עפעקטיוו דיפפערענטשאַל ימפּעדאַנסע יקווייזשאַן
ניצן דעם יקווייזשאַן צו דערנענטערן די עפעקטיוו דיפערענטשאַל ימפּידאַנס פון די לאָודיד ויטאָבוס (Zeff).וואו:

• זדיף (Ω) ≈ 2 × זאָ = די דיפערענטשאַל כאַראַקטעריסטיש ימפּידאַנס פון די ויטאָבוס
•  קאָ (פּף / אינטש) = כאַראַקטעריסטיש קאַפּאַסאַטאַנס פּער אַפּאַראַט לענג פון די ויטאָבוס
• קל (פּף) = קאַפּאַסאַטאַנס פון יעדער מאַסע
•  N = נומער פון לאָודז אויף די ויטאָבוס
•  ה (אינטש) = ד × ען = גאַנץ לענג פון די ויטאָבוס
•  ד (אינטש) = ספּייסינג צווישן יעדער צאַפּן-אין קאָרט
•  סי (פּף / אינטש) = קל / ד = פונאנדערגעטיילט קאַפּאַסאַטאַנס פּער אַפּאַראַט לענג אַריבער די ויטאָבוס

די ינקראַמאַנט אין מאַסע קאַפּאַסאַטאַנס אָדער נעענטער ספּייסינג צווישן די צאַפּן-אין קאַרדס ראַדוסאַז די עפעקטיוו ימפּידאַנס. צו אַפּטאַמייז די סיסטעם פאָרשטעלונג, עס איז וויכטיק צו סעלעקטירן אַ טראַנססעיווער און קאַנעקטער מיט נידעריק קאַפּאַסאַטיאַנס. האַלטן די לענג פון יעדער ופנעמער שטום צווישן די קאַנעקטער און טראַנססעיווער י / אָ שטיפט ווי קורץ ווי מעגלעך.
נאָרמאַליזעד עפעקטיוו ימפּידאַנס קעגן סי / קאָו
דער פיגור ווייזט די יפעקץ פון פונאנדערגעטיילט קאַפּאַסאַטאַנס אויף נאָרמאַלייזד עפעקטיוו ימפּידאַנס.טערמאַניישאַן איז פארלאנגט אין יעדער סוף פון די ויטאָבוס, בשעת די דאַטן פלאָוז אין ביידע אינסטרוקציעס. צו רעדוצירן אָפּשפּיגלונג און רינגינג אויף די ויטאָבוס, איר מוזן גלייַכן די טערמאַניישאַן רעסיסטאָר צו די עפעקטיוו ימפּידאַנס. פֿאַר אַ סיסטעם מיט CD/Co = 3, די עפעקטיוו ימפּידאַנס איז 0.5 מאל פון זדיף. מיט טאָפּל טערמאַניישאַנז אויף די ויטאָבוס, דער שאָפער זעט אַן עקוויוואַלענט מאַסע פון ​​0.25 מאל פון זדיף; און אַזוי ראַדוסאַז די סיגנאַלז מאַך און דיפערענטשאַל ראַש גרענעץ אַריבער די ופנעמער ינפּוץ (אויב נאָרמאַל LVDS שאָפער איז געניצט). דער BLVDS שאָפער אַדרעסז דעם אַרויסגעבן דורך ינקריסינג די פאָר קראַנט צו דערגרייכן ענלעך וואַלtage מאַך אין די ופנעמער ינפּוץ.
פאַרשפּרייטונג פאַרהאַלטן
די פּראַפּאַגיישאַן פאַרהאַלטן (טפּד = Zo × Co) איז די צייט פאַרהאַלטן דורך די טראַנסמיסיע שורה פּער אַפּאַראַט לענג. עס דעפּענדס אויף די כאַראַקטעריסטיש ימפּידאַנס און קוואַליטעט
קאַפּאַסאַטאַנס פון די ויטאָבוס.
עפעקטיוו פּראַפּאַגיישאַן פאַרהאַלטן
פֿאַר אַ לאָודיד ויטאָבוס, איר קענען רעכענען די עפעקטיוו פּראַפּאַגיישאַן פאַרהאַלטן מיט דעם יקווייזשאַן. איר קענען רעכענען די צייט פֿאַר די סיגנאַל צו פאַרשפּרייטן פון שאָפער א צו ופנעמער ב ווי די tPDEFF × לענג פון די שורה צווישן שאָפער א און ופנעמער ב.

BLVDS טעכנאָלאָגיע אין ינטעל דעוויסעס

אין געשטיצט ינטעל דעוויסעס, די BLVDS צובינד איז געשטיצט אין קיין רודערן אָדער זייַל איך / באַנקס וואָס זענען פּאַוערד דורך אַ VCCIO פון 1.8 וו (ינטעל אַרריאַ 10 און ינטעל סיקלאָנע 10 גקס דעוויסעס) אָדער 2.5 וו (אנדערע געשטיצט דעוויסעס). אין די י / אָ באַנקס, די צובינד איז געשטיצט אויף די דיפערענטשאַל י / אָ פּינס אָבער נישט אויף די דעדאַקייטאַד זייגער אַרייַנשרייַב אָדער זייגער רעזולטאַט פּינס. אָבער, אין Intel Arria 10 און Intel Cyclone 10 GX דעוויסעס, די BLVDS צובינד איז געשטיצט אויף דעדאַקייטאַד זייגער פּינס וואָס זענען געניצט ווי אַלגעמיין I / Os.

•  די BLVDS טראַנסמיטער ניצט צוויי איין-געענדיקט רעזולטאַט באַפערז מיט די רגע רעזולטאַט באַפער פּראָוגראַמד ווי ינווערטיד.
•  די BLVDS ופנעמער ניצט אַ דעדאַקייטאַד LVDS אַרייַנשרייַב באַפער.

BLVDS I/O באַפערס אין די שטיצט דעוויסעסניצן פאַרשידענע אַרייַנשרייַב אָדער רעזולטאַט באַפערז דיפּענדינג אויף די אַפּלאַקיישאַן טיפּ:

• מולטידראָפּ אַפּלאַקיישאַן - נוצן די אַרייַנשרייַב אָדער רעזולטאַט באַפער דיפּענדינג אויף צי די מיטל איז בדעה פֿאַר שאָפער אָדער ופנעמער אָפּעראַציע.
• מולטיפּאָינט אַפּלאַקיישאַן - דער רעזולטאַט באַפער און אַרייַנשרייַב באַפער שאַרעס די זעלבע י / אָ פּינס. איר דאַרפן אַ רעזולטאַט געבן (אָע) סיגנאַל צו טרי-שטאַט די LVDS רעזולטאַט באַפער ווען עס איז נישט שיקט סיגנאַלז.
•  דו זאלסט נישט געבן די טערמאַניישאַן אויף-שפּאָן סעריע (RS OCT) פֿאַר די רעזולטאַט באַפער.
• ניצן פונדרויסנדיק ריזיסטערז ביי די רעזולטאַט באַפערז צו צושטעלן ימפּידאַנס וואָס ריכטן זיך צו די שטום אויף די צאַפּן-אין קאָרט.
• דו זאלסט נישט געבן די דיפערענטשאַל טערמאַניישאַן אויף-שפּאָן (RD OCT) פֿאַר די דיפערענטשאַל אַרייַנשרייַב באַפער ווייַל די ויטאָבוס טערמאַניישאַן איז יוזשאַוואַלי ימפּלאַמענאַד מיט די פונדרויסנדיק טערמאַניישאַן רעסיסטאָרס אין ביידע ענדס פון די ויטאָבוס.

איך / אָ סטאַנדאַרדס פֿאַר BLVDS צובינד אין Intel FPGA דעוויסעס
איר קענען ינסטרומענט די BLVDS צובינד ניצן די באַטייַטיק י / אָ סטאַנדאַרדס און קראַנט שטאַרקייט רעקווירעמענץ פֿאַר די געשטיצט ינטעל דעוויסעס.
איך / אָ סטאַנדאַרד און פֿעיִקייטן שטיצן פֿאַר די BLVDS צובינד אין שטיצט ינטעל דעוויסעס

1.  DIFFIO_TX שטיפט שטיצט נישט אמת LVDS דיפערענטשאַל ראַסיווערז.

פֿאַר מער אינפֿאָרמאַציע, אָפּשיקן צו די ריספּעקטיוו מיטל דאַקיומענטיישאַן ווי ליסטעד אין די פֿאַרבונדענע אינפֿאָרמאַציע אָפּטיילונג:

• פֿאַר שטיפט אַסיינמאַנץ אינפֿאָרמאַציע, אָפּשיקן צו די מיטל שטיפט אויס files.
• פֿאַר די I/O סטאַנדאַרדס פֿעיִקייטן, אָפּשיקן צו די I/O קאַפּיטל פון די מיטל האַנדבאָאָק.
•  פֿאַר די עלעקטריקאַל ספּעסאַפאַקיישאַנז, אָפּשיקן צו די מיטל דאַטאַשיט אָדער דק און סוויטשינג קעראַקטעריסטיקס דאָקומענט.

פֿאַרבונדענע אינפֿאָרמאַציע

•  Intel Stratix 10 Pin-Out Files
•  Stratix V שפּילקע-אָוט Files
• סטראַטיקס IV שפּילקע-אויס Files
•  Stratix III מיטל שפּילקע-אָוט Files
•  ינטעל אַרריאַ 10 דיווייס שפּילקע אָוט Files
•  אַרria V דיווייס שפּילקע אָוט Files
•  Arria II GX Device Pin-Out Files
• ינטעל סיקלאָן 10 גקס דיווייס שפּילקע אָוט Files
• ינטעל סיקלאָנע 10 לפּ מיטל שפּילקע-אָוט Files
• סיקלאָון V מיטל שפּילקע-אָוט Files
•  סיקלאָון יוו מיטל שפּילקע-אויס Files
• סיקלאָון ווו דיווייס שפּילקע-אָוט Files
• ינטעל מאַקס 10 דיווייס שפּילקע אָוט Files
• Intel Stratix 10 אַלגעמיינע ציל י / אָ באַניצער גייד
•  איך / אָ פֿעיִקייטן אין Stratix V דעוויסעס
•  איך / אָ פֿעיִקייטן אין Stratix IV מיטל
•  Stratix III מיטל איך / אָ פֿעיִקייטן
• איך / אָ פֿעיִקייטן אין Stratix V דעוויסעס
•  איך / אָ פֿעיִקייטן אין Stratix IV מיטל
•  Stratix III מיטל איך / אָ פֿעיִקייטן
•  י / אָ און הויך ספּיד י / אָ אין Intel Arria 10 דעוויסעס
•  איך / אָ פֿעיִקייטן אין Arria V דעוויסעס
• איך / אָ פֿעיִקייטן אין Arria II דעוויסעס
•  י / אָ און הויך ספּיד י / אָ אין ינטעל סיקלאָנע 10 גקס דעוויסעס
•  י / אָ און הויך ספּיד י / אָ אין Intel Cyclone 10 LP דעוויסעס
• איך / אָ פֿעיִקייטן אין סיקלאָון V דעוויסעס
• איך / אָ פֿעיִקייטן אין סיקלאָון יוו דעוויסעס
•  י / אָ פֿעיִקייטן אין די Cyclone III מיטל משפּחה
• Intel MAX 10 אַלגעמיינע ציל י / אָ באַניצער גייד
•  Intel Stratix 10 Device Datasheet
• Stratix V דיווייס דאַטאַשעעט
•  דק און סוויטשינג קעראַקטעריסטיקס פֿאַר Stratix IV דעוויסעס
•  Stratix III מיטל דאַטאַשעעט: דק און סוויטשינג קעראַקטעריסטיקס
•  Intel Arria 10 מיטל דאַטאַשעעט
•  אַרria V מיטל דאַטאַשעעט
• מיטל דאַטאַשעעט פֿאַר Arria II דעוויסעס
• Intel Cyclone 10 GX Device Datasheet
•  ינטעל סיקלאָנע 10 לפּ מיטל דאַטאַשעעט
•  סיקלאָון V מיטל דאַטאַשעעט
•  סיקלאָון יוו מיטל דאַטאַשעעט
• סיקלאָון ווו מיטל דאַטאַשעעט
• ינטעל מאַקס 10 מיטל דאַטאַשעעט

BLVDS מאַכט קאַנסאַמשאַן

• איידער ימפּלאַמענינג דיין פּלאַן אין די מיטל, נוצן די עקססעל-באזירט EPE פֿאַר די געשטיצט מיטל איר נוצן צו באַקומען אַן עסטימאַטעד גרייס פון די BLVDS I/O מאַכט קאַנסאַמשאַן.
•  פֿאַר אַרייַנשרייַב און ביידירעקטיאָנאַל פּינס, די BLVDS אַרייַנשרייַב באַפער איז שטענדיק ענייבאַלד. די BLVDS אַרייַנשרייַב באַפער קאַנסומז מאַכט אויב עס איז סוויטשינג טעטיקייט אויף די ויטאָבוס (למשלampליי, אנדערע טראַנססעיווערס זענען שיקט און ריסיווינג דאַטן, אָבער די Cyclone III מיטל איז נישט דער בדעה באַקומער).
•  אויב איר נוצן BLVDS ווי אַ אַרייַנשרייַב באַפער אין מולטידראָפּ אָדער ווי אַ ביידירעקטיאָנאַל באַפער אין מולטיפּאָינט אַפּלאַקיישאַנז, ינטעל רעקאַמענדז צו אַרייַן אַ טאַגאַל קורס וואָס ינקלודז אַלע אַקטיוויטעטן אויף די ויטאָבוס, ניט בלויז אַקטיוויטעטן בדעה פֿאַר די BLVDS אַרייַנשרייַב באַפער פון ינטעל מיטל.

Exampדי BLVDS י / אָ דאַטאַ פּאָזיציע אין די EPE
דער פיגור ווייזט די BLVDS I / O פּאָזיציע אין די Cyclone III EPE. פֿאַר I/O סטאַנדאַרדס צו אויסקלייַבן אין די EPE פון אנדערע געשטיצט ינטעל דעוויסעס, אָפּשיקן צו די פֿאַרבונדענע אינפֿאָרמאַציע.ינטעל רעקאַמענדז אַז איר נוצן די Intel Quartus Prime Power Analyzer Tool צו דורכפירן אַן פּינטלעך BLVDS I/O מאַכט אַנאַליסיס נאָך פאַרענדיקן דיין פּלאַן. די מאַכט אַנאַליזער טול עסטאַמאַץ מאַכט באזירט אויף די ספּעסאַפאַקיישאַנז פון די פּלאַן נאָך דעם אָרט-און-וועג איז געענדיקט. די פּאָווער אַנאַליזער טול אַפּלייז אַ קאָמבינאַציע פון ​​באַניצער-אַרייַן, סימיאַליישאַן-דערייווד און עסטימאַטעד סיגנאַל אַקטיוויטעטן וואָס, קאַמביינד מיט די דיטיילד קרייַז מאָדעלס, גיט זייער פּינטלעך מאַכט עסטאַמאַץ.
פֿאַרבונדענע אינפֿאָרמאַציע

• מאַכט אַנאַליסיס קאַפּיטל, Intel Quartus Prime Pro Edition האַנדבאָאָק
  גיט מער אינפֿאָרמאַציע וועגן די Intel Quartus Prime Pro Edition Power Analyzer געצייַג פֿאַר די Intel Stratix 10, Intel Arria 10 און Intel Cyclone 10 GX מיטל פאַמיליעס.
• מאַכט אַנאַליסיס קאַפּיטל, Intel Quartus Prime Standard Edition האַנדבאָאָק
  גיט מער אינפֿאָרמאַציע וועגן די Intel Quartus Prime Standard Edition Power Analyzer געצייַג פֿאַר די Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III און Intel מאַקס 10 מיטל משפחות.
• פרי פּאָווער עסטימאַטאָרס (EPE) און פּאָווער אַנאַליזער בלאַט
  גיט מער אינפֿאָרמאַציע וועגן די EPE און די Intel Quartus Prime Power Analyzer געצייַג.
• ימפּלאַמענטינג ויטאָבוס LVDS צובינד אין שטיצט Intel FPGA דיווייס פאַמיליעס אויף בלאַט 3
  רשימות די י / אָ סטאַנדאַרדס צו אויסקלייַבן אין די EPE צו אָפּשאַצן די BLVDS מאַכט קאַנסאַמשאַן.

BLVDS פּלאַן עקסample
דער פּלאַן עקסampדי ווייַזן איר ווי צו ינסטאַנטייט די BLVDS I/O באַפער אין די געשטיצט דעוויסעס מיט די באַטייַטיק I/O (GPIO) IP קאָרעס אין די Intel Quartus Prime ווייכווארג.

•  Intel Stratix 10, Intel Arria 10 און Intel Cyclone 10 GX דעוויסעס - נוצן די GPIO Intel FPGA IP האַרץ.
•  Intel MAX 10 דעוויסעס - נוצן די GPIO Lite Intel FPGA IP האַרץ.
•  אַלע אנדערע געשטיצט דעוויסעס - נוצן די ALTIOBUF IP האַרץ.

איר קענען אראפקאפיע די פּלאַן עקסampפון די לינק אין די פֿאַרבונדענע אינפֿאָרמאַציע. פֿאַר די BLVDS I/O באַפער בייַשפּיל, Intel רעקאַמענדז די פאלגענדע זאכן:

•  ימפּלעמענט די GPIO IP האַרץ אין ביידירעקטיאָנאַל מאָדע מיט די דיפערענטשאַל מאָדע אויסגעדרייט אויף.
•  באַשטימען די I/O נאָרמאַל צו די ביידירעקטיאָנאַל פּינס:
•  BLVDS - Intel Cyclone 10 LP, Cyclone IV, Cyclone III און Intel MAX 10 דעוויסעס.
•  דיפערענטשאַל SSTL-2 קלאַס I אָדער קלאַס וו - סטראַטיקס V, סטראַטיקס יוו, סטראַטיקס ווו, אַרריאַ V, אַרריאַ וו און סיקלאָן V דעוויסעס.
• דיפערענטשאַל SSTL-18 קלאַס I אָדער קלאַס וו - Intel Stratix 10, Intel Arria 10 און Intel Cyclone 10 GX דעוויסעס.

אַרייַנשרייַב אָדער רעזולטאַט באַפערז אָפּעראַציע בעשאַס שרייבן און לייענען אָפּעראַטיאָנס

• די אָע פּאָרט נעמט די אָע סיגנאַל פון די מיטל האַרץ צו געבן אָדער דיסייבאַל די איין-געענדיקט רעזולטאַט באַפערז.
•  האַלטן די אָע סיגנאַל נידעריק צו טרי-שטאַט די רעזולטאַט באַפערז בעשאַס לייענען אָפּעראַציע.
•  די פונקציע פון ​​​​די AND טויער איז צו האַלטן די טראַנסמיטטעד סיגנאַל צו גיין צוריק אין די מיטל האַרץ. די דיפערענטשאַל אַרייַנשרייַב באַפער איז שטענדיק ענייבאַלד.

פֿאַרבונדענע אינפֿאָרמאַציע

•  איך / אָ באַפער (ALTIOBUF) IP קאָר באַניצער גייד
•  GPIO IP Core User Guide
•  ינטעל מאַקס 10 י / אָ ימפּלעמענטאַטיאָן גוידעס
• הקדמה צו Intel FPGA IP קאָרעס
• פּלאַן עקסampלייס פֿאַר אַן 522

פּראָווידעס די Intel Quartus Prime פּלאַן עקסampלייקס געניצט אין דעם אַפּלאַקיישאַן טאָן.
פּלאַן עקסampדי גיידליינז פֿאַר Intel Stratix 10 דעוויסעס
די סטעפּס זענען אָנווענדלעך בלויז פֿאַר Intel Stratix 10 דעוויסעס. פאַרזיכערן אַז איר נוצן די GPIO Intel FPGA IP האַרץ.

1. שאַפֿן אַ GPIO Intel FPGA IP האַרץ וואָס קענען שטיצן אַ ביידירעקטיאָנאַל אַרייַנשרייַב און רעזולטאַט באַפער:
   • א. ינסטאַנטייט די GPIO Intel FPGA IP האַרץ.
   • ב. אין Data Direction, אויסקלייַבן Bidir.
   • ג. אין דאַטאַ ברייט, אַרייַן 1.
   • ד. קער אויף ניצן דיפערענטשאַל באַפער.
   • E. אין רעדזשיסטער מאָדע, אויסקלייַבן גאָרניט.
2. פאַרבינדן די מאַדזשולז און די אַרייַנשרייַב און רעזולטאַט פּאָרץ ווי געוויזן אין די פאלגענדע פיגור:
   אַרייַנשרייַב און רעזולטאַט פּאָרץ קאַנעקשאַן עקסample פֿאַר Intel Stratix 10 דעוויסעס
3. אין די אַסיינמאַנט עדיטאָר, באַשטימען די באַטייַטיק י / אָ נאָרמאַל ווי געוויזן אין די פאלגענדע פיגור. איר קענען אויך שטעלן די קראַנט שטאַרקייַט און טייטן קורס אָפּציעס. אַנדערש, די Intel Quartus Prime ווייכווארג אַסומז די פעליקייַט סעטטינגס.
   BLVDS I/O אַסיינמאַנט אין די Intel Quartus Prime Assignment Editor פֿאַר Intel Stratix 10 דעוויסעס
4. צונויפנעמען און דורכפירן פאַנגקשאַנאַל סימיאַליישאַן מיט די ModelSim * - Intel FPGA אַדישאַן ווייכווארג.

פֿאַרבונדענע אינפֿאָרמאַציע

• ModelSim - Intel FPGA אַדישאַן ווייכווארג שטיצן
  גיט מער אינפֿאָרמאַציע וועגן די ModelSim - Intel FPGA אַדישאַן ווייכווארג און כּולל פאַרשידן פֿאַרבינדונגען צו טעמעס אַזאַ ווי ינסטאַלירונג, באַניץ און טראָובלעשאָאָטינג.
• י / אָ סטאַנדאַרדס פֿאַר BLVDS צובינד אין Intel FPGA דעוויסעס אויף בלאַט 7
  רשימות די פּינס און י / אָ סטאַנדאַרדס איר קענען מאַניואַלי באַשטימען אין די שטיצט Intel FPGA דעוויסעס פֿאַר BLVDS אַפּלאַקיישאַנז.
• פּלאַן עקסampלייס פֿאַר אַן 522
  פּראָווידעס די Intel Quartus Prime פּלאַן עקסampלייקס געניצט אין דעם אַפּלאַקיישאַן טאָן.

פּלאַן עקסampדי גיידליינז פֿאַר Intel Arria 10 דעוויסעס
די סטעפּס זענען אָנווענדלעך בלויז פֿאַר Intel Arria 10 דעוויסעס מיט Intel Quartus Prime Standard Edition. פאַרזיכערן אַז איר נוצן די GPIO Intel FPGA IP האַרץ.

1. עפֿענען די StratixV_blvds.qar file צו אַרייַנפיר די Stratix V פּלאַן עקסampאין די Intel Quartus Prime Standard Edition ווייכווארג.
2. מיגרירן די פּלאַן עקסampצו נוצן די GPIO Intel FPGA IP האַרץ:
   • א. אין די מעניו, סעלעקטירן Project ➤ Upgrade IP Components.
   • ב. טאָפּל גיט די "ALIOBUF" ענטיטי.
     די MegaWizard פּלוג-אין מאַנאַגער פֿענצטער פֿאַר די ALTIOBUF IP האַרץ איז ארויס.
   • ג. קער אַוועק מאַטש פּרויעקט / פעליקייַט.
   • ד. אין דערווייַל אויסגעקליבן מיטל משפּחה, סעלעקטירן Arria 10.
   • E. דריקט ענדיקן און דעמאָלט גיט ענדיקן ווידער.
   • f. אין די דיאַלאָג קעסטל וואָס איז געוויזן, גיט OK.
     די Intel Quartus Prime Pro Edition ווייכווארג פּערפאָרמז די מייגריישאַן פּראָצעס און דערנאָך דיספּלייז די GPIO IP פּאַראַמעטער רעדאַקטאָר.
3. קאַנפיגיער די GPIO Intel FPGA IP האַרץ צו שטיצן אַ ביידירעקטיאָנאַל אַרייַנשרייַב און רעזולטאַט באַפער:
   • א. אין Data Direction, אויסקלייַבן Bidir.
   • ב. אין דאַטאַ ברייט, אַרייַן 1.
   • ג. קער אויף ניצן דיפערענטשאַל באַפער.
   • ד. דריקט ענדיקן און דזשענערייט די IP האַרץ.
4. פאַרבינדן די מאַדזשולז און די אַרייַנשרייַב און רעזולטאַט פּאָרץ ווי געוויזן אין די פאלגענדע פיגור:
   אַרייַנשרייַב און רעזולטאַט פּאָרץ קאַנעקשאַן עקסample פֿאַר Intel Arria 10 דעוויסעס
5. אין די אַסיינמאַנט עדיטאָר, באַשטימען די באַטייַטיק י / אָ נאָרמאַל ווי געוויזן אין די פאלגענדע פיגור. איר קענען אויך שטעלן די קראַנט שטאַרקייַט און טייטן קורס אָפּציעס. אַנדערש, די Intel Quartus Prime Standard Edition ווייכווארג אַסומז די פעליקייַט סעטטינגס פֿאַר Intel Arria 10 דעוויסעס - דיפערענטשאַל SSTL-18 Class I אָדער Class II I/O נאָרמאַל.
   BLVDS I/O אַסיינמאַנט אין די Intel Quartus Prime Assignment Editor פֿאַר Intel Arria 10 דעוויסעסבאַמערקונג:
   פֿאַר Intel Arria 10 דעוויסעס, איר קענען מאַניואַלי באַשטימען ביידע די פּ און n שטיפט לאָוקיישאַנז פֿאַר LVDS פּינס מיט די אַסיינמאַנט עדיטאָר.
6. צונויפנעמען און דורכפירן פאַנגקשאַנאַל סימיאַליישאַן מיט די ModelSim - Intel FPGA אַדישאַן ווייכווארג.

פֿאַרבונדענע אינפֿאָרמאַציע

• ModelSim - Intel FPGA אַדישאַן ווייכווארג שטיצן
  גיט מער אינפֿאָרמאַציע וועגן די ModelSim - Intel FPGA אַדישאַן ווייכווארג און כּולל פאַרשידן פֿאַרבינדונגען צו טעמעס אַזאַ ווי ינסטאַלירונג, באַניץ און טראָובלעשאָאָטינג.
• י / אָ סטאַנדאַרדס פֿאַר BLVDS צובינד אין Intel FPGA דעוויסעס אויף בלאַט 7
  רשימות די פּינס און י / אָ סטאַנדאַרדס איר קענען מאַניואַלי באַשטימען אין די שטיצט Intel FPGA דעוויסעס פֿאַר BLVDS אַפּלאַקיישאַנז.
• פּלאַן עקסampלייס פֿאַר אַן 522
  פּראָווידעס די Intel Quartus Prime פּלאַן עקסampלייקס געניצט אין דעם אַפּלאַקיישאַן טאָן.

פּלאַן עקסampדי גיידליינז פֿאַר Intel MAX 10 דעוויסעס
די סטעפּס זענען אָנווענדלעך בלויז פֿאַר Intel MAX 10 דעוויסעס. פאַרזיכערן אַז איר נוצן די GPIO Lite Intel FPGA IP האַרץ.

1. שאַפֿן אַן GPIO Lite Intel FPGA IP האַרץ וואָס קענען שטיצן אַ ביידירעקטיאָנאַל אַרייַנשרייַב און רעזולטאַט באַפער:
   • א. ינסטאַנטייט די GPIO Lite Intel FPGA IP האַרץ.
   • ב. אין Data Direction, אויסקלייַבן Bidir.
   • ג. אין דאַטאַ ברייט, אַרייַן 1.
   • ד. קער אויף ניצן פּסעוודאָ דיפערענטשאַל באַפער.
   • E. אין רעדזשיסטער מאָדע, סעלעקטירן בייפּאַס.
2. פאַרבינדן די מאַדזשולז און די אַרייַנשרייַב און רעזולטאַט פּאָרץ ווי געוויזן אין די פאלגענדע פיגור:
    אַרייַנשרייַב און רעזולטאַט פּאָרץ קאַנעקשאַן עקסample פֿאַר Intel MAX 10 דעוויסעס
3. אין די אַסיינמאַנט עדיטאָר, באַשטימען די באַטייַטיק י / אָ נאָרמאַל ווי געוויזן אין די פאלגענדע פיגור. איר קענען אויך שטעלן די קראַנט שטאַרקייַט און טייטן קורס אָפּציעס. אַנדערש, די Intel Quartus Prime ווייכווארג אַסומז די פעליקייַט סעטטינגס.
   BLVDS I/O אַסיינמאַנט אין די Intel Quartus Prime Assignment Editor פֿאַר Intel MAX 10 דעוויסעס
4. צונויפנעמען און דורכפירן פאַנגקשאַנאַל סימיאַליישאַן מיט די ModelSim - Intel FPGA אַדישאַן ווייכווארג.

פֿאַרבונדענע אינפֿאָרמאַציע

• ModelSim - Intel FPGA אַדישאַן ווייכווארג שטיצן
  גיט מער אינפֿאָרמאַציע וועגן די ModelSim - Intel FPGA אַדישאַן ווייכווארג און כּולל פאַרשידן פֿאַרבינדונגען צו טעמעס אַזאַ ווי ינסטאַלירונג, באַניץ און טראָובלעשאָאָטינג.
• י / אָ סטאַנדאַרדס פֿאַר BLVDS צובינד אין Intel FPGA דעוויסעס אויף בלאַט 7
  רשימות די פּינס און י / אָ סטאַנדאַרדס איר קענען מאַניואַלי באַשטימען אין די שטיצט Intel FPGA דעוויסעס פֿאַר BLVDS אַפּלאַקיישאַנז.
• פּלאַן עקסampלייס פֿאַר אַן 522
  פּראָווידעס די Intel Quartus Prime פּלאַן עקסampלייקס געניצט אין דעם אַפּלאַקיישאַן טאָן.

פּלאַן עקסampדי גיידליינז פֿאַר אַלע שטיצט דעוויסעס אַחוץ Intel Arria 10, Intel Cyclone 10 GX און Intel MAX 10

די סטעפּס זענען אָנווענדלעך צו אַלע געשטיצט דעוויסעס אַחוץ Intel Arria 10, Intel Cyclone 10 GX און Intel MAX 10. פאַרזיכערן אַז איר נוצן די ALTIOBUF IP האַרץ.

1.  שאַפֿן אַ ALTIOBUF IP האַרץ וואָס קענען שטיצן אַ ביידירעקטיאָנאַל אַרייַנשרייַב און רעזולטאַט באַפער:
   • א. ינסטאַנטייט די ALTIOBUF IP האַרץ.
   • ב. קאַנפיגיער די מאָדולע ווי אַ ביידירעקטיאָנאַל באַפער.
   • ג. אין וואָס איז די נומער פון באַפערז צו זיין ינסטאַנטייטיד, אַרייַן 1.
   • ד. קער אויף ניצן דיפערענטשאַל מאָדע.
2. פאַרבינדן די מאַדזשולז און די אַרייַנשרייַב און רעזולטאַט פּאָרץ ווי געוויזן אין די פאלגענדע פיגור:
    אַרייַנשרייַב און רעזולטאַט פּאָרץ קאַנעקשאַן עקסampפֿאַר אַלע סופּפּאָרטעד דעוויסעס אַחוץ Intel Arria 10, Intel Cyclone 10 GX און Intel MAX 10 דעוויסעס
3. אין די אַסיינמאַנט עדיטאָר, באַשטימען די באַטייַטיק י / אָ נאָרמאַל ווי געוויזן אין די פאלגענדע פיגור לויט דיין מיטל. איר קענען אויך שטעלן די קראַנט שטאַרקייַט און טייטן קורס אָפּציעס. אַנדערש, די Intel Quartus Prime ווייכווארג אַסומז די פעליקייַט סעטטינגס.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III און Cyclone III LS דעוויסעס - BLVDS I/O נאָרמאַל צו די ביידירעקטיאָנאַל פּ און n פּינס ווי געוויזן אין די פאלגענדע פיגור.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II און Cyclone V דעוויסעס - דיפערענטשאַל SSTL-2 Class I אָדער Class II I/O נאָרמאַל.
     BLVDS I/O אַסיינמאַנט אין די Intel Quartus Prime Assignment Editorבאַמערקונג: איר קענען מאַניואַלי באַשטימען ביידע די פּ און n שטיפט לאָוקיישאַנז פֿאַר יעדער געשטיצט מיטל מיט די אַסיינמאַנט עדיטאָר. פֿאַר די שטיצט דעוויסעס און די פּינס איר קענען מאַניואַלי באַשטימען, אָפּשיקן צו די פֿאַרבונדענע אינפֿאָרמאַציע.
4. צונויפנעמען און דורכפירן פאַנגקשאַנאַל סימיאַליישאַן מיט די ModelSim - Intel FPGA אַדישאַן ווייכווארג.

Exampדי רעזולטאַטן פון פאַנגקשאַנאַל סימיאַליישאַן
ווען דער אָע סיגנאַל איז באשטעטיקט, די BLVDS איז אין שרייבן אָפּעראַציע מאָדע. ווען דער אָע סיגנאַל איז דיאַסערטיד, די BLVDS איז אין לייענען אָפּעראַציע מאָדע.באַמערקונג:
פֿאַר סימיאַליישאַן ניצן Verilog HDL, איר קענען נוצן די blvds_tb.v טעסטבענטש, וואָס איז אַרייַנגערעכנט אין די ריספּעקטיוו פּלאַן עקס.ample.
פֿאַרבונדענע אינפֿאָרמאַציע

• ModelSim - Intel FPGA אַדישאַן ווייכווארג שטיצן
  גיט מער אינפֿאָרמאַציע וועגן די ModelSim - Intel FPGA אַדישאַן ווייכווארג און כּולל פאַרשידן פֿאַרבינדונגען צו טעמעס אַזאַ ווי ינסטאַלירונג, באַניץ און טראָובלעשאָאָטינג.
• י / אָ סטאַנדאַרדס פֿאַר BLVDS צובינד אין Intel FPGA דעוויסעס אויף בלאַט 7
  רשימות די פּינס און י / אָ סטאַנדאַרדס איר קענען מאַניואַלי באַשטימען אין די שטיצט Intel FPGA דעוויסעס פֿאַר BLVDS אַפּלאַקיישאַנז.
• פּלאַן עקסampלייס פֿאַר אַן 522
  פּראָווידעס די Intel Quartus Prime פּלאַן עקסampלייקס געניצט אין דעם אַפּלאַקיישאַן טאָן.

פאָרשטעלונג אַנאַליסיס

די מולטיפּאָינט BLVDS פאָרשטעלונג אַנאַליסיס דעמאַנסטרייץ די פּראַל פון די ויטאָבוס טערמאַניישאַן, לאָודינג, שאָפער און ופנעמער קעראַקטעריסטיקס און די אָרט פון די ופנעמער פון די שאָפער אויף די סיסטעם. איר קענט נוצן די אַרייַנגערעכנט BLVDS פּלאַן עקסampלייס צו אַנאַלייז די פאָרשטעלונג פון אַ מולטיפּאָינט אַפּלאַקיישאַן:

•  Cyclone III BLVDS פּלאַן עקסample—דעם פּלאַן עקסample איז אָנווענדלעך צו אַלע שטיצט Stratix, Arria און Cyclone דעוויסעס סעריע. פֿאַר Intel Arria 10 אָדער Intel Cyclone 10 GX מיטל משפּחה, איר דאַרפֿן צו מייגרייט די פּלאַן עקס.ampערשטער צו די ריספּעקטיוו מיטל משפּחה איידער איר קענען נוצן עס.
• ינטעל מאַקס 10 בלוודס פּלאַן עקסample—דעם פּלאַן עקסample איז אָנווענדלעך צו Intel MAX 10 מיטל משפּחה.
• Intel Stratix 10 BLVDS פּלאַן עקסample—דעם פּלאַן עקסampעס איז אָנווענדלעך צו Intel Stratix 10 מיטל משפּחה.

באַמערקונג:
די פאָרשטעלונג אַנאַליסיס פון אַ מולטיפּאָינט BLVDS אין דעם אָפּטיילונג איז באזירט אויף די Cyclone III BLVDS אַרייַנשרייַב / רעזולטאַט באַפער אינפֿאָרמאַציע ספּעסיפיקאַטיאָן (IBIS) מאָדעל סימיאַליישאַן אין HyperLynx *.
Intel רעקאַמענדז אַז איר נוצן די Intel IBIS מאָדעלס פֿאַר סימיאַליישאַן:

• Stratix III, Stratix IV און Stratix V דעוויסעס - מיטל-ספּעציפיש דיפפערענטיאַל SSTL-2 IBIS מאָדעל
• Intel Stratix 10, Intel Arria 10 (2) און Intel Cyclone 10 GX דעוויסעס:
  •  רעזולטאַט באַפער - דיפערענטשאַל SSTL-18 IBIS מאָדעל
  • אַרייַנשרייַב באַפער - LVDS IBIS מאָדעל

פֿאַרבונדענע אינפֿאָרמאַציע

• Intel FPGA IBIS מאָדעל בלאַט
  פּראָווידעס דאַונלאָודז פון Intel FPGA מיטל מאָדעלס.
•  פּלאַן עקסampלייס פֿאַר אַן 522
  פּראָווידעס די Intel Quartus Prime פּלאַן עקסampלייקס געניצט אין דעם אַפּלאַקיישאַן טאָן.

סיסטעם סעטאַפּ

 Multipoint BLVDS מיט Cyclone III BLVDS טראַנססעיווערס
די פיגור ווייזט די סכעמאַטיש פון אַ מולטיפּאָינט טאַפּאַלאַדזשי מיט צען סיקלאָן ווו בלוודס טראַנססעיווערס (געהייסן U1 צו U10).די ויטאָבוס טראַנסמיסיע שורה איז אנגענומען צו האָבן די פאלגענדע קעראַקטעריסטיקס:

•  א פּאַס שורה
•  כאַראַקטעריסטיש ימפּידאַנס פון 50 Ω
• כאַראַקטעריסטיש קאַפּאַסאַטאַנס פון 3.6 פּף פּער אינטש
•  לענג פון 10 אינטשעס
• די Intel Arria 10 IBIS מאָדעלס זענען פּרילימאַנערי און זענען נישט בנימצא אויף די Intel IBIS מאָדעל web בלאַט. אויב איר דאַרפן די פּרילימאַנערי Intel Arria 10 IBIS מאָדעלס, קאָנטאַקט Intel.
• ויטאָבוס דיפערענטשאַל כאַראַקטעריסטיש ימפּידאַנס פון בעערעך 100 Ω
•  ספּייסינג צווישן יעדער טראַנססעיווער פון 1 אינטש
• ויטאָבוס טערמאַנייטיד אין ביידע ענדס מיט טערמאַניישאַן רעסיסטאָר RT

• פעליקייַט פאָר שטאַרקייַט פון 12 מאַ
• פּאַמעלעך סלאָו קורס סעטטינגס דורך פעליקייַט
• שטיפט קאַפּאַסאַטאַנס פון יעדער טראַנססעיווער פון 6 פּף
•  שטאַב אויף יעדער BLVDS טראַנססעיווער איז אַ 1-אינטש מיקראָסטריפּ פון כאַראַקטעריסטיש ימפּידאַנס פון 50 Ω און כאַראַקטעריסטיש קאַפּאַסאַטאַנס פון 3 פּף פּער אינטש
•  קאַפּאַסאַטאַנס פון די קשר (קאַנעקטער, בלאָק, און דורך אין פּקב) פון יעדער טראַנססעיווער צו די ויטאָבוס איז אנגענומען צו זיין 2 pF
• די גאַנץ קאַפּאַסאַטאַנס פון יעדער מאַסע איז בעערעך 11 פּף

פֿאַר 1-אינטש מאַסע ספּייסינג, די פונאנדערגעטיילט קאַפּאַסאַטאַנס איז גלייַך צו 11 פּף פּער אינטש. צו רעדוצירן אָפּשפּיגלונג געפֿירט דורך די סטאַבס, און אויך צו פאַרמינערן די סיגנאַלז וואָס קומען אויס
דער שאָפער, אַ ימפּידאַנס וואָס ריכטן זיך 50 Ω רעסיסטאָר רס איז געשטעלט אין דער רעזולטאַט פון יעדער טראַנססעיווער.

ויטאָבוס טערמאַניישאַן
די עפעקטיוו ימפּידאַנס פון די גאָר לאָודיד ויטאָבוס איז 52 Ω אויב איר פאַרבייַטן די ויטאָבוס כאַראַקטעריסטיש קאַפּאַסאַטאַנס און די פונאנדערגעטיילט קאַפּאַסאַטאַנס פּער אַפּאַראַט לענג פון די סעטאַפּ אין די עפעקטיוו דיפערענטשאַל ימפּידאַנס יקווייזשאַן. פֿאַר אָפּטימום סיגנאַל אָרנטלעכקייַט, איר מוזן גלייַכן RT צו 52 Ω. די פאלגענדע פיגיערז ווייַזן די יפעקץ פון מאַטשט-, אונטער- און איבער-טערמאַניישאַן אויף די דיפערענטשאַל וואַוועפאָרם (VID) ביי די ופנעמער אַרייַנשרייַב פּינס. די דאַטן קורס איז 100 מבפּס. אין די פיגיערז, אונטער-טערמאַניישאַן (RT = 25 Ω) רעזולטאטן אין ריפלעקשאַנז און באטייטיק רעדוקציע פון ​​די ראַש גרענעץ. אין עטלעכע קאַסעס, אונטער טערמאַניישאַן אפילו ווייאַלייץ די ופנעמער שוועל (VTH = ± 100 מוו). ווען RT איז געביטן צו 50 Ω, עס איז אַ היפּש ראַש גרענעץ מיט רעספּעקט צו VTH און די אָפּשפּיגלונג איז נעגלאַדזשאַבאַל.

ווירקונג פון ויטאָבוס טערמאַניישאַן (דרייווער אין U1, ופנעמער אין U2)
אין דעם פיגור, U1 אַקט ווי די טראַנסמיטער און U2 צו U10 זענען די ראַסיווערז.

ווירקונג פון ויטאָבוס טערמאַניישאַן (דרייווער אין U1, ופנעמער אין U10)
אין דעם פיגור, U1 אַקט ווי די טראַנסמיטער און U2 צו U10 זענען די ראַסיווערז.

ווירקונג פון ויטאָבוס טערמאַניישאַן (דרייווער אין U5, ופנעמער אין U6)
אין דעם פיגור, U5 איז די טראַנסמיטער און די מנוחה זענען ראַסיווערז.

ווירקונג פון ויטאָבוס טערמאַניישאַן (דרייווער אין U5, ופנעמער אין U10)
אין דעם פיגור, U5 איז די טראַנסמיטער און די מנוחה זענען ראַסיווערז.די קאָרעוו שטעלע פון ​​די שאָפער און ופנעמער אויף די ויטאָבוס אויך אַפעקץ די באקומען סיגנאַל קוואַליטעט. די ניראַסט ופנעמער צו די שאָפער יקספּיריאַנסיז די ערגסט טראַנסמיסיע שורה ווירקונג ווייַל אין דעם אָרט, די ברעג קורס איז די פאַסטאַסט. דאס ווערט ערגער ווען דער דרייווער געפינט זיך אין מיטן באס.
פֿאַר עקסampלע, פאַרגלייַכן פיגורע 16 אויף בלאַט 20 און פיגורע 18 אויף בלאַט 21. VID ביי ופנעמער U6 (שאָפער ביי U5) ווייזט אַ גרעסערע רינגינג ווי אַז ביי ופנעמער U2 (שאָפער ביי U1). אויף די אנדערע האַנט, די ברעג קורס איז סלאָוד אַראָפּ ווען די ופנעמער איז ליגן ווייַטער אַוועק פון די שאָפער. די גרעסטע העכערונג צייט רעקאָרדעד איז 1.14 ns מיט דער שאָפער ליגן אין איין עק פון די ויטאָבוס (U1) און די ופנעמער אין די אנדערע סוף (U10).

שטופּ לענג
א לענגערע שטיק לענג ינקריסיז ניט בלויז די פלי צייט פון די שאָפער צו די ופנעמער, אָבער אויך רעזולטאטן אין אַ גרעסערע מאַסע קאַפּאַסאַטאַנס, וואָס ז אַ גרעסערע אָפּשפּיגלונג.

ווירקונג פון ינקרעאַסינג שטויב לענג (דרייווער אין U1, ופנעמער אין U10)
דער ציפער קאַמפּערז די VID ביי U10 ווען די שטום לענג איז געוואקסן פון איין אינטש צו צוויי אינטשעס און דער שאָפער איז ביי U1.

שטראָף טערמאַניישאַן
איר מוזן גלייַכן די ימפּידאַנס פון די שאָפער צו די כאַראַקטעריסטיש ימפּידאַנס. פּלייסינג אַ סעריע טערמאַניישאַן רעסיסטאָר רס ביי די שאָפער רעזולטאַט ראַדוסאַז די אַדווערס טראַנסמיסיע שורה ווירקונג געפֿירט דורך לאַנג שטום און שנעל ברעג רייץ. אין אַדישאַן, RS קענען זיין פארענדערט צו פאַרמינערן די VID צו טרעפן די ספּעסאַפאַקיישאַנז פון די ופנעמער.

ווירקונג פון סטוב טערמאַניישאַן (דרייווער אין U1, ופנעמער אין U2 און U10)
דער פיגור קאַמפּערז די VID ביי U2 און U10 ווען U1 איז טראַנסמיטינג.

שאָפער סלאַוו קורס
א שנעל טייטן קורס העלפּס צו פֿאַרבעסערן די העכערונג צייט, ספּעציעל אין די ופנעמער ווייטאַסט פון די שאָפער. אָבער, אַ פאַסטער טויט קורס אויך מאַגנאַפיעס רינגינג רעכט צו אָפּשפּיגלונג.

ווירקונג פון דרייווער עדזש קורס (דרייווער אין U1, ופנעמער אין U2 און U10)
די פיגור ווייזט די שאָפער טייטן קורס ווירקונג. א פאַרגלייַך איז געמאכט צווישן די פּאַמעלעך און שנעל טייטן קורס מיט אַ 12 מאַ פאָר שטאַרקייַט. דער שאָפער איז ביי U1 און די דיפערענטשאַל וואַוועפאָרמס ביי U2 און U10 זענען יגזאַמאַנד.

קוילעלדיק סיסטעם פאָרשטעלונג

די העכסטן דאַטן קורס געשטיצט דורך אַ מולטיפּאָינט BLVDS איז באשלאסן דורך קוקן אין די אויג דיאַגראַמע פון ​​די ווייַט ופנעמער פון אַ שאָפער. אין דעם אָרט, די טראַנסמיטטעד סיגנאַל האט די סלאָואַסט ברעג קורס און אַפעקץ די אויג עפן. כאָטש די קוואַליטעט פון די באקומען סיגנאַל און די ראַש גרענעץ ציל אָפענגען אויף די אַפּלאַקיישאַנז, די ברייט עפן די אויג, די בעסער. אָבער, איר מוזן אויך קאָנטראָלירן די ופנעמער ניראַסט צו די שאָפער, ווייַל די טראַנסמיסיע שורה יפעקץ טענד צו זיין ערגער אויב די ופנעמער איז ליגן נעענטער צו די שאָפער.
פיגורע 23. אויג דיאַגראַמע ביי 400 מבפּס (דרייווער אין U1, ופנעמער אין U2 און U10)
דער פיגור ילאַסטרייץ די אויג דייאַגראַמז ביי U2 (רויט ויסבייג) און U10 (בלוי ויסבייג) פֿאַר אַ דאַטן קורס פון 400 מבפּס. ראַנדאָם דזשיטער פון אַ 1% אַפּאַראַט מעהאַלעך איז אנגענומען אין די סימיאַליישאַן. דער שאָפער איז ביי U1 מיט פעליקייַט קראַנט שטאַרקייַט און סלאָו קורס סעטטינגס. די ויטאָבוס איז גאָר לאָודיד מיט אָפּטימום רט = 50 Ω. דער קלענסטער אויג עפן איז ביי U10, וואָס איז ווייטאַסט פון U1. די אויג הייך סampגעפירט אין די 0.5 אַפּאַראַט מעהאַלעך איז 692 מוו און 543 מוו פֿאַר U2 און U10, ריספּעקטיוולי. עס איז אַ היפּש ראַש גרענעץ מיט רעספּעקט צו VTH = ± 100 מוו פֿאַר ביידע קאַסעס.

דאָקומענט רעוויזיע געשיכטע פֿאַר אַן 522: ימפּלאַמענטינג ויטאָבוס LVDS צובינד אין שטיצט Intel FPGA דיווייס פאַמיליעס

דאָקומענטן / רעסאָורסעס

Intel AN 522 ימפּלעמענטינג ויטאָבוס LVDS צובינד אין שטיצט פפּגאַ דיווייס פאַמיליעס [pdfבאַניצער גייד AN 522 ימפּלעמענטינג ויטאָבוס LVDS צובינד אין שטיצט פפּגאַ דיווייס פאַמיליעס, AN 522, ימפּלעמענטינג ויטאָבוס LVDS צובינד אין געשטיצט FPGA מיטל פאַמיליעס, צובינד אין געשטיצט FPGA מיטל פאַמיליעס, FPGA דיווייס פאַמיליעס

רעפערענצן

• באַניצער מאַנואַל