intel AN 522 Внедряване на шинен LVDS интерфейс в поддържани фамилии FPGA устройства

Шината LVDS (BLVDS) разширява способността на LVDS комуникация от точка до точка до многоточкова конфигурация. Multipoint BLVDS предлага ефективно решение за многоточкови приложения на задната платка.

Поддръжка за внедряване на BLVDS в FPGA устройства на Intel

Можете да внедрите BLVDS интерфейси в тези устройства на Intel, като използвате изброените I/O стандарти.

Забележка:
Функциите за програмируема сила на задвижване и скорост на завъртане в тези устройства ви позволяват да персонализирате вашата многоточкова система за максимална производителност. За да определите максималната поддържана скорост на данни, извършете симулация или измерване въз основа на вашата специфична системна настройка и приложение.
BLVDS Крайview на страница 4
Технология BLVDS в устройства на Intel на страница 6
BLVDS Консумирана мощност на страница 9
BLVDS Design Example на страница 10
Анализ на ефективността на страница 17
История на ревизиите на документа за AN 522: Внедряване на шинен LVDS интерфейс в поддържани фамилии устройства Intel FPGA на страница 25
Свързана информация
I/O стандарти за BLVDS интерфейс в Intel FPGA устройства на страница 7

BLVDS Крайview

Типичната многоточкова BLVDS система се състои от няколко двойки предавател и приемник (трансивъри), които са свързани към шината.
Многоточков BLVDSКонфигурацията на предходната фигура осигурява двупосочна полудуплексна комуникация, като същевременно минимизира плътността на взаимното свързване. Всеки трансивър може да поеме ролята на предавател, като останалите трансивъри действат като приемници (само един предавател може да бъде активен в даден момент). Обикновено се изисква контрол на трафика на автобуса, или чрез протокол, или чрез хардуерно решение, за да се избегне съревнованието на водача в автобуса. Производителността на многоточков BLVDS е силно повлияна от капацитивното натоварване и терминирането на шината.
Съображения за проектиране
Добрият многоточков дизайн трябва да вземе предвид капацитивното натоварване и терминирането на шината, за да се получи по-добра цялост на сигнала. Можете да минимизирате товарния капацитет, като изберете приемо-предавател с нисък капацитет на щифтовете, конектор с нисък капацитет и запазите дължината на щифта къса. Едно от многоточковите съображения при проектирането на BLVDS е ефективният диференциален импеданс на напълно натоварена шина, наричан ефективен импеданс, и забавянето на разпространението през шината. Други многоточкови съображения относно дизайна на BLVDS включват безопасно отклонение, тип на конектора и изход, оформление на трасирането на PCB шина и спецификации на скоростта на драйвера.
Ефективен импеданс
Ефективният импеданс зависи от характеристичния импеданс Zo на трасето на шината и капацитивното натоварване на шината. Конекторите, щепселът на картата за добавка, опаковката и входният капацитет на приемника допринасят за капацитивно натоварване, което намалява ефективния импеданс на шината.
Уравнение 1. Уравнение за ефективен диференциален импеданс
Използвайте това уравнение, за да изчислите приблизително ефективния диференциален импеданс на натоварената шина (Zeff).където:

• Zdiff (Ω) ≈ 2 × Zo = импедансът на диференциалната характеристика на шината
•  Co (pF/inch) = характерен капацитет на единица дължина на шината
• CL (pF) = капацитет на всеки товар
•  N = брой товари в шината
•  H (инч) = d × N = обща дължина на шината
•  d (инч) = разстояние между всяка допълнителна карта
•  Cd (pF/inch) = CL/d = разпределен капацитет на единица дължина в шината

Увеличаването на товарния капацитет или по-малкото разстояние между допълнителните карти намалява ефективния импеданс. За оптимизиране на производителността на системата е важно да изберете трансивър и конектор с нисък капацитет. Поддържайте дължината на всеки приемник между конектора и I/O щифта на трансивъра възможно най-къса.
Нормализиран ефективен импеданс спрямо Cd/Co
Тази фигура показва ефектите на разпределения капацитет върху нормализирания ефективен импеданс.Терминирането е необходимо във всеки край на шината, докато данните текат в двете посоки. За да намалите отражението и звъненето в шината, трябва да съпоставите терминиращия резистор с ефективния импеданс. За система с Cd/Co = 3, ефективният импеданс е 0.5 пъти Zdiff. При двойно прекъсване на шината водачът вижда еквивалентен товар от 0.25 пъти Zdiff; и по този начин намалява люлеенето на сигналите и границата на диференциалния шум през входовете на приемника (ако се използва стандартен LVDS драйвер). Драйверът BLVDS решава този проблем чрез увеличаване на тока на задвижване, за да се постигне подобен обемtage се люлеят на входовете на приемника.
Забавяне на разпространението
Закъснението на разпространение (tPD = Zo × Co) е забавянето във времето през предавателната линия на единица дължина. Зависи от характеристичния импеданс и характеристика
капацитет на шината.
Ефективно забавяне на разпространението
За натоварена шина можете да изчислите ефективното забавяне на разпространението с това уравнение. Можете да изчислите времето за разпространение на сигнала от драйвер A до приемник B като tPDEFF × дължина на линията между драйвер A и приемник B.

Технология BLVDS в устройства на Intel

В поддържаните устройства на Intel интерфейсът BLVDS се поддържа във всеки ред или колона I/банки, които се захранват от VCCIO от 1.8 V (устройства Intel Arria 10 и Intel Cyclone 10 GX) или 2.5 V (други поддържани устройства). В тези I/O банки интерфейсът се поддържа от диференциалните I/O щифтове, но не и от специалните входни или изходни щифтове за часовник. Въпреки това, в устройствата Intel Arria 10 и Intel Cyclone 10 GX интерфейсът BLVDS се поддържа от специални часовникови щифтове, които се използват като общи I/O.

•  Предавателят BLVDS използва два изходни буфера с единичен край, като вторият изходен буфер е програмиран като обърнат.
•  BLVDS приемникът използва специален входен буфер LVDS.

BLVDS I/O буфери в поддържаните устройстваИзползвайте различни входни или изходни буфери в зависимост от типа приложение:

• Multidrop приложение—използвайте входния или изходния буфер в зависимост от това дали устройството е предназначено за работа с драйвер или приемник.
• Многоточково приложение—изходният буфер и входният буфер споделят едни и същи I/O пинове. Необходим ви е сигнал за разрешаване на изход (oe) за три състояния на изходния буфер на LVDS, когато той не изпраща сигнали.
•  Не разрешавайте серийното прекратяване на чипа (RS OCT) за изходния буфер.
• Използвайте външни резистори в изходните буфери, за да осигурите съвпадение на импеданса с щифта на картата за добавяне.
• Не разрешавайте диференциалното завършване на чипа (RD OCT) за диференциалния входен буфер, тъй като завършването на шината обикновено се реализира с помощта на външни крайни резистори в двата края на шината.

I/O стандарти за BLVDS интерфейс в FPGA устройства на Intel
Можете да внедрите интерфейса BLVDS, като използвате съответните входно/изходни стандарти и текущи изисквания за мощност за поддържаните устройства на Intel.
Поддръжка на I/O стандарт и функции за BLVDS интерфейс в поддържани устройства на Intel

1.  Пинът DIFFIO_TX не поддържа истински LVDS диференциални приемници.

За повече информация вижте съответната документация на устройството, както е посочено в раздела за свързана информация:

• За информация за назначаването на щифтове вижте разводката на устройството files.
• За характеристиките на I/O стандартите вижте главата I/O на ръководството за устройството.
•  За електрическите спецификации вижте листа с данни на устройството или документа с характеристиките на постоянен ток и превключване.

Свързана информация

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Разглобяване на устройството Stratix III Files
•  Intel Arria 10 извод на устройството Files
•  Извод на устройството Arria V Files
•  Извод на устройството Arria II GX Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Извод на устройството Cyclone V Files
•  Разглобяване на устройството Cyclone IV Files
• Изход на устройството Cyclone III Files
• Intel MAX 10 извод на устройството Files
• Ръководство за потребителя на I/O за общо предназначение на Intel Stratix 10
•  I/O функции в Stratix V устройства
•  I/O функции в устройството Stratix IV
•  I/O функции на устройството Stratix III
• I/O функции в Stratix V устройства
•  I/O функции в устройството Stratix IV
•  I/O функции на устройството Stratix III
•  I/O и високоскоростен I/O в устройства Intel Arria 10
•  I/O функции в устройства Arria V
• I/O функции в устройства Arria II
•  I/O и високоскоростен I/O в устройства Intel Cyclone 10 GX
•  I/O и високоскоростен I/O в устройства Intel Cyclone 10 LP
• I/O функции в Cyclone V устройства
• I/O функции в устройства Cyclone IV
•  I/O функции в фамилията устройства Cyclone III
• Intel MAX 10 I/O потребителско ръководство за общо предназначение
•  Лист с данни за устройството Intel Stratix 10
• Лист с данни на устройството Stratix V
•  DC и комутационни характеристики за устройства Stratix IV
•  Лист с данни за устройството Stratix III: DC и комутационни характеристики
•  Лист с данни за устройство Intel Arria 10
•  Лист с данни на устройството Arria V
• Лист с данни на устройството за устройства Arria II
• Лист с данни за устройство Intel Cyclone 10 GX
•  Лист с данни за устройство Intel Cyclone 10 LP
•  Технически данни на устройството Cyclone V
•  Технически данни на устройството Cyclone IV
• Технически данни на устройството Cyclone III
• Лист с данни за устройство Intel MAX 10

BLVDS Консумирана мощност

• Преди да внедрите своя дизайн в устройството, използвайте базираното на Excel EPE за поддържаното устройство, което използвате, за да получите приблизителна величина на консумацията на енергия на BLVDS I/O.
•  За входни и двупосочни пинове, входният буфер BLVDS винаги е активиран. Входният буфер BLVDS консумира енергия, ако има превключваща дейност по шината (напрample, други трансивъри изпращат и получават данни, но устройството Cyclone III не е предвиденият получател).
•  Ако използвате BLVDS като входен буфер в многоточкови или като двупосочен буфер в многоточкови приложения, Intel препоръчва да въведете скорост на превключване, която включва всички дейности в шината, а не само дейности, предназначени за входния буфер на устройството BLVDS на Intel.

Exampфайл на BLVDS входно/изходно въвеждане на данни в EPE
Тази фигура показва BLVDS I/O запис в Cyclone III EPE. За I/O стандарти, които да изберете в EPE на други поддържани устройства на Intel, вижте свързаната информация.Intel препоръчва да използвате инструмента Intel Quartus Prime Power Analyzer Tool, за да извършите точен BLVDS I/O анализ на мощността, след като завършите своя дизайн. Инструментът Power Analyzer оценява мощността въз основа на спецификата на дизайна след завършване на местоположението и маршрута. Инструментът Power Analyzer прилага комбинация от въведени от потребителя, получени от симулация и оценени сигнални дейности, които, комбинирани с подробните модели на веригата, дават много точни оценки на мощността.
Свързана информация

• Глава за анализ на мощността, Наръчник за Intel Quartus Prime Pro Edition
  Предоставя повече информация относно инструмента Intel Quartus Prime Pro Edition Power Analyzer за семействата устройства Intel Stratix 10, Intel Arria 10 и Intel Cyclone 10 GX.
• Глава за анализ на мощността, Intel Quartus Prime Standard Edition Handbook
  Предоставя повече информация относно инструмента Intel Quartus Prime Standard Edition Power Analyzer за Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III и Intel МАКСИМУМ 10 семейства устройства.
• Страница с ранни оценители на мощността (EPE) и анализатор на мощността
  Предоставя повече информация за EPE и инструмента Intel Quartus Prime Power Analyzer.
• Внедряване на шинен LVDS интерфейс в поддържани фамилии устройства Intel FPGA на страница 3
  Изброява I/O стандартите, които да изберете в EPE, за да оцените консумацията на енергия на BLVDS.

BLVDS Design Example
Дизайнът прample ви показва как да създадете BLVDS I/O буфер в поддържаните устройства със съответните I/O IP ядра с общо предназначение (GPIO) в софтуера Intel Quartus Prime.

•  Устройства Intel Stratix 10, Intel Arria 10 и Intel Cyclone 10 GX—използвайте ядрото GPIO Intel FPGA IP.
•  Устройства Intel MAX 10—използвайте ядрото GPIO Lite Intel FPGA IP.
•  Всички други поддържани устройства—използвайте ядрото ALTIOBUF IP.

Можете да изтеглите дизайна example от връзката в свързаната информация. За екземпляра на BLVDS I/O буфер Intel препоръчва следните елементи:

•  Внедрете GPIO IP ядрото в двупосочен режим с включен диференциален режим.
•  Задайте I/O стандарта на двупосочните щифтове:
•  BLVDS—устройства Intel Cyclone 10 LP, Cyclone IV, Cyclone III и Intel MAX 10.
•  Диференциални SSTL-2 клас I или клас II—устройства Stratix V, Stratix IV, Stratix III, Arria V, Arria II и Cyclone V.
• Диференциални SSTL-18 клас I или клас II—устройства Intel Stratix 10, Intel Arria 10 и Intel Cyclone 10 GX.

Работа на входни или изходни буфери по време на операции за запис и четене

• Oe портът получава oe сигнала от ядрото на устройството, за да активира или деактивира изходните буфери с единичен край.
•  Поддържайте сигнала oe нисък, за да преобразувате изходните буфери в три състояния по време на операция за четене.
•  Функцията на портата И е да спре предавания сигнал да се върне обратно в ядрото на устройството. Диференциалният входен буфер винаги е активиран.

Свързана информация

•  I/O буфер (ALTIOBUF) IP Core Ръководство за потребителя
•  Ръководство за потребителя на GPIO IP Core
•  Ръководства за внедряване на I/O Intel MAX 10
• Въведение в Intel FPGA IP ядра
• Дизайн Прampза AN 522

Осигурява дизайна на Intel Quartus Prime exampизползвани в тази бележка за приложението.
Дизайн Прample Указания за устройства Intel Stratix 10
Тези стъпки са приложими само за устройства Intel Stratix 10. Уверете се, че използвате GPIO Intel FPGA IP ядро.

1. Създайте GPIO Intel FPGA IP ядро, което може да поддържа двупосочен входен и изходен буфер:
   • а. Създайте инстанция на GPIO Intel FPGA IP ядро.
   • b. В Data Direction изберете Bidir.
   • ° С. В Ширина на данните въведете 1.
   • д. Включете Използване на диференциален буфер.
   • д. В режим на регистрация не изберете нищо.
2. Свържете модулите и входните и изходните портове, както е показано на следната фигура:
   Свързване на входни и изходни портове Прample за устройства Intel Stratix 10
3. В редактора за присвояване задайте съответния I/O стандарт, както е показано на следващата фигура. Можете също така да зададете текущата сила и опциите за скорост на нарастване. В противен случай софтуерът Intel Quartus Prime приема настройките по подразбиране.
   BLVDS I/O присвояване в редактора за присвояване на Intel Quartus Prime за устройства Intel Stratix 10
4. Компилирайте и извършете функционална симулация със софтуера ModelSim* – Intel FPGA Edition.

Свързана информация

• ModelSim – Софтуерна поддръжка на Intel FPGA Edition
  Предоставя повече информация за софтуера ModelSim – Intel FPGA Edition и съдържа различни връзки към теми като инсталиране, използване и отстраняване на проблеми.
• I/O стандарти за BLVDS интерфейс в Intel FPGA устройства на страница 7
  Изброява щифтовете и I/O стандартите, които можете ръчно да зададете в поддържаните Intel FPGA устройства за BLVDS приложения.
• Дизайн Прampза AN 522
  Осигурява дизайна на Intel Quartus Prime exampизползвани в тази бележка за приложението.

Дизайн Прample Указания за устройства Intel Arria 10
Тези стъпки са приложими само за устройства Intel Arria 10, използващи Intel Quartus Prime Standard Edition. Уверете се, че използвате GPIO Intel FPGA IP ядро.

1. Отворете StratixV_blvds.qar file за импортиране на дизайна Stratix V напрampв софтуера Intel Quartus Prime Standard Edition.
2. Мигрирайте дизайна прample за използване на GPIO Intel FPGA IP ядро:
   • а. От менюто изберете Проект ➤ Надстройка на IP компоненти.
   • b. Щракнете два пъти върху обекта „ALIOBUF“.
     Появява се прозорецът MegaWizard Plug-In Manager за IP ядрото на ALTIOBUF.
   • ° С. Изключете Съвпадение на проект/по подразбиране.
   • д. В Текущо избраното семейство устройства изберете Arria 10.
   • д. Щракнете върху Готово и след това отново върху Готово.
   • f. В диалоговия прозорец, който се появява, щракнете върху OK.
     Софтуерът Intel Quartus Prime Pro Edition изпълнява процеса на мигриране и след това показва редактора на GPIO IP параметри.
3. Конфигурирайте GPIO Intel FPGA IP ядрото да поддържа двупосочен входен и изходен буфер:
   • а. В Data Direction изберете Bidir.
   • b. В Ширина на данните въведете 1.
   • ° С. Включете Използване на диференциален буфер.
   • д. Щракнете върху Готово и генерирайте IP ядрото.
4. Свържете модулите и входните и изходните портове, както е показано на следната фигура:
   Свързване на входни и изходни портове Прample за устройства Intel Arria 10
5. В редактора за присвояване задайте съответния I/O стандарт, както е показано на следващата фигура. Можете също така да зададете текущата сила и опциите за скорост на нарастване. В противен случай софтуерът Intel Quartus Prime Standard Edition приема настройките по подразбиране за устройства Intel Arria 10—диференциален SSTL-18 Class I или Class II I/O стандарт.
   BLVDS I/O присвояване в редактора за присвояване на Intel Quartus Prime за устройства Intel Arria 10Забележка:
   За устройства Intel Arria 10 можете ръчно да зададете както p, така и n местата на щифтовете за LVDS щифтовете с редактора за присвояване.
6. Компилирайте и извършете функционална симулация със софтуера ModelSim – Intel FPGA Edition.

Свързана информация

• ModelSim – Софтуерна поддръжка на Intel FPGA Edition
  Предоставя повече информация за софтуера ModelSim – Intel FPGA Edition и съдържа различни връзки към теми като инсталиране, използване и отстраняване на проблеми.
• I/O стандарти за BLVDS интерфейс в Intel FPGA устройства на страница 7
  Изброява щифтовете и I/O стандартите, които можете ръчно да зададете в поддържаните Intel FPGA устройства за BLVDS приложения.
• Дизайн Прampза AN 522
  Осигурява дизайна на Intel Quartus Prime exampизползвани в тази бележка за приложението.

Дизайн Прample Указания за устройства Intel MAX 10
Тези стъпки са приложими само за устройства Intel MAX 10. Уверете се, че използвате GPIO Lite Intel FPGA IP ядро.

1. Създайте GPIO Lite Intel FPGA IP ядро, което може да поддържа двупосочен входен и изходен буфер:
   • а. Създайте екземпляр на GPIO Lite Intel FPGA IP ядро.
   • b. В Data Direction изберете Bidir.
   • ° С. В Ширина на данните въведете 1.
   • д. Включете Използване на псевдодиференциален буфер.
   • д. В режим на регистрация изберете Bypass.
2. Свържете модулите и входните и изходните портове, както е показано на следната фигура:
    Свързване на входни и изходни портове Прample за устройства Intel MAX 10
3. В редактора за присвояване задайте съответния I/O стандарт, както е показано на следващата фигура. Можете също така да зададете текущата сила и опциите за скорост на нарастване. В противен случай софтуерът Intel Quartus Prime приема настройките по подразбиране.
   BLVDS I/O присвояване в редактора за присвояване на Intel Quartus Prime за устройства Intel MAX 10
4. Компилирайте и извършете функционална симулация със софтуера ModelSim – Intel FPGA Edition.

Свързана информация

• ModelSim – Софтуерна поддръжка на Intel FPGA Edition
  Предоставя повече информация за софтуера ModelSim – Intel FPGA Edition и съдържа различни връзки към теми като инсталиране, използване и отстраняване на проблеми.
• I/O стандарти за BLVDS интерфейс в Intel FPGA устройства на страница 7
  Изброява щифтовете и I/O стандартите, които можете ръчно да зададете в поддържаните Intel FPGA устройства за BLVDS приложения.
• Дизайн Прampза AN 522
  Осигурява дизайна на Intel Quartus Prime exampизползвани в тази бележка за приложението.

Дизайн Прample Указания за всички поддържани устройства с изключение на Intel Arria 10, Intel Cyclone 10 GX и Intel MAX 10

Тези стъпки са приложими за всички поддържани устройства с изключение на Intel Arria 10, Intel Cyclone 10 GX и Intel MAX 10. Уверете се, че използвате ядрото ALTIOBUF IP.

1.  Създайте ALTIOBUF IP ядро, което може да поддържа двупосочен входен и изходен буфер:
   • а. Създайте екземпляр на IP ядрото ALTIOBUF.
   • b. Конфигурирайте модула като двупосочен буфер.
   • ° С. В Какъв е броят на буферите, които трябва да бъдат създадени, въведете 1.
   • д. Включете Използване на диференциален режим.
2. Свържете модулите и входните и изходните портове, както е показано на следната фигура:
    Свързване на входни и изходни портове Прample за всички поддържани устройства с изключение на Intel Arria 10, Intel Cyclone 10 GX и Intel MAX 10 устройства
3. В редактора за присвояване задайте съответния I/O стандарт, както е показано на следващата фигура, според вашето устройство. Можете също така да зададете текущата сила и опциите за скорост на нарастване. В противен случай софтуерът Intel Quartus Prime приема настройките по подразбиране.
   • Устройства Intel Cyclone 10 LP, Cyclone IV, Cyclone III и Cyclone III LS— BLVDS I/O стандарт към двупосочните p и n пинове, както е показано на следващата фигура.
   • Устройства Stratix V, Stratix IV, Stratix III, Arria V, Arria II и Cyclone V—диференциален SSTL-2 клас I или клас II I/O стандарт.
     BLVDS I/O Assignment в редактора на Intel Quartus Prime AssignmentЗабележка: Можете ръчно да зададете както позициите на p, така и n щифтовете за всяко поддържано устройство с редактора за присвояване. За поддържаните устройства и щифтовете, които можете да зададете ръчно, вижте свързаната информация.
4. Компилирайте и извършете функционална симулация със софтуера ModelSim – Intel FPGA Edition.

Exampфайл с резултатите от функционалната симулация
Когато се подаде сигнал oe, BLVDS е в режим на запис. Когато сигналът oe бъде премахнат, BLVDS е в режим на работа на четене.Забележка:
За симулация, използваща Verilog HDL, можете да използвате blvds_tb.v testbench, който е включен в съответния дизайн exampле.
Свързана информация

• ModelSim – Софтуерна поддръжка на Intel FPGA Edition
  Предоставя повече информация за софтуера ModelSim – Intel FPGA Edition и съдържа различни връзки към теми като инсталиране, използване и отстраняване на проблеми.
• I/O стандарти за BLVDS интерфейс в Intel FPGA устройства на страница 7
  Изброява щифтовете и I/O стандартите, които можете ръчно да зададете в поддържаните Intel FPGA устройства за BLVDS приложения.
• Дизайн Прampза AN 522
  Осигурява дизайна на Intel Quartus Prime exampизползвани в тази бележка за приложението.

Анализ на ефективността

Многоточковият анализ на производителността на BLVDS демонстрира влиянието на терминирането на шината, зареждането, характеристиките на драйвера и приемника и местоположението на приемника от драйвера върху системата. Можете да използвате включения BLVDS дизайн напрampфайлове за анализ на производителността на многоточково приложение:

•  Cyclone III BLVDS дизайн прample—този дизайн прample е приложим за всички поддържани серии устройства Stratix, Arria и Cyclone. За семейство устройства Intel Arria 10 или Intel Cyclone 10 GX трябва да мигрирате дизайна на пр.ampпърво прехвърлете на съответното семейство устройства, преди да можете да го използвате.
• Дизайн на Intel MAX 10 BLVDS example—този дизайн прample е приложим за семейство устройства Intel MAX 10.
• Intel Stratix 10 BLVDS дизайн example—този дизайн прample е приложим за семейство устройства Intel Stratix 10.

Забележка:
Анализът на производителността на многоточков BLVDS в този раздел се основава на симулация на модела на спецификацията на информация за входно/изходен буфер Cyclone III BLVDS (IBIS) в HyperLynx*.
Intel препоръчва да използвате тези модели на Intel IBIS за симулация:

• Устройства Stratix III, Stratix IV и Stratix V—диференциален SSTL-2 IBIS модел, специфичен за устройството
• Устройства Intel Stratix 10, Intel Arria 10(2) и Intel Cyclone 10 GX:
  •  Изходен буфер—Диференциален модел SSTL-18 IBIS
  • Входен буфер—LVDS IBIS модел

Свързана информация

• Страница на модела на Intel FPGA IBIS
  Осигурява изтегляне на модели на Intel FPGA устройства.
•  Дизайн Прampза AN 522
  Осигурява дизайна на Intel Quartus Prime exampизползвани в тази бележка за приложението.

Настройка на системата

 Многоточков BLVDS с приемопредаватели Cyclone III BLVDS
Тази фигура показва схемата на многоточкова топология с десет трансивъра Cyclone III BLVDS (наименувани U1 до U10).Приема се, че автобусната предавателна линия има следните характеристики:

•  Лентова линия
•  Характеристичен импеданс от 50 Ω
• Характерен капацитет от 3.6 pF на инч
•  Дължина 10 инча
• Моделите Intel Arria 10 IBIS са предварителни и не се предлагат за модела Intel IBIS web страница. Ако имате нужда от тези предварителни модели Intel Arria 10 IBIS, свържете се с Intel.
• Импеданс на диференциалната характеристика на шината приблизително 100 Ω
•  Разстояние между всеки трансивър от 1 инч
• Шината завършва в двата края с терминиращ резистор RT

• Сила на задвижване по подразбиране от 12 mA
• Настройки за бавна скорост на забавяне по подразбиране
• Капацитет на пина на всеки трансивър от 6 pF
•  Стълбът на всеки трансивър BLVDS е 1-инчова микролента с характерен импеданс от 50 Ω и характерен капацитет от 3 pF на инч
•  Капацитетът на връзката (конектор, подложка и преход в PCB) на всеки трансивър към шината се приема за 2 pF
• Общият капацитет на всеки товар е приблизително 11 pF

За 1-инчово разстояние на натоварване, разпределеният капацитет е равен на 11 pF на инч. За намаляване на отражението, причинено от мъничетата, а също и за намаляване на сигналите, излизащи от
на драйвера, импеданс, съответстващ на 50 Ω резистор RS, се поставя на изхода на всеки трансивър.

Автобусна спирка
Ефективният импеданс на напълно натоварената шина е 52 Ω, ако замените характеристичния капацитет на шината и разпределения капацитет на единица дължина на инсталацията в уравнението на ефективния диференциален импеданс. За оптимална цялост на сигнала трябва да съгласувате RT с 52 Ω. Следващите фигури показват ефектите от съгласувано, недостатъчно и свръхзавършване върху диференциалната форма на вълната (VID) на входните щифтове на приемника. Скоростта на данни е 100 Mbps. В тези фигури недостатъчното прекъсване (RT = 25 Ω) води до отражения и значително намаляване на маржа на шума. В някои случаи прекратяването дори нарушава прага на приемника (VTH = ±100 mV). Когато RT се промени на 50 Ω, има значителна граница на шума по отношение на VTH и отражението е незначително.

Ефект от прекъсване на автобуса (шофьор в U1, приемник в U2)
На тази фигура U1 действа като предавател, а U2 до U10 са приемници.

Ефект от прекъсване на автобуса (шофьор в U1, приемник в U10)
На тази фигура U1 действа като предавател, а U2 до U10 са приемници.

Ефект от прекъсване на автобуса (шофьор в U5, приемник в U6)
На тази фигура U5 е предавателят, а останалите са приемници.

Ефект от прекъсване на автобуса (шофьор в U5, приемник в U10)
На тази фигура U5 е предавателят, а останалите са приемници.Относителното положение на водача и приемника в автобуса също влияе върху качеството на получения сигнал. Най-близкият приемник до драйвера изпитва най-лошия ефект на предавателната линия, тъй като на това място скоростта на фронта е най-бърза. Това се влошава, когато шофьорът е разположен в средата на автобуса.
Напримерample, сравнете Фигура 16 на страница 20 и Фигура 18 на страница 21. VID на приемник U6 (драйвер на U5) показва по-силен звън от този на приемник U2 (драйвер на U1). От друга страна, скоростта на ръба се забавя, когато приемникът е разположен по-далеч от водача. Най-голямото записано време на нарастване е 1.14 ns с драйвера, разположен в единия край на шината (U1) и приемника в другия край (U10).

Дължина на пънчето
По-голямата дължина на щифта не само увеличава времето за полет от водача до приемника, но също така води до по-голям капацитет на натоварване, което причинява по-голямо отражение.

Ефект от увеличаване на дължината на пръчката (водач в U1, приемник в U10)
Тази фигура сравнява VID при U10, когато дължината на пъна е увеличена от един инч на два инча и драйверът е на U1.

Прекратяване на прекратяване
Трябва да съпоставите импеданса на драйвера с характеристичния импеданс на пъна. Поставянето на сериен терминиращ резистор RS на изхода на драйвера значително намалява неблагоприятния ефект на предавателната линия, причинен от дългите късове и бързите скорости на фронта. В допълнение, RS може да бъде променен, за да намали VID, за да отговаря на спецификацията на приемника.

Ефект от прекратяване на прекратяване (драйвер в U1, приемник в U2 и U10)
Тази фигура сравнява VID при U2 и U10, когато U1 предава.

Скорост на завъртане на водача
Бързата скорост на нарастване помага да се подобри времето за нарастване, особено при приемника, който е най-отдалечен от драйвера. Въпреки това, по-бързата скорост на набиране също увеличава звъненето поради отражение.

Ефект на скоростта на драйвера (водач в U1, приемник в U2 и U10)
Тази фигура показва ефекта на скоростта на завъртане на драйвера. Прави се сравнение между бавната и бързата скорост на задвижване със сила на задвижване от 12 mA. Драйверът е на U1 и се изследват диференциалните вълнови форми на U2 и U10.

Обща производителност на системата

Най-високата скорост на данни, поддържана от многоточков BLVDS, се определя чрез гледане на очната диаграма на най-отдалечения приемник от драйвера. На това място предаваният сигнал има най-ниската скорост на фронта и засяга отварянето на очите. Въпреки че качеството на получения сигнал и целта за границата на шума зависят от приложенията, колкото по-широк е отворът на окото, толкова по-добре. Трябва обаче да проверите и приемника, който е най-близо до водача, тъй като ефектите от предавателната линия обикновено са по-лоши, ако приемникът е разположен по-близо до водача.
Фигура 23. Очна диаграма при 400 Mbps (драйвер в U1, приемник в U2 и U10)
Тази фигура илюстрира очни диаграми при U2 (червена крива) и U10 (синя крива) за скорост на данни при 400 Mbps. В симулацията се приема случайно трептене от 1% единичен интервал. Драйверът е на U1 с настройки по подразбиране за сила на тока и скорост на нарастване. Шината е напълно натоварена с оптимално RT = 50 Ω. Най-малкият отвор на очите е при U10, което е най-отдалечено от U1. Височината на очите sampled при интервал от 0.5 единици е съответно 692 mV и 543 mV за U2 и U10. Има значителна граница на шума по отношение на VTH = ±100 mV и за двата случая.

История на ревизиите на документа за AN 522: Внедряване на шинен LVDS интерфейс в поддържани фамилии устройства FPGA на Intel

Документи / Ресурси

intel AN 522 Внедряване на шинен LVDS интерфейс в поддържани фамилии FPGA устройства [pdf] Ръководство за потребителя AN 522 Implementing Bus LVDS Interface in Supported FPGA Device Families, AN 522, Implementing Bus LVDS Interface in Supported FPGA Device Families, Interface in Supported FPGA Device Families, FPGA Device Families

Референции

• Ръководство за потребителя