Intel AN 522 Implementing Bus LVDS Interface in Supported FPGA Device Families

Bus LVDS (BLVDS) etendas la kapablon de LVDS-punkta komunikado al plurpunkta konfiguracio. Multipoint BLVDS ofertas efikan solvon por plurpunktaj fonplanaj aplikoj.

Subteno pri Efektivigo de BLVDS en Intel FPGA-Aparatoj

Vi povas efektivigi BLVDS-interfacojn en ĉi tiuj Intel-aparatoj uzante la listigitajn I/O-normojn.

Notu:
La programebla veturforto kaj sleft-trajtoj en ĉi tiuj aparatoj permesas al vi personecigi vian multpunktan sistemon por maksimuma rendimento. Por determini la maksimuman datuman indicon subtenata, faru simuladon aŭ mezuradon bazitan sur via specifa sistema aranĝo kaj aplikaĵo.
BLVDS Finisview sur paĝo 4
BLVDS-teknologio en Intel-Aparatoj sur paĝo 6
BLVDS Elektrokonsumo sur paĝo 9
BLVDS Dezajno Eksample sur paĝo 10
Analizo de rendimento sur paĝo 17
Dokumenta Reviziohistorio por AN 522: Efektivigo de Busa LVDS-Interfaco en Subtenataj Intel FPGA-Aparataj Familioj sur paĝo 25
Rilataj Informoj
I/O-Normoj por BLVDS-Interfaco en Intel FPGA-Aparatoj sur paĝo 7

BLVDS Finisview

Tipa plurpunkta BLVDS-sistemo konsistas el kelkaj dissendilaj kaj ricevilaj paroj (dissendiloj) kiuj estas ligitaj al la buso.
Multpunkta BLVDSLa konfiguracio en la antaŭa figuro disponigas dudirektan duondupleksan komunikadon minimumigante interkonektdensecon. Ĉiu dissendilo povas supozi la rolon de dissendilo, kie la ceteraj dissendiloj funkcias kiel riceviloj (nur unu dissendilo povas esti aktiva samtempe). Busa trafikkontrolo, aŭ tra protokolo aŭ hardvarsolvo estas tipe postulata por eviti ŝofordisputon sur la buso. La agado de plurpunkta BLVDS estas tre trafita per la kapacita ŝarĝo kaj fino sur la buso.
Dezajnaj Konsideroj
Bona plurpunkta dezajno devas konsideri la kapacitan ŝarĝon kaj finon sur la buso por akiri pli bonan signalintegrecon. Vi povas minimumigi la ŝarĝan kapacitancon elektante transcepton kun malalta pingla kapacitanco, konektilo kun malalta kapacitanco, kaj tenante la stumplongon mallonga. Unu el la plurpunkta BLVDS-dezajnokonsidero estas la efika diferenciga impedanco de plene ŝarĝita buso, referita kiel efika impedanco, kaj la disvastigprokrasto tra la buso. Aliaj plurpunktaj BLVDS-dezajnaj konsideroj inkludas malsukcesan biasadon, konektilspecon kaj pin-out, PCB-busan spurenpaĝigon, kaj ŝoforan randofrekvencspecifojn.
Efika impedanco
La efika impedanco dependas de la buso spuro karakteriza impedanco Zo kaj kapacita ŝarĝo sur la buso. La konektiloj, la stumpo sur la aldonaĵkarto, la enpakado, kaj la ricevila eniga kapacitanco ĉiuj kontribuas al kapacita ŝarĝo, kiu reduktas la efektivan impedancon de buso.
Ekvacio 1. Efika Diferenciala Impedancia Ekvacio
Uzu ĉi tiun ekvacion por proksimigi la efikan diferencialan impedancon de la ŝarĝita buso (Zeff).Kie:

• Zdiff (Ω) ≈ 2 × Zo = la diferenciala karakteriza impedanco de la buso
•  Co (pF/colo) = karakteriza kapacitanco per unuolongo de la buso
• CL (pF) = kapacitanco de ĉiu ŝarĝo
•  N = nombro da ŝarĝoj en la buso
•  H (colo) = d × N = tuta longo de la buso
•  d (colo) = interspaco inter ĉiu aldonaĵkarto
•  Cd (pF/colo) = CL/d = distribuita kapacitanco per unuolongo trans la buso

La pliiĝo en ŝarĝkapacitanco aŭ pli proksima interspacigo inter la aldonaĵkartoj reduktas la efikan impedancon. Por optimumigi la sisteman agadon, estas grave elekti malaltan kapacitancan transmisilon kaj konektilon. Konservu ĉiun ricevilo-stumpolongon inter la konektilo kaj transceiver I/O-stifto kiel eble plej mallonga.
Normaligita Efika Impedanco Kontraŭ Cd/Co
Ĉi tiu figuro montras la efikojn de distribuita kapacitanco sur normaligita efika impedanco.Finiĝo estas postulata ĉe ĉiu fino de la buso, dum la datenoj fluas en ambaŭ direktoj. Por redukti reflektadon kaj sonoradon sur la buso, vi devas egali la finrezistilon al la efika impedanco. Por sistemo kun Cd/Co = 3, la efika impedanco estas 0.5 fojojn de Zdiff. Kun duoblaj finaĵoj sur la buso, la ŝoforo vidas ekvivalentan ŝarĝon de 0.25 fojojn de Zdiff; kaj tiel reduktas la signalsvingon kaj diferencigan brumarĝenon trans la ricevilenigaĵoj (se norma LVDS-ŝoforo estas uzita). La BLVDS-ŝoforo traktas tiun temon pliigante la veturfluon por atingi similan voltage svingo ĉe la ricevilaj enigoj.
Disvastigo Prokrasto
La disvastigprokrasto (tPD = Zo × Co) estas la tempoprokrasto tra la transmisilinio per unuolongo. Ĝi dependas de la karakteriza impedanco kaj karakterizaĵo
kapacitanco de la buso.
Efika Disvastigo Prokrasto
Por ŝarĝita buso, vi povas kalkuli la efikan disvastigprokraston per ĉi tiu ekvacio. Vi povas kalkuli la tempon por la signalo por disvastigi de ŝoforo A ĝis ricevilo B kiel la tPDEFF × longo de linio inter ŝoforo A kaj ricevilo B.

BLVDS-teknologio en Intel-aparatoj

En subtenataj Intel-aparatoj, la BLVDS-interfaco estas subtenata en iu ajn vico aŭ kolumna I/bankoj, kiuj estas funkciigitaj per VCCIO de 1.8 V (aparatoj Intel Arria 10 kaj Intel Cyclone 10 GX) aŭ 2.5 V (aliaj subtenataj aparatoj). En tiuj I/O-bankoj, la interfaco estas apogita sur la diferencigaj I/O-stiftoj sed ne sur la diligentaj horloĝenigaĵoj aŭ horloĝproduktaj stiftoj. Tamen, en Intel Arria 10 kaj Intel Cyclone 10 GX-aparatoj, la BLVDS-interfaco estas subtenata sur diligentaj horloĝstiftoj kiuj estas utiligitaj kiel ĝeneralaj I/Oj.

•  La BLVDS-dissendilo uzas du unu-finitajn produktaĵbufrojn kun la dua produktaĵbufro programita kiel inversigita.
•  La BLVDS-ricevilo uzas diligentan LVDS-enirbufron.

BLVDS I/O-Bufferoj en la Subtenataj AparatojUzu malsamajn enigajn aŭ eligajn bufrojn depende de la aplikaĵa tipo:

• Multidrop-apliko—uzu la enigan aŭ eligan bufron depende de ĉu la aparato estas destinita por funkciigo de ŝoforo aŭ ricevilo.
• Plurpunkta aplikaĵo - la eligo-bufro kaj eniga bufro dividas la samajn I/O-stiftojn. Vi postulas produktan ebligan (oe) signalon por tri-ŝtati la LVDS-eligbufron kiam ĝi ne sendas signalojn.
•  Ne ebligu la surblatan seriofinaĵon (RS OCT) por la eligo-bufro.
• Uzu eksterajn rezistilojn ĉe la eligo-bufroj por provizi impedancan kongruon al la stumpo sur la aldonaĵkarto.
• Ne ebligu la sur-blatan diferencialan finon (RD OCT) por la diferenciala eniga bufro ĉar la busfinaĵo estas kutime efektivigita uzante la eksterajn finajn rezistilojn ĉe ambaŭ finoj de la buso.

I/O-Normoj por BLVDS-Interfaco en Intel FPGA-Aparatoj
Vi povas efektivigi la BLVDS-interfacon uzante la koncernajn I/O-normojn kaj nunajn fortpostulojn por la subtenataj Intel-aparatoj.
I/O-Normo kaj Trajtoj Subteno por la BLVDS-Interfaco en Subtenataj Intel-Aparatoj

1.  DIFFIO_TX-pinglo ne subtenas verajn LVDS-diferencigajn ricevilojn.

Por pliaj informoj, raportu al la respektiva aparato-dokumentado kiel listigita en la rilata informsekcio:

• Por informoj pri pinglaj asignoj, raportu al la aparato-eldiro files.
• Por la I/O-normaj funkcioj, raportu al la aparato-manlibro I/O-ĉapitro.
•  Por la elektraj specifoj, raportu al la aparato-datumo aŭ dokumento pri DC kaj ŝanĝaj karakterizaĵoj.

Rilataj Informoj

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Aparato Pin-Out Files
•  Intel Arria 10 Aparato Pin-Out Files
•  Arria V Aparato Pin-Out Files
•  Arria II GX Aparato Pin-Out Files
• Intel Cyclone 10 GX Aparato Pin-Out Files
• Intel Cyclone 10 LP-Aparato Pin-Out Files
• Cyclone V Aparato Pin-Out Files
•  Cyclone IV Aparato Pin-Out Files
• Cyclone III Aparato Pin-Out Files
• Intel MAX 10 Aparato Pin-Out Files
• Intel Stratix 10 Ĝenerala Uza I/O-Gvidilo de Uzanto
•  I/O-Ecoj en Stratix V-aparatoj
•  I/O-Ecoj en Stratix IV-aparato
•  Stratix III-Aparataj I/O-Trajtoj
• I/O-Ecoj en Stratix V-aparatoj
•  I/O-Ecoj en Stratix IV-aparato
•  Stratix III-Aparataj I/O-Trajtoj
•  I/O kaj Alta Rapida I/O en Intel Arria 10 Aparatoj
•  I/O-Ecoj en Arria V-Aparatoj
• I/O-Ecoj en Arria II-Aparatoj
•  I/O kaj Alta Rapida I/O en Intel Cyclone 10 GX-aparatoj
•  I/O kaj Alta Rapida I/O en Intel Cyclone 10 LP-Aparatoj
• I/O-Ecoj en Cyclone V-aparatoj
• I/O-Ecoj en Cyclone IV-aparatoj
•  I/O-Ecoj en la Cyclone III Aparato-Familio
• Intel MAX 10 Ĝenerala Uza I/O Uzantgvidilo
•  Datenfolio pri Aparato Intel Stratix 10
• Datenfolio de Stratix V-aparato
•  DC kaj Ŝaltaj Karakterizaĵoj por Stratix IV-Aparatoj
•  Stratix III Device Datasheet: DC kaj Switching Characteristics
•  Datenfolio pri Aparato Intel Arria 10
•  Datenfolio de Arria V-aparato
• Aparato-Datenfolio por Arria II-Aparatoj
• Datenfolio pri Aparato Intel Cyclone 10 GX
•  Datenfolio pri Aparato Intel Cyclone 10 LP
•  Cyclone V Aparato-Datenfolio
•  Cyclone IV-Aparato-Datenfolio
• Cyclone III-Aparato-Datenfolio
• Datenfolio pri Aparato Intel MAX 10

BLVDS Elektrokonsumo

• Antaŭ ol efektivigi vian dezajnon en la aparaton, uzu la EPE bazitan en Excel por la subtenata aparato, kiun vi uzas por akiri laŭtaksan grandecon de la elektrokonsumo de la I/O de la BLVDS.
•  Por enigo kaj dudirektaj pingloj, la eniga bufro de BLVDS ĉiam estas ebligita. La enirbufro de BLVDS konsumas potencon se ekzistas ŝanĝa agado sur la buso (ekzample, aliaj dissendiloj sendas kaj ricevas datumojn, sed la Cyclone III-aparato ne estas la celita ricevanto).
•  Se vi uzas BLVDS kiel enigan bufron en multidrop aŭ kiel dudirektan bufron en plurpunktaj aplikoj, Intel rekomendas enigi baskuligan indicon, kiu inkluzivas ĉiujn agadojn sur la buso, ne nur agadojn destinitajn por la Intel-aparato BLVDS eniga bufro.

Example de BLVDS I/O Data Entry en la EPE
Ĉi tiu figuro montras la eniron BLVDS I/O en la Cyclone III EPE. Por I/O-normoj elekteblaj en la EPE de aliaj subtenataj Intel-aparatoj, raportu al la rilataj informoj.Intel rekomendas, ke vi uzu la Intel Quartus Prime Power Analyzer Tool por fari precizan I/O-potencan analizon de BLVDS post kiam vi kompletigas vian dezajnon. La Potenca Analizilo taksas potencon bazitan sur la specifaĵoj de la dezajno post kiam loko-kaj-itinero estas kompletigita. La Potenca Analizilo aplikas kombinaĵon de uzant-eniritaj, simulad-derivitaj, kaj taksitaj signalaj agadoj, kiuj, kombinite kun la detalaj cirkvitaj modeloj, donas tre precizajn potencajn taksojn.
Rilataj Informoj

• Potenca analizo-ĉapitro, Intel Quartus Prime Pro Edition Handbook
  Provizas pli da informoj pri la ilo Intel Quartus Prime Pro Edition Power Analyzer por la familioj de aparatoj Intel Stratix 10, Intel Arria 10 kaj Intel Cyclone 10 GX.
• Power Analysis-ĉapitro, Intel Quartus Prime Standard Edition Handbook
  Provizas pli da informoj pri la ilo Intel Quartus Prime Standard Edition Power Analyzer por la Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III kaj Intel. MAX 10 aparatoj familioj.
• Fruaj Potencaj Taksistoj (EPE) kaj Potenca Analizilo-paĝo
  Provizas pli da informoj pri la EPE kaj la ilo Intel Quartus Prime Power Analyzer.
• Efektivigo de Bus LVDS-Interfaco en Subtenataj Intel FPGA-Aparataj Familioj sur paĝo 3
  Listigas la I/O-normojn por elekti en la EPE por taksi la BLVDS-energiokonsumon.

BLVDS Dezajno Eksample
La dezajno ekzample montras al vi kiel instanciigi la BLVDS I/O-bufron en la subtenataj aparatoj kun la koncernaj ĝeneralcelaj I/O (GPIO) IP-kernoj en la Intel Quartus Prime-programaro.

•  Intel Stratix 10, Intel Arria 10, kaj Intel Cyclone 10 GX-aparatoj—uzu la GPIO Intel FPGA IP-kernon.
•  Intel MAX 10-aparatoj—uzu la GPIO Lite Intel FPGA IP-kernon.
•  Ĉiuj aliaj subtenataj aparatoj—uzu la ALTIOBUF IP-kernon.

Vi povas elŝuti la dezajnon ekzample de la ligilo en la rilata informo. Por la bufrokazaĵo BLVDS I/O, Intel rekomendas la sekvajn erojn:

•  Efektivigu la GPIO IP-kernon en dudirekta reĝimo kun la diferenciga reĝimo ŝaltita.
•  Asignu la I/O-normon al la dudirektaj pingloj:
•  BLVDS — Intel Cyclone 10 LP, Cyclone IV, Cyclone III, kaj Intel MAX 10 aparatoj.
•  Diferenciulo SSTL-2 Class I aŭ Class II - Stratix V, Stratix IV, Stratix III, Arria V, Arria II, kaj Cyclone V-aparatoj.
• Diferenciulo SSTL-18 Klaso I aŭ Klaso II - Intel Stratix 10, Intel Arria 10, kaj Intel Cyclone 10 GX-aparatoj.

Eniga aŭ Eligo Buffers Operacio Dum Skriba kaj Legado Operacioj

• La oe-haveno ricevas la oe-signalon de la aparato-kerno por ebligi aŭ malŝalti la unu-finitajn eligajn bufrojn.
•  Tenu la oe-signalon malaltan por tri-ŝtati la eligajn bufrojn dum legado.
•  La funkcio de la AND-pordego estas ĉesigi la transdonitan signalon reveni en la aparatkernon. La diferenciala eniga bufro ĉiam estas ebligita.

Rilataj Informoj

•  I/O Buffer (ALTIOBUF) IP Kerna Uzantgvidilo
•  GPIO IP Core Uzantgvidilo
•  Intel MAX 10 I/O-Efektivigaj gvidiloj
• Enkonduko al Intel FPGA IP Cores
• Dezajno Ekzamples por AN 522

Disponigas la dezajnon Intel Quartus Prime ekzamples uzataj en ĉi tiu aplika noto.
Dezajno Ekzample Gvidlinioj por Intel Stratix 10 Aparatoj
Ĉi tiuj paŝoj aplikeblas nur al aparatoj Intel Stratix 10. Certigu, ke vi uzas la GPIO Intel FPGA IP-kernon.

1. Kreu GPIO Intel FPGA IP-kernon, kiu povas subteni dudirektan enigaĵon kaj eligan bufron:
   • a. Instancigu la GPIO Intel FPGA IP-kernon.
   • b. En Datuma Direkto, elektu Bidir.
   • c. En Datuma larĝo, enigu 1.
   • d. Ŝaltu Uzu diferencigan bufron.
   • e. En Registrureĝimo, elektu neniun.
2. Konektu la modulojn kaj la enigajn kaj elirajn havenojn kiel montrite en la sekva figuro:
   Enigo kaj Eligo Havenoj Konekto Ekzample por Intel Stratix 10 Aparatoj
3. En la Tasko-Redaktilo, asignu la koncernan I/O-normon kiel montrite en la sekva figuro. Vi ankaŭ povas agordi la aktualajn elektojn de forto kaj slew-rate. Alie, la programaro Intel Quartus Prime supozas la defaŭltajn agordojn.
   BLVDS I/O-Asigno en la Intel Quartus Prime Assignment Editor por Intel Stratix 10-Aparatoj
4. Kompilu kaj faru funkcian simuladon per la programaro ModelSim* - Intel FPGA Edition.

Rilataj Informoj

• ModelSim - Intel FPGA Edition Programaro Subteno
  Provizas pli da informoj pri la programaro ModelSim - Intel FPGA Edition kaj enhavas diversajn ligilojn al temoj kiel instalado, uzado kaj solvo de problemoj.
• I/O-Normoj por BLVDS-Interfaco en Intel FPGA-Aparatoj sur paĝo 7
  Listigas la pinglojn kaj I/O-normojn, kiujn vi povas permane asigni en la subtenataj Intel FPGA-aparatoj por BLVDS-aplikoj.
• Dezajno Ekzamples por AN 522
  Disponigas la dezajnon Intel Quartus Prime ekzamples uzataj en ĉi tiu aplika noto.

Dezajno Ekzample Gvidlinioj por Intel Arria 10 Aparatoj
Ĉi tiuj paŝoj aplikeblas nur al Intel Arria 10-aparatoj uzantaj Intel Quartus Prime Standard Edition nur. Certigu, ke vi uzas la GPIO Intel FPGA IP-kernon.

1. Malfermu la StratixV_blvds.qar file importi la Stratix V-dezajnon ekzample en la programaron Intel Quartus Prime Standard Edition.
2. Migri la dezajnon ekzample por uzi la GPIO Intel FPGA IP-kernon:
   • a. En la menuo, elektu Projekto ➤ Ĝisdatigu IP-Elementojn.
   • b. Duoble alklaku la enton "ALIOBUF".
     La fenestro de MegaWizard Plug-In Manager por la ALTIOBUF IP-kerno aperas.
   • c. Malŝaltu Match-projekton/defaŭltan.
   • d. En Nuntempe elektita aparato-familio, elektu Arria 10.
   • e. Alklaku Fini kaj poste alklaku Fini denove.
   • f. En la dialogujo kiu aperas, alklaku OK.
     La programaro Intel Quartus Prime Pro Edition plenumas la migradprocezon kaj poste montras la GPIO-IP-parametro-redaktilon.
3. Agordu la GPIO Intel FPGA IP-kernon por subteni dudirektan enigaĵon kaj eligan bufron:
   • a. En Datuma Direkto, elektu Bidir.
   • b. En Datuma larĝo, enigu 1.
   • c. Ŝaltu Uzu diferencigan bufron.
   • d. Alklaku Fini kaj generu la IP-kernon.
4. Konektu la modulojn kaj la enigajn kaj elirajn havenojn kiel montrite en la sekva figuro:
   Enigo kaj Eligo Havenoj Konekto Ekzample por Intel Arria 10 Aparatoj
5. En la Tasko-Redaktilo, asignu la koncernan I/O-normon kiel montrite en la sekva figuro. Vi ankaŭ povas agordi la aktualajn elektojn de forto kaj slew-rate. Alie, la programaro Intel Quartus Prime Standard Edition supozas la defaŭltajn agordojn por Intel Arria 10-aparatoj - Diferenciala SSTL-18 Class I aŭ Class II I/O normo.
   BLVDS I/O-Asigno en la Intel Quartus Prime Assignment Editor por Intel Arria 10-AparatojNotu:
   Por Intel Arria 10-aparatoj, vi povas permane asigni ambaŭ la p kaj n-stiftajn lokojn por LVDS-pingloj kun la Assignment Editor.
6. Kompilu kaj faru funkcian simuladon per la programaro ModelSim - Intel FPGA Edition.

Rilataj Informoj

• ModelSim - Intel FPGA Edition Programaro Subteno
  Provizas pli da informoj pri la programaro ModelSim - Intel FPGA Edition kaj enhavas diversajn ligilojn al temoj kiel instalado, uzado kaj solvo de problemoj.
• I/O-Normoj por BLVDS-Interfaco en Intel FPGA-Aparatoj sur paĝo 7
  Listigas la pinglojn kaj I/O-normojn, kiujn vi povas permane asigni en la subtenataj Intel FPGA-aparatoj por BLVDS-aplikoj.
• Dezajno Ekzamples por AN 522
  Disponigas la dezajnon Intel Quartus Prime ekzamples uzataj en ĉi tiu aplika noto.

Dezajno Ekzample Gvidlinioj por Intel MAX 10 Aparatoj
Ĉi tiuj paŝoj aplikeblas nur al aparatoj Intel MAX 10. Certigu, ke vi uzas la GPIO Lite Intel FPGA IP-kernon.

1. Kreu GPIO Lite Intel FPGA IP-kernon kiu povas subteni dudirektan enigaĵon kaj eligan bufron:
   • a. Instancigu la GPIO Lite Intel FPGA IP-kernon.
   • b. En Datuma Direkto, elektu Bidir.
   • c. En Datuma larĝo, enigu 1.
   • d. Ŝaltu Uzu pseŭdan diferencialan bufron.
   • e. En Registrureĝimo, elektu Preterpasi.
2. Konektu la modulojn kaj la enigajn kaj elirajn havenojn kiel montrite en la sekva figuro:
    Enigo kaj Eligo Havenoj Konekto Ekzample por Intel MAX 10 Aparatoj
3. En la Tasko-Redaktilo, asignu la koncernan I/O-normon kiel montrite en la sekva figuro. Vi ankaŭ povas agordi la aktualajn elektojn de forto kaj slew-rate. Alie, la programaro Intel Quartus Prime supozas la defaŭltajn agordojn.
   BLVDS I/O-Asigno en la Intel Quartus Prime Assignment Editor por Intel MAX 10-Aparatoj
4. Kompilu kaj faru funkcian simuladon per la programaro ModelSim - Intel FPGA Edition.

Rilataj Informoj

• ModelSim - Intel FPGA Edition Programaro Subteno
  Provizas pli da informoj pri la programaro ModelSim - Intel FPGA Edition kaj enhavas diversajn ligilojn al temoj kiel instalado, uzado kaj solvo de problemoj.
• I/O-Normoj por BLVDS-Interfaco en Intel FPGA-Aparatoj sur paĝo 7
  Listigas la pinglojn kaj I/O-normojn, kiujn vi povas permane asigni en la subtenataj Intel FPGA-aparatoj por BLVDS-aplikoj.
• Dezajno Ekzamples por AN 522
  Disponigas la dezajnon Intel Quartus Prime ekzamples uzataj en ĉi tiu aplika noto.

Dezajno Ekzample Gvidlinioj por Ĉiuj Subtenataj Aparatoj Krom Intel Arria 10, Intel Cyclone 10 GX, kaj Intel MAX 10

Ĉi tiuj paŝoj aplikeblas al ĉiuj subtenataj aparatoj krom Intel Arria 10, Intel Cyclone 10 GX kaj Intel MAX 10. Certigu, ke vi uzas la ALTIOBUF IP-kernon.

1.  Kreu ALTIOBUF IP-kernon kiu povas subteni dudirektan enigaĵon kaj eligan bufron:
   • a. Instancigu la ALTIOBUF IP-kernon.
   • b. Agordu la modulon Kiel dudirekta bufro.
   • c. En Kio estas la nombro da instancigaj bufroj, enigu 1.
   • d. Ŝaltu Uzu diferencigan reĝimon.
2. Konektu la modulojn kaj la enigajn kaj elirajn havenojn kiel montrite en la sekva figuro:
    Enigo kaj Eligo Havenoj Konekto Ekzample por Ĉiuj Subtenataj Aparatoj Krom Intel Arria 10, Intel Cyclone 10 GX, kaj Intel MAX 10 Aparatoj
3. En la Tasko-Redaktilo, asignu la koncernan I/O-normon kiel montrite en la sekva figuro laŭ via aparato. Vi ankaŭ povas agordi la aktualajn elektojn de forto kaj slew-rate. Alie, la programaro Intel Quartus Prime supozas la defaŭltajn agordojn.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III, kaj Cyclone III LS-aparatoj - BLVDS I/O-normo al la dudirektaj p kaj n-stiftoj kiel montrite en la sekva figuro.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II, kaj Cyclone V-aparatoj - Diferenciala SSTL-2 Class I aŭ Class II I/O normo.
     BLVDS I/O Assignment en la Intel Quartus Prime Assignment EditorNotu: Vi povas permane asigni ambaŭ la p kaj n-pinglo-lokojn por ĉiu subtenata aparato kun la Tasko-Redaktilo. Por la subtenataj aparatoj kaj la pingloj, kiujn vi povas permane asigni, raportu al la rilataj informoj.
4. Kompilu kaj faru funkcian simuladon per la programaro ModelSim - Intel FPGA Edition.

Example de Funkcia Simulado-Rezultoj
Kiam la oe-signalo estas asertita, la BLVDS estas en skriba operacioreĝimo. Kiam la oe-signalo estas nuligita, la BLVDS estas en legita operacioreĝimo.Notu:
Por simulado uzante Verilog HDL, vi povas uzi la blvds_tb.v testbenko, kiu estas inkluzivita en la respektiva dezajno eksample.
Rilataj Informoj

• ModelSim - Intel FPGA Edition Programaro Subteno
  Provizas pli da informoj pri la programaro ModelSim - Intel FPGA Edition kaj enhavas diversajn ligilojn al temoj kiel instalado, uzado kaj solvo de problemoj.
• I/O-Normoj por BLVDS-Interfaco en Intel FPGA-Aparatoj sur paĝo 7
  Listigas la pinglojn kaj I/O-normojn, kiujn vi povas permane asigni en la subtenataj Intel FPGA-aparatoj por BLVDS-aplikoj.
• Dezajno Ekzamples por AN 522
  Disponigas la dezajnon Intel Quartus Prime ekzamples uzataj en ĉi tiu aplika noto.

Analizo de rendimento

La plurpunkta BLVDS-efikec-analizo montras la efikon de la busfinaĵo, ŝarĝo, ŝoforo kaj ricevilokarakterizaĵoj, kaj la lokon de la ricevilo de la ŝoforo sur la sistemo. Vi povas uzi la inkluzivitan BLVDS-dezajnon ekzamples por analizi la agadon de plurpunkta aplikaĵo:

•  Cyclone III BLVDS-dezajno ekzample—ĉi tiu dezajno ekzample estas aplikebla al ĉiuj subtenataj aparatoj de Stratix, Arria kaj Cyclone. Por familio de aparatoj Intel Arria 10 aŭ Intel Cyclone 10 GX, vi devas migri la dezajnon eksample al la respektiva aparato familio unue antaŭ ol vi povas uzi ĝin.
• Intel MAX 10 BLVDS-dezajno ekzample—ĉi tiu dezajno ekzample estas aplikebla al familio de aparatoj Intel MAX 10.
• Intel Stratix 10 BLVDS-dezajno ekzample—ĉi tiu dezajno ekzample estas aplikebla al familio de aparatoj Intel Stratix 10.

Notu:
La spektaklanalizo de plurpunkta BLVDS en tiu sekcio estas bazita sur la Cyclone III BLVDS enigaĵo/produktaĵa bufroinformspecifo (IBIS) modelsimulado en HyperLynx*.
Intel rekomendas, ke vi uzu ĉi tiujn modelojn Intel IBIS por simulado:

• Stratix III, Stratix IV, kaj Stratix V-aparatoj - aparat-specifa Differential SSTL-2 IBIS-modelo
• Intel Stratix 10, Intel Arria 10(2) kaj Intel Cyclone 10 GX-aparatoj:
  •  Eligo-bufro - Diferenciala SSTL-18 IBIS-modelo
  • Eniga bufro - LVDS IBIS-modelo

Rilataj Informoj

• Intel FPGA IBIS Model-paĝo
  Provizas elŝutojn de modeloj de aparatoj Intel FPGA.
•  Dezajno Ekzamples por AN 522
  Disponigas la dezajnon Intel Quartus Prime ekzamples uzataj en ĉi tiu aplika noto.

Sistema Agordo

 Plurpunkta BLVDS kun Cyclone III BLVDS-elsendiloj
Tiu figuro montras la skemon de plurpunkta topologio kun dek Cyclone III BLVDS-radioriceviloj (nomitaj U1 ĝis U10).La busa transmisilinio estas supozita havi la sekvajn karakterizaĵojn:

•  Striolinio
•  Karakteriza impedanco de 50 Ω
• Karakteriza kapacitanco de 3.6 pF je colo
•  Longo de 10 coloj
• La Intel Arria 10 IBIS-modeloj estas preparaj kaj ne haveblas sur la Intel IBIS-modelo web paĝo. Se vi postulas ĉi tiujn antaŭajn modelojn Intel Arria 10 IBIS, kontaktu Intel.
• Busa diferenciala karakteriza impedanco de proksimume 100 Ω
•  Interspaco inter ĉiu radioricevilo de 1 colo
• Buso finiĝis ĉe ambaŭ finoj kun finrezistilo RT

• Defaŭlta veturforto de 12 mA
• Agordoj de malrapida rapido defaŭlte
• Stifta kapacitanco de ĉiu dissendilo de 6 pF
•  Stumpo sur ĉiu BLVDS-disradiilo estas 1-cola mikrostrio de karakteriza impedanco de 50 Ω kaj karakteriza kapacitanco de 3 pF je colo.
•  Kapacito de la ligo (konektilo, kuseneto, kaj tra en PCB) de ĉiu dissendilo al la buso estas supozita esti 2 pF
• Totala kapacitanco de ĉiu ŝarĝo estas proksimume 11 pF

Por 1-cola ŝarĝinterspacigo, la distribuita kapacitanco estas egala al 11 pF je colo. Malgrandigi reflektadon kaŭzitan de la stumpoj, kaj ankaŭ mildigi la signalojn elirantajn
la ŝoforo, impedanco kongruanta 50 Ω rezistilo RS estas metita ĉe la eligo de ĉiu dissendilo.

Busa Finiĝo
La efika impedanco de la plene ŝarĝita buso estas 52 Ω se vi anstataŭigas la buskarakteran kapacitancon kaj la distribuitan kapacitancon per unuolongo de la aranĝo en la efikan diferencialan impedancekvacion. Por optimuma signala integreco, vi devas egali RT al 52 Ω. La sekvaj figuroj montras la efikojn de egalita-, sub-, kaj tro-finaĵo sur la diferenciga ondformo (VID) ĉe la ricevilaj enigstiftoj. La datumrapideco estas 100 Mbps. En ĉi tiuj figuroj, sub-finaĵo (RT = 25 Ω) rezultigas reflektojn kaj signife redukton de la brumarĝeno. En iuj kazoj, sub fino eĉ malobservas la ricevilo sojlo (VTH = ±100 mV). Kiam RT estas ŝanĝita al 50 Ω, ekzistas granda brumarĝeno kun respekto al VTH kaj la reflektado estas nekonsiderinda.

Efiko de Busfiniĝo (ŝoforo en U1, Ricevilo en U2)
En ĉi tiu figuro, U1 funkcias kiel la dissendilo kaj U2 al U10 estas la riceviloj.

Efiko de Busfiniĝo (ŝoforo en U1, Ricevilo en U10)
En ĉi tiu figuro, U1 funkcias kiel la dissendilo kaj U2 al U10 estas la riceviloj.

Efiko de Busfiniĝo (ŝoforo en U5, Ricevilo en U6)
En ĉi tiu figuro, U5 estas la dissendilo kaj la ceteraj estas riceviloj.

Efiko de Busfiniĝo (ŝoforo en U5, Ricevilo en U10)
En ĉi tiu figuro, U5 estas la dissendilo kaj la ceteraj estas riceviloj.La relativa pozicio de la ŝoforo kaj ricevilo sur la buso ankaŭ influas la ricevitan signalkvaliton. La plej proksima ricevilo al la ŝoforo spertas la plej malbonan transmisilinefikon ĉar ĉe ĉi tiu loko, la randofteco estas la plej rapida. Ĉi tio plimalboniĝas kiam la ŝoforo situas meze de la buso.
Por ekzample, komparu Figuro 16 sur paĝo 20 kaj Figuro 18 sur paĝo 21. VID ĉe ricevilo U6 (ŝoforo ĉe U5) montras pli grandan sonoradon ol tiu ĉe ricevilo U2 (ŝoforo ĉe U1). Aliflanke, la randrapideco estas bremsita kiam la ricevilo situas pli for de la ŝoforo. La plej granda altiĝotempo registrita estas 1.14 ns kun la ŝoforo situanta ĉe unu fino de la buso (U1) kaj la ricevilo ĉe la alia fino (U10).

Stumpolongo
Pli longa stumplongo ne nur pliigas la flugtempon de la ŝoforo ĝis la ricevilo, sed ankaŭ rezultigas pli grandan ŝarĝkapacitancon, kiu kaŭzas pli grandan reflektadon.

Efiko de Kresanta Stumpolongo (ŝoforo en U1, Ricevilo en U10)
Ĉi tiu figuro komparas la VID ĉe U10 kiam la stumpolongo estas pliigita de unu colo ĝis du coloj kaj la ŝoforo estas ĉe U1.

Stumpa Finiĝo
Vi devas egali la ŝoforan impedancon al la stumpa karakteriza impedanco. Meti serion-finrezistilon RS ĉe la ŝoforproduktado multe reduktas la malfavoran transmisilinian efikon kaŭzitan de longa stumpo kaj rapidaj randaj tarifoj. Krome, RS povas esti ŝanĝita por mildigi la VID por renkonti la specifon de la ricevilo.

Efiko de Stumpo-Fino (ŝoforo en U1, Ricevilo en U2 kaj U10)
Ĉi tiu figuro komparas la VID ĉe U2 kaj U10 kiam U1 elsendas.

Ŝoforo Slew Rate
Rapida slew-rapideco helpas plibonigi la alttempon, precipe ĉe la ricevilo plej malproksima de la ŝoforo. Tamen, pli rapida rapideco ankaŭ pligrandigas sonoradon pro reflektado.

Efiko de Driver Edge Rate (ŝoforo en U1, Ricevilo en U2 kaj U10)
Ĉi tiu figuro montras la efikon de la ŝoforo-slew rate. Komparo estas farita inter la malrapida kaj rapida slew-rapideco kun 12 mA veturforto. La ŝoforo estas ĉe U1 kaj la diferencigaj ondformoj ĉe U2 kaj U10 estas ekzamenitaj.

Entuta Sistemefikeco

La plej alta datenfrekvenco apogita per plurpunkta BLVDS estas determinita rigardante la okuldiagramon de la plej malproksima ricevilo de ŝoforo. En ĉi tiu loko, la elsendita signalo havas la plej malrapidan randrapidecon kaj influas la okulan malfermon. Kvankam la kvalito de la ricevita signalo kaj la brua marĝena celo dependas de la aplikoj, ju pli larĝa la okulmalfermo, des pli bone. Tamen, vi ankaŭ devas kontroli la ricevilon plej proksiman al la ŝoforo, ĉar la transmisiliniefikoj tendencas esti pli malbonaj se la ricevilo situas pli proksime al la ŝoforo.
Figuro 23. Okula Diagramo ĉe 400 Mbps (ŝoforo en U1, Ricevilo en U2 kaj U10)
Ĉi tiu figuro ilustras la okuldiagramojn ĉe U2 (ruĝa kurbo) kaj U10 (blua kurbo) por datumrapideco je 400 Mbps. Hazarda tremo de 1% unuointervalo estas supozita en la simulado. La ŝoforo estas ĉe U1 kun defaŭlta nuna forto kaj sleft-agordoj. La buso estas plene ŝarĝita kun optimuma RT = 50 Ω. La plej malgranda okulmalfermo estas ĉe U10, kio estas plej malproksima de U1. La okula alteco sampgvidita je la 0.5-unua intervalo estas 692 mV kaj 543 mV por U2 kaj U10, respektive. Ekzistas granda brumarĝeno kun respekto al VTH = ±100 mV por ambaŭ kazoj.

Dokumenta Reviziohistorio por AN 522: Efektivigo de Busa LVDS-Interfaco en Subtenataj Intel FPGA-Aparataj Familioj

Dokumentoj/Rimedoj

Intel AN 522 Implementing Bus LVDS Interface in Supported FPGA Device Families [pdf] Uzantogvidilo AN 522 Implementing Bus LVDS Interface en Subtenataj FPGA Aparato Familioj, AN 522, Implementing Bus LVDS Interface en Subtenataj FPGA Aparato Familioj, Interfaco en Subtenataj FPGA Aparato Familioj, FPGA Aparato Familioj

Referencoj

• Uzanto Manlibro