intel AN 522 Implementering af Bus LVDS Interface i understøttede FPGA-enhedsfamilier

Bus LVDS (BLVDS) udvider muligheden for LVDS punkt-til-punkt kommunikation til multipoint-konfiguration. Multipoint BLVDS tilbyder en effektiv løsning til multipoint backplane-applikationer.

BLVDS-implementeringsunderstøttelse i Intel FPGA-enheder

Du kan implementere BLVDS-grænseflader i disse Intel-enheder ved hjælp af de anførte I/O-standarder.

Note:
Den programmerbare kørestyrke og slew rate-funktioner i disse enheder giver dig mulighed for at tilpasse dit multipoint-system til maksimal ydeevne. For at bestemme den maksimale understøttede datahastighed skal du udføre en simulering eller måling baseret på din specifikke systemopsætning og applikation.
BLVDS overståetview på side 4
BLVDS-teknologi i Intel-enheder på side 6
BLVDS strømforbrug på side 9
BLVDS Design Examppå side 10
Præstationsanalyse på side 17
Dokumentrevisionshistorik for AN 522: Implementering af Bus LVDS-grænseflade i understøttede Intel FPGA-enhedsfamilier på side 25
Relateret information
I/O-standarder for BLVDS-grænseflade i Intel FPGA-enheder på side 7

BLVDS overståetview

Typisk multipoint BLVDS-system består af et antal sender- og modtagerpar (transceivere), der er forbundet til bussen.
Multipoint BLVDSKonfigurationen i den foregående figur giver tovejs halv-dupleks kommunikation, mens sammenkoblingstætheden minimeres. Enhver transceiver kan påtage sig rollen som en sender, hvor de resterende transceivere fungerer som modtagere (kun én sender kan være aktiv ad gangen). Bustrafikkontrol, enten gennem en protokol eller hardwareløsning er typisk påkrævet for at undgå chaufførstrid på bussen. Ydeevnen af ​​en multipoint BLVDS er stærkt påvirket af den kapacitive belastning og terminering på bussen.
Designovervejelser
Et godt flerpunktsdesign skal tage højde for den kapacitive belastning og terminering på bussen for at opnå bedre signalintegritet. Du kan minimere belastningskapacitansen ved at vælge en transceiver med lav pin-kapacitans, stik med lav kapacitans og holde stublængden kort. En af flerpunkts BLVDS-designovervejelserne er den effektive differentielle impedans af en fuldt lastet bus, kaldet effektiv impedans, og udbredelsesforsinkelsen gennem bussen. Andre flerpunkts BLVDS-designovervejelser omfatter fejlsikker biasing, konnektortype og pin-out, PCB-bussporingslayout og specifikationer for driverens kanthastighed.
Effektiv impedans
Den effektive impedans afhænger af bussporets karakteristiske impedans Zo og kapacitiv belastning på bussen. Konnektorerne, stubben på plug-in-kortet, emballagen og modtagerens indgangskapacitans bidrager alle til kapacitiv belastning, hvilket reducerer bussens effektive impedans.
Ligning 1. Effektiv differentialimpedansligning
Brug denne ligning til at tilnærme den effektive differentialeimpedans for den belastede bus (Zeff).Hvor:

• Zdiff (Ω) ≈ 2 × Zo = bussens differentialkarakteristiske impedans
•  Co (pF/inch) = karakteristisk kapacitans pr. længdeenhed af bussen
• CL (pF) = kapacitans for hver belastning
•  N = antal læs på bussen
•  H (tommer) = d × N = total længde af bussen
•  d (tommer) = afstand mellem hvert indstikskort
•  Cd (pF/inch) = CL/d = fordelt kapacitans pr. længdeenhed over bussen

Forøgelsen i belastningskapacitans eller tættere afstand mellem plug-in-kortene reducerer den effektive impedans. For at optimere systemets ydeevne er det vigtigt at vælge en transceiver og stik med lav kapacitans. Hold hver modtagerstubs længde mellem stikket og transceiver I/O-pinden så kort som muligt.
Normaliseret effektiv impedans versus Cd/Co
Denne figur viser virkningerne af distribueret kapacitans på normaliseret effektiv impedans.Der kræves terminering i hver ende af bussen, mens dataene flyder i begge retninger. For at reducere refleksion og ringning på bussen skal du tilpasse termineringsmodstanden til den effektive impedans. For et system med Cd/Co = 3 er den effektive impedans 0.5 gange Zdiff. Med dobbelte afslutninger på bussen ser chaufføren en ækvivalent belastning på 0.25 gange Zdiff; og reducerer dermed signalsvingningen og den differentielle støjmargin på tværs af modtagerindgangene (hvis standard LVDS-driver bruges). BLVDS-driveren løser dette problem ved at øge drevstrømmen for at opnå lignende voltage sving ved modtagerens indgange.
Formeringsforsinkelse
Udbredelsesforsinkelsen (tPD = Zo × Co) er tidsforsinkelsen gennem transmissionslinjen pr. længdeenhed. Det afhænger af den karakteristiske impedans og karakteristik
bussens kapacitans.
Effektiv formeringsforsinkelse
For en belastet bus kan du beregne den effektive udbredelsesforsinkelse med denne ligning. Du kan beregne tiden for signalet til at forplante sig fra driver A til modtager B som tPDEFF × længden af ​​linjen mellem driver A og modtager B.

BLVDS-teknologi i Intel-enheder

I understøttede Intel-enheder understøttes BLVDS-grænsefladen i alle række- eller kolonne I/banker, der drives af en VCCIO på 1.8 V (Intel Arria 10 og Intel Cyclone 10 GX-enheder) eller 2.5 V (andre understøttede enheder). I disse I/O-banker understøttes grænsefladen på de differentielle I/O-ben, men ikke på de dedikerede clock-input eller clock-output-ben. I Intel Arria 10- og Intel Cyclone 10 GX-enheder understøttes BLVDS-grænsefladen dog på dedikerede urben, der bruges som generelle I/O'er.

•  BLVDS-senderen bruger to single-ended output buffere med den anden output buffer programmeret som inverteret.
•  BLVDS-modtageren bruger en dedikeret LVDS-inputbuffer.

BLVDS I/O-buffere i de understøttede enhederBrug forskellige input- eller outputbuffere afhængigt af applikationstypen:

• Multidrop-applikation – brug input- eller outputbufferen afhængigt af, om enheden er beregnet til driver- eller modtagerbetjening.
• Multipoint-applikation - outputbufferen og inputbufferen deler de samme I/O-ben. Du kræver et udgangsaktiveringssignal (oe) for at tri-state LVDS-udgangsbufferen, når den ikke sender signaler.
•  Aktiver ikke on-chip serieterminering (RS OCT) for outputbufferen.
• Brug eksterne modstande ved udgangsbufferne for at give impedanstilpasning til stubben på plug-in-kortet.
• Aktiver ikke on-chip differentialterminering (RD OCT) for differential inputbufferen, fordi bustermineringen normalt implementeres ved hjælp af de eksterne termineringsmodstande i begge ender af bussen.

I/O-standarder for BLVDS-grænseflade i Intel FPGA-enheder
Du kan implementere BLVDS-grænsefladen ved hjælp af de relevante I/O-standarder og aktuelle styrkekrav for de understøttede Intel-enheder.
I/O-standard og funktioner Understøttelse af BLVDS-grænsefladen i understøttede Intel-enheder

1.  DIFFIO_TX pin understøtter ikke ægte LVDS differentialmodtagere.

For mere information henvises til den respektive enhedsdokumentation som angivet i det relaterede informationsafsnit:

• For oplysninger om pin-tildelinger, se enhedens pin-out files.
• For I/O-standardfunktionerne henvises til I/O-kapitlet i enhedshåndbogen.
•  For de elektriske specifikationer henvises til enhedens datablad eller DC- og koblingskarakteristikdokumentet.

Relateret information

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Device Pin-Out Files
•  Intel Arria 10 enhed pin-out Files
•  Arria V enhed pin-out Files
•  Arria II GX Device Pin-Out Files
• Intel Cyclone 10 GX enhed pin-out Files
• Intel Cyclone 10 LP enhed pin-out Files
• Cyclone V Device Pin-Out Files
•  Cyclone IV Device Pin-Out Files
• Cyclone III Device Pin-Out Files
• Intel MAX 10 enhed pin-out Files
• Intel Stratix 10 General Purpose I/O-brugervejledning
•  I/O-funktioner i Stratix V-enheder
•  I/O-funktioner i Stratix IV-enhed
•  Stratix III Device I/O-funktioner
• I/O-funktioner i Stratix V-enheder
•  I/O-funktioner i Stratix IV-enhed
•  Stratix III Device I/O-funktioner
•  I/O og High Speed ​​I/O i Intel Arria 10-enheder
•  I/O-funktioner i Arria V-enheder
• I/O-funktioner i Arria II-enheder
•  I/O og højhastigheds I/O i Intel Cyclone 10 GX-enheder
•  I/O og High Speed ​​I/O i Intel Cyclone 10 LP-enheder
• I/O-funktioner i Cyclone V-enheder
• I/O-funktioner i Cyclone IV-enheder
•  I/O-funktioner i Cyclone III-enhedsfamilien
• Intel MAX 10 General Purpose I/O-brugervejledning
•  Intel Stratix 10-enhedsdatablad
• Stratix V Device Datablad
•  DC og switching karakteristika for Stratix IV-enheder
•  Stratix III Device Datablad: DC og switching karakteristika
•  Intel Arria 10-enhedsdatablad
•  Arria V Device Datablad
• Enhedsdatablad for Arria II-enheder
• Intel Cyclone 10 GX-enhedsdatablad
•  Intel Cyclone 10 LP Device Datablad
•  Cyclone V Device Datablad
•  Cyclone IV Device Datablad
• Cyclone III Device Datablad
• Intel MAX 10-enhedsdatablad

BLVDS Strømforbrug

• Før du implementerer dit design i enheden, skal du bruge den Excel-baserede EPE til den understøttede enhed, du bruger, for at få en estimeret størrelse af BLVDS I/O-strømforbruget.
•  For input og tovejs ben er BLVDS input buffer altid aktiveret. BLVDS-indgangsbufferen bruger strøm, hvis der er koblingsaktivitet på bussen (f.eksampandre transceivere sender og modtager data, men Cyclone III-enheden er ikke den tilsigtede modtager).
•  Hvis du bruger BLVDS som en inputbuffer i multidrop eller som en tovejsbuffer i multipoint-applikationer, anbefaler Intel at indtaste en skiftehastighed, der inkluderer alle aktiviteter på bussen, ikke kun aktiviteter beregnet til Intel-enhedens BLVDS inputbuffer.

Example af BLVDS I/O-dataindtastning i EPE
Denne figur viser BLVDS I/O-indgangen i Cyclone III EPE. For at I/O-standarder skal vælges i EPE for andre understøttede Intel-enheder, henvises til de relaterede oplysninger.Intel anbefaler, at du bruger Intel Quartus Prime Power Analyzer Tool til at udføre en nøjagtig BLVDS I/O-strømanalyse, efter du har fuldført dit design. Power Analyzer Tool estimerer effekt baseret på detaljerne i designet, efter at sted-og-rute er gennemført. Power Analyzer Tool anvender en kombination af brugerindtastede, simuleringsafledte og estimerede signalaktiviteter, som kombineret med de detaljerede kredsløbsmodeller giver meget nøjagtige effektestimater.
Relateret information

• Kapitlet Power Analysis, Intel Quartus Prime Pro Edition-håndbogen
  Giver flere oplysninger om Intel Quartus Prime Pro Edition Power Analyzer-værktøjet til Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX enhedsfamilierne.
• Power Analysis kapitel, Intel Quartus Prime Standard Edition Håndbog
  Giver flere oplysninger om Intel Quartus Prime Standard Edition Power Analyzer-værktøjet til Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III og Intel MAX 10 enhedsfamilier.
• Tidlige Power Estimators (EPE) og Power Analyzer side
  Giver flere oplysninger om EPE og Intel Quartus Prime Power Analyzer-værktøjet.
• Implementering af Bus LVDS-grænseflade i understøttede Intel FPGA-enhedsfamilier på side 3
  Viser de I/O-standarder, der skal vælges i EPE for at estimere BLVDS-strømforbruget.

BLVDS Design Example
Designet exampLe viser dig, hvordan du instansierer BLVDS I/O-bufferen i de understøttede enheder med de relevante generelle I/O (GPIO) IP-kerner i Intel Quartus Prime-softwaren.

•  Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX-enheder – brug GPIO Intel FPGA IP-kernen.
•  Intel MAX 10-enheder – brug GPIO Lite Intel FPGA IP-kernen.
•  Alle andre understøttede enheder – brug ALTIOBUF IP-kernen.

Du kan downloade designet f.eksample fra linket i den relaterede information. For BLVDS I/O-bufferforekomsten anbefaler Intel følgende elementer:

•  Implementer GPIO IP-kernen i tovejstilstand med differentialtilstanden slået til.
•  Tildel I/O-standarden til de tovejs ben:
•  BLVDS—Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- og Intel MAX 10-enheder.
•  Differential SSTL-2 Klasse I eller Klasse II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II og Cyclone V enheder.
• Differential SSTL-18 Klasse I eller Klasse II—Intel Stratix 10, Intel Arria 10 og Intel Cyclone 10 GX-enheder.

Input- eller outputbufferdrift under skrive- og læseoperationer

• Oe-porten modtager oe-signalet fra enhedens kerne for at aktivere eller deaktivere single-ended output buffere.
•  Hold oe-signalet lavt for at tri-state udgangsbufferne under læsedrift.
•  AND-portens funktion er at forhindre det transmitterede signal i at gå tilbage til enhedens kerne. Den differentielle inputbuffer er altid aktiveret.

Relateret information

•  I/O Buffer (ALTIOBUF) IP Core brugervejledning
•  Brugervejledning til GPIO IP Core
•  Intel MAX 10 I/O implementeringsvejledninger
• Introduktion til Intel FPGA IP Cores
• Design Eksamples til AN 522

Giver Intel Quartus Prime design examples brugt i denne applikationsnote.
Design Eksample Retningslinjer for Intel Stratix 10-enheder
Disse trin gælder kun for Intel Stratix 10-enheder. Sørg for, at du bruger GPIO Intel FPGA IP-kernen.

1. Opret en GPIO Intel FPGA IP-kerne, der kan understøtte en tovejs input- og outputbuffer:
   • en. Instantiér GPIO Intel FPGA IP-kernen.
   • b. I Dataretning skal du vælge Bidir.
   • c. Indtast 1 i Databredde.
   • d. Slå Brug differentialbuffer til.
   • e. Vælg ingen i registreringstilstand.
2. Tilslut modulerne og input- og outputportene som vist i følgende figur:
   Ind- og udgangsporte Tilslutning Eksample til Intel Stratix 10-enheder
3. Tildel den relevante I/O-standard i Assignment Editor som vist i den følgende figur. Du kan også indstille indstillingerne for den aktuelle styrke og slew rate. Ellers antager Intel Quartus Prime-softwaren standardindstillingerne.
   BLVDS I/O-tildeling i Intel Quartus Prime Assignment Editor til Intel Stratix 10-enheder
4. Kompiler og udfør funktionel simulering med ModelSim* – Intel FPGA Edition-softwaren.

Relateret information

• ModelSim – Intel FPGA Edition-softwaresupport
  Giver flere oplysninger om ModelSim – Intel FPGA Edition-softwaren og indeholder forskellige links til emner såsom installation, brug og fejlfinding.
• I/O-standarder for BLVDS-grænseflade i Intel FPGA-enheder på side 7
  Viser de ben og I/O-standarder, du manuelt kan tildele i de understøttede Intel FPGA-enheder til BLVDS-applikationer.
• Design Eksamples til AN 522
  Giver Intel Quartus Prime design examples brugt i denne applikationsnote.

Design Eksample Retningslinjer for Intel Arria 10-enheder
Disse trin gælder kun for Intel Arria 10-enheder, der kun bruger Intel Quartus Prime Standard Edition. Sørg for, at du bruger GPIO Intel FPGA IP-kernen.

1. Åbn StratixV_blvds.qar file at importere Stratix V-designet exampind i Intel Quartus Prime Standard Edition-softwaren.
2. Migrer designet f.eksample for at bruge GPIO Intel FPGA IP-kernen:
   • en. I menuen skal du vælge Projekt ➤ Opgrader IP-komponenter.
   • b. Dobbeltklik på "ALIOBUF"-enheden.
     Vinduet MegaWizard Plug-In Manager for ALTIOBUF IP-kernen vises.
   • c. Slå Match projekt/standard fra.
   • d. I den aktuelt valgte enhedsfamilie skal du vælge Arria 10.
   • e. Klik på Udfør, og klik derefter på Udfør igen.
   • f. Klik på OK i den dialogboks, der vises.
     Intel Quartus Prime Pro Edition-softwaren udfører migreringsprocessen og viser derefter GPIO IP-parametereditoren.
3. Konfigurer GPIO Intel FPGA IP-kernen til at understøtte en tovejs input- og outputbuffer:
   • en. I Dataretning skal du vælge Bidir.
   • b. Indtast 1 i Databredde.
   • c. Slå Brug differentialbuffer til.
   • d. Klik på Udfør og generer IP-kernen.
4. Tilslut modulerne og input- og outputportene som vist i følgende figur:
   Ind- og udgangsporte Tilslutning Eksample til Intel Arria 10-enheder
5. Tildel den relevante I/O-standard i Assignment Editor som vist i den følgende figur. Du kan også indstille indstillingerne for den aktuelle styrke og slew rate. Ellers antager Intel Quartus Prime Standard Edition-softwaren standardindstillingerne for Intel Arria 10-enheder – Differential SSTL-18 Class I eller Class II I/O standard.
   BLVDS I/O-tildeling i Intel Quartus Prime Assignment Editor til Intel Arria 10-enhederNote:
   For Intel Arria 10-enheder kan du manuelt tildele både p- og n-bensplaceringerne for LVDS-ben med Assignment Editor.
6. Kompiler og udfør funktionel simulering med ModelSim – Intel FPGA Edition-softwaren.

Relateret information

• ModelSim – Intel FPGA Edition-softwaresupport
  Giver flere oplysninger om ModelSim – Intel FPGA Edition-softwaren og indeholder forskellige links til emner såsom installation, brug og fejlfinding.
• I/O-standarder for BLVDS-grænseflade i Intel FPGA-enheder på side 7
  Viser de ben og I/O-standarder, du manuelt kan tildele i de understøttede Intel FPGA-enheder til BLVDS-applikationer.
• Design Eksamples til AN 522
  Giver Intel Quartus Prime design examples brugt i denne applikationsnote.

Design Eksample Retningslinjer for Intel MAX 10-enheder
Disse trin gælder kun for Intel MAX 10-enheder. Sørg for, at du bruger GPIO Lite Intel FPGA IP-kernen.

1. Opret en GPIO Lite Intel FPGA IP-kerne, der kan understøtte en tovejs input- og outputbuffer:
   • en. Instantiér GPIO Lite Intel FPGA IP-kernen.
   • b. I Dataretning skal du vælge Bidir.
   • c. Indtast 1 i Databredde.
   • d. Slå Brug pseudo-differentialbuffer til.
   • e. I registreringstilstand skal du vælge Bypass.
2. Tilslut modulerne og input- og outputportene som vist i følgende figur:
    Ind- og udgangsporte Tilslutning Eksample til Intel MAX 10-enheder
3. Tildel den relevante I/O-standard i Assignment Editor som vist i den følgende figur. Du kan også indstille indstillingerne for den aktuelle styrke og slew rate. Ellers antager Intel Quartus Prime-softwaren standardindstillingerne.
   BLVDS I/O-tildeling i Intel Quartus Prime Assignment Editor til Intel MAX 10-enheder
4. Kompiler og udfør funktionel simulering med ModelSim – Intel FPGA Edition-softwaren.

Relateret information

• ModelSim – Intel FPGA Edition-softwaresupport
  Giver flere oplysninger om ModelSim – Intel FPGA Edition-softwaren og indeholder forskellige links til emner såsom installation, brug og fejlfinding.
• I/O-standarder for BLVDS-grænseflade i Intel FPGA-enheder på side 7
  Viser de ben og I/O-standarder, du manuelt kan tildele i de understøttede Intel FPGA-enheder til BLVDS-applikationer.
• Design Eksamples til AN 522
  Giver Intel Quartus Prime design examples brugt i denne applikationsnote.

Design EksampRetningslinjer for alle understøttede enheder undtagen Intel Arria 10, Intel Cyclone 10 GX og Intel MAX 10

Disse trin gælder for alle understøttede enheder undtagen Intel Arria 10, Intel Cyclone 10 GX og Intel MAX 10. Sørg for, at du bruger ALTIOBUF IP-kernen.

1.  Opret en ALTIOBUF IP-kerne, der kan understøtte en tovejs input- og outputbuffer:
   • a. Instantiér ALTIOBUF IP-kernen.
   • b. Konfigurer modulet som en tovejsbuffer.
   • c. Indtast 1 i Hvad er antallet af buffere, der skal instansieres.
   • d. Slå Brug differentialtilstand til.
2. Tilslut modulerne og input- og outputportene som vist i følgende figur:
    Ind- og udgangsporte Tilslutning Eksample til alle understøttede enheder undtagen Intel Arria 10, Intel Cyclone 10 GX og Intel MAX 10-enheder
3. I Assignment Editor skal du tildele den relevante I/O-standard som vist i den følgende figur i henhold til din enhed. Du kan også indstille indstillingerne for den aktuelle styrke og slew rate. Ellers antager Intel Quartus Prime-softwaren standardindstillingerne.
   • Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- og Cyclone III LS-enheder - BLVDS I/O-standard til de tovejs p- og n-ben som vist i følgende figur.
   • Stratix V-, Stratix IV-, Stratix III-, Arria V-, Arria II- og Cyclone V-enheder – Differential SSTL-2 Klasse I eller Klasse II I/O-standard.
     BLVDS I/O-tildeling i Intel Quartus Prime Assignment EditorNote: Du kan manuelt tildele både p- og n-pin-placeringerne for hver understøttet enhed med Assignment Editor. For de understøttede enheder og stifterne, du kan tildele manuelt, henvises til de relaterede oplysninger.
4. Kompiler og udfør funktionel simulering med ModelSim – Intel FPGA Edition-softwaren.

Example af funktionelle simuleringsresultater
Når oe-signalet hævdes, er BLVDS i skrivedriftstilstand. Når oe-signalet er ophævet, er BLVDS i læsedriftstilstand.Note:
Til simulering ved hjælp af Verilog HDL kan du bruge blvds_tb.v testbench, som er inkluderet i det respektive design ex.ample.
Relateret information

• ModelSim – Intel FPGA Edition-softwaresupport
  Giver flere oplysninger om ModelSim – Intel FPGA Edition-softwaren og indeholder forskellige links til emner såsom installation, brug og fejlfinding.
• I/O-standarder for BLVDS-grænseflade i Intel FPGA-enheder på side 7
  Viser de ben og I/O-standarder, du manuelt kan tildele i de understøttede Intel FPGA-enheder til BLVDS-applikationer.
• Design Eksamples til AN 522
  Giver Intel Quartus Prime design examples brugt i denne applikationsnote.

Præstationsanalyse

Multipoint BLVDS-ydelsesanalysen demonstrerer virkningen af ​​busterminering, lastning, chauffør- og modtagerkarakteristika og modtagerens placering fra chaufføren på systemet. Du kan bruge det medfølgende BLVDS design examples til at analysere ydeevnen af ​​en flerpunktsapplikation:

•  Cyclone III BLVDS design example—dette design example gælder for alle understøttede Stratix-, Arria- og Cyclone-enhedsserier. For Intel Arria 10 eller Intel Cyclone 10 GX enhedsfamilie skal du migrere designet f.eks.ampsende den til den respektive enhedsfamilie først, før du kan bruge den.
• Intel MAX 10 BLVDS design example—dette design example gælder for Intel MAX 10-enhedsfamilien.
• Intel Stratix 10 BLVDS design example—dette design example gælder for Intel Stratix 10-enhedsfamilien.

Note:
Ydeevneanalysen af ​​en multipoint BLVDS i dette afsnit er baseret på Cyclone III BLVDS input/output buffer information specification (IBIS) modelsimulering i HyperLynx*.
Intel anbefaler, at du bruger disse Intel IBIS-modeller til simulering:

• Stratix III-, Stratix IV- og Stratix V-enheder - enhedsspecifik Differential SSTL-2 IBIS-model
• Intel Stratix 10, Intel Arria 10(2) og Intel Cyclone 10 GX-enheder:
  •  Output buffer—Differential SSTL-18 IBIS model
  • Input buffer—LVDS IBIS model

Relateret information

• Intel FPGA IBIS Modelside
  Giver downloads af Intel FPGA-enhedsmodeller.
•  Design Eksamples til AN 522
  Giver Intel Quartus Prime design examples brugt i denne applikationsnote.

Systemopsætning

 Multipoint BLVDS med Cyclone III BLVDS transceivere
Denne figur viser skemaet af en multipunktstopologi med ti Cyclone III BLVDS-transceivere (navngivet U1 til U10).Bustransmissionslinjen antages at have følgende egenskaber:

•  En stripline
•  Karakteristisk impedans på 50 Ω
• Karakteristisk kapacitans på 3.6 pF pr. tomme
•  Længde på 10 tommer
• Intel Arria 10 IBIS-modellerne er foreløbige og er ikke tilgængelige på Intel IBIS-modellen web side. Hvis du har brug for disse foreløbige Intel Arria 10 IBIS-modeller, skal du kontakte Intel.
• Bus differentialkarakteristisk impedans på ca. 100 Ω
•  Afstand mellem hver transceiver på 1 tomme
• Bus afsluttet i begge ender med termineringsmodstand RT

• Standard drevstyrke på 12 mA
• Indstillinger for langsom hastighed som standard
• Pin-kapacitans for hver transceiver på 6 pF
•  Stub på hver BLVDS-transceiver er en 1-tommers mikrostrip med karakteristisk impedans på 50 Ω og karakteristisk kapacitans på 3 pF pr.
•  Kapacitansen af ​​forbindelsen (stik, pad og via i PCB) af hver transceiver til bussen antages at være 2 pF
• Den samlede kapacitans for hver belastning er ca. 11 pF

For 1-tommers belastningsafstand er den fordelte kapacitans lig med 11 pF pr. tomme. For at reducere refleksion forårsaget af stubbene, og også for at dæmpe de signaler, der kommer ud af
driveren, er en impedanssvarende 50 Ω modstand RS placeret ved udgangen af ​​hver transceiver.

Busterminering
Den effektive impedans for den fuldt belastede bus er 52 Ω, hvis du erstatter buskarakteristiske kapacitans og den distribuerede kapacitans pr. længdeenhed af opsætningen i den effektive differentialimpedansligning. For optimal signalintegritet skal du matche RT til 52 Ω. De følgende figurer viser virkningerne af matchet-, under- og overterminering på den differentielle bølgeform (VID) ved modtagerens inputben. Datahastigheden er 100 Mbps. I disse figurer resulterer underterminering (RT = 25 Ω) i refleksioner og væsentlig reduktion af støjmarginen. I nogle tilfælde overtræder underterminering endda modtagertærsklen (VTH = ±100 mV). Når RT ændres til 50 Ω, er der en betydelig støjmargin i forhold til VTH, og reflektionen er ubetydelig.

Effekt af busterminering (fører i U1, modtager i U2)
I denne figur fungerer U1 som sender og U2 til U10 er modtagere.

Effekt af busterminering (fører i U1, modtager i U10)
I denne figur fungerer U1 som sender og U2 til U10 er modtagere.

Effekt af busterminering (fører i U5, modtager i U6)
I denne figur er U5 senderen, og resten er modtagere.

Effekt af busterminering (fører i U5, modtager i U10)
I denne figur er U5 senderen, og resten er modtagere.Den relative position af føreren og modtageren på bussen påvirker også kvaliteten af ​​det modtagne signal. Den nærmeste modtager til føreren oplever den værste transmissionslinjeeffekt, fordi på dette sted er kanthastigheden den hurtigste. Dette forværres, når chaufføren befinder sig midt i bussen.
F.eksample, sammenlign figur 16 på side 20 og figur 18 på side 21. VID ved modtager U6 (driver ved U5) viser større ringetoner end ved modtager U2 (driver ved U1). På den anden side sænkes kanthastigheden, når modtageren er placeret længere væk fra føreren. Den største stigetid registreret er 1.14 ns med chaufføren placeret i den ene ende af bussen (U1) og modtageren i den anden ende (U10).

Stublængde
Længere stublængde øger ikke kun flyvetiden fra føreren til modtageren, men resulterer også i en større belastningskapacitans, som giver større refleksion.

Effekt af at øge stublængden (driver i U1, modtager i U10)
Denne figur sammenligner VID ved U10, når stublængden øges fra en tomme til to tommer, og driveren er på U1.

Stub Afslutning
Du skal matche driverimpedansen til den karakteristiske impedans for stub. Placering af en serietermineringsmodstand RS ved driverudgangen reducerer i høj grad den negative transmissionslinjeeffekt forårsaget af lange stub og hurtige kanthastigheder. Derudover kan RS ændres for at dæmpe VID for at opfylde specifikationerne for modtageren.

Effekt af Stub-terminering (driver i U1, modtager i U2 og U10)
Denne figur sammenligner VID ved U2 og U10, når U1 sender.

Førers dræbte rate
En hurtig drejningshastighed hjælper med at forbedre stigetiden, især ved modtageren længst væk fra føreren. En hurtigere drejningshastighed forstørrer dog også ringetonen på grund af refleksion.

Effekt af Driver Edge Rate (Driver i U1, Receiver i U2 og U10)
Denne figur viser effekten af ​​førerens dræbningshastighed. Der foretages en sammenligning mellem den langsomme og hurtige drejningshastighed med en drivstyrke på 12 mA. Driveren er ved U1, og de differentielle bølgeformer ved U2 og U10 undersøges.

Samlet systemydelse

Den højeste datahastighed, der understøttes af en multipoint BLVDS, bestemmes ved at se på øjediagrammet for den modtager, der er længst væk fra en driver. På dette sted har det transmitterede signal den langsomste kanthastighed og påvirker øjenåbningen. Selvom kvaliteten af ​​det modtagne signal og støjmarginmålet afhænger af applikationerne, jo bredere øjenåbningen er, jo bedre. Du skal dog også tjekke modtageren nærmest føreren, fordi transmissionslinjeeffekterne har en tendens til at være værre, hvis modtageren er placeret tættere på føreren.
Figur 23. Øjendiagram ved 400 Mbps (driver i U1, modtager i U2 og U10)
Denne figur illustrerer øjendiagrammerne ved U2 (rød kurve) og U10 (blå kurve) for en datahastighed på 400 Mbps. Tilfældig jitter på 1 % enhedsinterval antages i simuleringen. Driveren er på U1 med standardindstillinger for strømstyrke og slew rate. Bussen er fuldt lastet med optimal RT = 50 Ω. Den mindste øjenåbning er ved U10, som er længst væk fra U1. Øjenhøjden sampled ved 0.5 enhedsintervallet er 692 mV og 543 mV for henholdsvis U2 og U10. Der er en betydelig støjmargin med hensyn til VTH = ±100 mV for begge tilfælde.

Dokumentrevisionshistorik for AN 522: Implementering af Bus LVDS-grænseflade i understøttede Intel FPGA-enhedsfamilier

Dokumenter/ressourcer

intel AN 522 Implementering af Bus LVDS Interface i understøttede FPGA-enhedsfamilier [pdfBrugervejledning AN 522 Implementering af Bus LVDS-grænseflade i understøttede FPGA-enhedsfamilier, AN 522, Implementering af Bus LVDS-grænseflade i understøttede FPGA-enhedsfamilier, Interface i understøttede FPGA-enhedsfamilier, FPGA-enhedsfamilier

Referencer

• Brugermanual