intel AN 522 ပံ့ပိုးထားသော FPGA စက်မိသားစုများတွင် ဘတ်စ်ကား LVDS မျက်နှာပြင်ကို အကောင်အထည်ဖော်နေသည်

Bus LVDS (BLVDS) သည် LVDS point-to-point ဆက်သွယ်မှု၏ စွမ်းရည်ကို multipoint configuration သို့ တိုးချဲ့သည်။ Multipoint BLVDS သည် multipoint backplane အပလီကေးရှင်းများအတွက် ထိရောက်သောဖြေရှင်းချက်တစ်ခု ပေးပါသည်။

Intel FPGA စက်များတွင် BLVDS အကောင်အထည်ဖော်မှု ပံ့ပိုးမှု

စာရင်းသွင်းထားသော I/O စံနှုန်းများကို အသုံးပြု၍ ဤ Intel စက်ပစ္စည်းများတွင် BLVDS အင်တာဖေ့စ်များကို သင်အကောင်အထည်ဖော်နိုင်သည်။

မှတ်ချက် -
ဤစက်ပစ္စည်းများရှိ ပရိုဂရမ်ထုတ်နိုင်သော မောင်းနှင်အားနှင့် ပြင်းထန်မှုနှုန်းအင်္ဂါရပ်များသည် သင့်အား အမြင့်ဆုံးစွမ်းဆောင်ရည်အတွက် သင်၏ Multipoint စနစ်အား စိတ်ကြိုက်ပြင်ဆင်နိုင်စေမည်ဖြစ်သည်။ ပံ့ပိုးပေးထားသည့် အများဆုံးဒေတာနှုန်းကို ဆုံးဖြတ်ရန်၊ သင်၏ သီးခြား စနစ်ထည့်သွင်းမှုနှင့် အက်ပ်လီကေးရှင်းအပေါ် အခြေခံ၍ သရုပ်ဖော်ခြင်း သို့မဟုတ် တိုင်းတာမှု ပြုလုပ်ပါ။
BLVDS ကျော်view စာမျက်နှာ 4 တွင်
စာမျက်နှာ 6 ရှိ Intel စက်ပစ္စည်းများတွင် BLVDS နည်းပညာ
BLVDS Power Consumption စာမျက်နှာ ၉
BLVDS ဒီဇိုင်း Exampစာမျက်နှာ ၁၀
စာမျက်နှာ ၁၇ တွင် စွမ်းဆောင်ရည် ပိုင်းခြားစိတ်ဖြာခြင်း။
AN 522 အတွက် စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း- စာမျက်နှာ 25 ရှိ ပံ့ပိုးထားသော Intel FPGA စက်မိသားစုများတွင် Bus LVDS အင်တာဖေ့စ်ကို အကောင်အထည်ဖော်ခြင်း
ဆက်စပ်အချက်အလက်
စာမျက်နှာ 7 ရှိ Intel FPGA စက်များတွင် BLVDS Interface အတွက် I/O စံနှုန်းများ

BLVDS ကျော်view

ပုံမှန် multipoint BLVDS စနစ်တွင် ဘတ်စ်ကားနှင့် ချိတ်ဆက်ထားသည့် transmitter နှင့် receiver အတွဲများ (transceivers) များစွာ ပါဝင်သည်။
Multipoint BLVDSရှေ့ပုံတွင်ဖော်ပြထားသော ဖွဲ့စည်းမှုပုံစံသည် အပြန်အလှန်ချိတ်ဆက်သိပ်သည်းမှုကို လျှော့ချစေပြီး နှစ်ဘက်ခြမ်းနှစ်ခြမ်း ဆက်သွယ်ရေးကို ထောက်ပံ့ပေးသည်။ မည်သည့် transceiver မဆို transmitter ၏ အခန်းကဏ္ဍကို လက်ခံနိုင်ပြီး ကျန်ရှိသော transceiver များသည် receivers အဖြစ် လုပ်ဆောင်သည် (တစ်ကြိမ်လျှင် transmitter တစ်ခုသာ လုပ်ဆောင်နိုင်သည်)။ ဘတ်စ်ကားပေါ်တွင် ယာဉ်မောင်းအငြင်းပွားမှုကို ရှောင်ရှားရန် ပရိုတိုကော သို့မဟုတ် ဟာ့ဒ်ဝဲဖြေရှင်းချက်မှတစ်ဆင့် ဘတ်စ်ကားအသွားအလာကို ထိန်းချုပ်ရန် ပုံမှန်အားဖြင့် လိုအပ်သည်။ Multipoint BLVDS ၏စွမ်းဆောင်ရည်သည် ဘတ်စ်ကားပေါ်ရှိ capacitive loading နှင့် ရပ်စဲခြင်းကြောင့် များစွာသက်ရောက်မှုရှိပါသည်။
ဒီဇိုင်းထည့်သွင်းစဉ်းစားမှုများ
ကောင်းမွန်သော multipoint ဒီဇိုင်းတစ်ခုသည် ပိုမိုကောင်းမွန်သော signal ခိုင်မာမှုကိုရရှိရန် ဘတ်စ်ကားပေါ်ရှိ capacitive load နှင့် termination ကို ထည့်သွင်းစဉ်းစားရပါမည်။ pin capacitance နည်းပါးသော transceiver၊ low capacitance ရှိသော connector ကို ရွေးချယ်ပြီး stub length ကို တိုအောင်ထားခြင်းဖြင့် load capacitance ကို လျှော့ချနိုင်သည်။ multipoint BLVDS ဒီဇိုင်းထည့်သွင်းစဉ်းစားခြင်းတစ်ခုမှာ အပြည့်အဝတင်ထားသော ဘတ်စ်ကား၏ ထိရောက်သော impedance၊ နှင့် bus မှတဆင့် ပြန့်ပွားမှုနှောင့်နှေးမှုတို့ဖြစ်သည်။ အခြား multipoint BLVDS ဒီဇိုင်းထည့်သွင်းစဉ်းစားရာတွင် ပျက်ကွက်-ဘေးကင်းသောဘက်လိုက်မှု၊ ချိတ်ဆက်ကိရိယာအမျိုးအစားနှင့် ပင်အထွက်၊ PCB ဘတ်စ်ကားခြေရာခံပုံစံနှင့် ယာဉ်မောင်းအစွန်းနှုန်းသတ်မှတ်ချက်များ ပါဝင်သည်။
ထိရောက်သော Impedance
ထိရောက်သော impedance သည် bus trace characteristic impedance Zo နှင့် bus တွင် capacitive loading ပေါ်တွင်မူတည်သည်။ ချိတ်ဆက်ကိရိယာများ၊ plug-in ကတ်ရှိ ဆောင်းပါးတိုများ၊ ထုပ်ပိုးမှုနှင့် လက်ခံသူအဝင်စွမ်းရည်တို့သည် ဘတ်စ်၏ထိရောက်သော impedance ကိုလျှော့ချပေးသည့် capacitive loading ကို အထောက်အကူပြုသည်။
Equation 1. Effective Differential Impedance Equation
loaded bus (Zeff) ၏ ထိရောက်သော ကွဲပြားသော impedance ကို ခန့်မှန်းရန် ဤညီမျှခြင်းကို အသုံးပြုပါ။ဘယ်မှာလဲ-

• Zdiff (Ω) ≈ 2 × ဇို = ဘတ်စ်ကား၏ ကွဲပြားသော ဝိသေသ impedance
•  Co (pF/inch) = ဘတ်စ်ကား၏ ယူနစ်တစ်ခုလျှင် စွမ်းရည်သတ္တိ
• CL (pF) = ဝန်တစ်ခုစီ၏ စွမ်းဆောင်ရည်
•  N = ဘတ်စ်ကားပေါ်တွင် ဝန်အရေအတွက်
•  H (လက်မ) = d × N = ဘတ်စ်ကား၏ စုစုပေါင်းအရှည်
•  d (လက်မ) = plug-in ကတ်တစ်ခုစီကြား အကွာအဝေး
•  စီဒီ (pF/လက်မ) = CL/d = ဘတ်စ်ကားတစ်လျှောက် ယူနစ်တစ်ခုစီ၏ အရှည်ကို ဖြန့်ဝေပေးသည့် စွမ်းရည်

load capacitance တိုးလာခြင်း သို့မဟုတ် plug-in ကတ်များကြား ပိုမိုနီးကပ်သောအကွာအဝေးသည် ထိရောက်သော impedance ကို လျော့နည်းစေသည်။ စနစ်စွမ်းဆောင်ရည်ကို ပိုကောင်းအောင်ပြုလုပ်ရန်၊ စွမ်းရည်နိမ့်သော ပို့စစီဗာနှင့် ချိတ်ဆက်ကိရိယာကို ရွေးချယ်ရန် အရေးကြီးပါသည်။ ချိတ်ဆက်ကိရိယာနှင့် transceiver I/O pin အကြား လက်ခံသူတိုင်း၏ အရှည်ကို တတ်နိုင်သမျှ တိုအောင်ထားပါ။
ပုံမှန်အကျိုးသက်ရောက်မှုရှိသော Impedance နှင့် Cd/Co
ဤကိန်းဂဏန်းသည် ပုံမှန်ပြုလုပ်ထားသော ထိရောက်သော impedance တွင် ဖြန့်ဝေထားသော စွမ်းဆောင်ရည်၏ သက်ရောက်မှုကို ပြသသည်။ဒေတာများသည် လမ်းကြောင်းနှစ်ခုစလုံးသို့ စီးဆင်းနေချိန်တွင် ဘတ်စ်ကား၏ အဆုံးတစ်ခုစီတွင် ရပ်စဲရန် လိုအပ်သည်။ ဘတ်စ်ကားပေါ်ရှိ ရောင်ပြန်ဟပ်မှုနှင့် အသံမြည်ခြင်းကို လျှော့ချရန်အတွက်၊ သင်သည် ထိရောက်သော impedance နှင့် termination resistor ကို ကိုက်ညီရပါမည်။ Cd/Co = 3 ရှိသော စနစ်တစ်ခုအတွက်၊ ထိရောက်သော impedance သည် Zdiff ၏ 0.5 ဆဖြစ်သည်။ ဘတ်စ်ကားပေါ်တွင် နှစ်ဆရပ်စဲခြင်းဖြင့် ယာဉ်မောင်းသည် Zdiff ၏ 0.25 အဆနှင့်ညီမျှသောဝန်ကိုတွေ့မြင်သည်။ ထို့ကြောင့် လက်ခံသူ သွင်းအားစုများတစ်လျှောက် အချက်ပြများ လွှဲခြင်းနှင့် ကွဲပြားသော ဆူညံသံအနားသတ်များကို လျှော့ချပေးသည် (ပုံမှန် LVDS ဒရိုက်ဘာကို အသုံးပြုပါက)။ BLVDS driver သည် အလားတူ vol ကိုရရှိရန် drive current ကိုတိုးမြှင့်ခြင်းဖြင့် ဤပြဿနာကိုဖြေရှင်းသည်။tage သည် receiver inputs ကို လွှဲသည်။
မျိုးပွားမှုနှောင့်နှေးခြင်း။
ပြန့်ပွားမှုနှောင့်နှေးခြင်း (tPD = Zo × Co) သည် တစ်ယူနစ်အရှည်ရှိ ဂီယာလိုင်းမှတဆင့် အချိန်နှောင့်နှေးမှုဖြစ်သည်။ ၎င်းသည် ဝိသေသ impedance နှင့် ဝိသေသအပေါ်မူတည်သည်။
ဘတ်စ်ကား၏ capacitance ။
ထိရောက်သော မျိုးပွားမှုနှောင့်နှေးခြင်း။
တင်ထားသော ဘတ်စ်ကားအတွက်၊ ဤညီမျှခြင်းဖြင့် ထိရောက်သော ပြန့်ပွားမှုနှောင့်နှေးမှုကို တွက်ချက်နိုင်သည်။ driver A နှင့် receiver B အကြား tPDEFF × လိုင်းအလျားအဖြစ် driver A မှ receiver B သို့ signal လွှင့်မည့်အချိန်ကို တွက်ချက်နိုင်သည်။

Intel စက်ပစ္စည်းများတွင် BLVDS နည်းပညာ

ပံ့ပိုးထားသော Intel စက်ပစ္စည်းများတွင် BLVDS အင်တာဖေ့စ်ကို 1.8 V (Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ) သို့မဟုတ် 2.5 V (အခြားပံ့ပိုးပေးထားသည့် စက်ပစ္စည်းများ) မှ ပံ့ပိုးထားသော မည်သည့်အတန်း သို့မဟုတ် ကော်လံ I/ ဘဏ်များတွင်မဆို ပံ့ပိုးထားသည်။ ဤ I/O ဘဏ်များတွင်၊ ကွဲပြားသော I/O ပင်များပေါ်တွင် အင်တာဖေ့စ်ကို ပံ့ပိုးထားသော်လည်း သီးခြား clock input သို့မဟုတ် clock output pins တွင် မပါဝင်ပါ။ သို့သော်လည်း Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်ပစ္စည်းများတွင် BLVDS မျက်နှာပြင်ကို ယေဘူယျ I/O များအဖြစ် အသုံးပြုသည့် သီးခြားနာရီပင်များပေါ်တွင် ပံ့ပိုးထားသည်။

•  BLVDS transmitter သည် ပြောင်းပြန်အဖြစ် ပရိုဂရမ်ပြုလုပ်ထားသော ဒုတိယအထွက်ကြားခံနှင့်အတူ တစ်ခုတည်းအဆုံးသတ်အထွက်ကြားခံနှစ်ခုကို အသုံးပြုသည်။
•  BLVDS လက်ခံသူသည် သီးခြား LVDS ထည့်သွင်းမှုကြားခံကို အသုံးပြုသည်။

ပံ့ပိုးထားသော စက်ပစ္စည်းများတွင် BLVDS I/O ဘက်ဖာများအပလီကေးရှင်းအမျိုးအစားပေါ်မူတည်၍ မတူညီသော input သို့မဟုတ် output buffers ကိုသုံးပါ-

• Multidrop အပလီကေးရှင်း—စက်ပစ္စည်းသည် ဒရိုက်ဘာ သို့မဟုတ် လက်ခံသူလုပ်ဆောင်မှုအတွက် ရည်ရွယ်ထားခြင်းရှိမရှိပေါ် မူတည်၍ အဝင် သို့မဟုတ် အထွက်ကြားခံကို အသုံးပြုပါ။
• Multipoint အပလီကေးရှင်း—အထွက်ကြားခံနှင့် အဝင်ကြားခံသည် တူညီသော I/O ပင်များကို မျှဝေသည်။ အချက်ပြများမပို့သည့်အခါ LVDS အထွက်ကြားခံကို tri-state လုပ်ရန် အထွက်ဖွင့်ခြင်း (oe) အချက်ပြမှုတစ်ခု လိုအပ်ပါသည်။
•  အထွက်ကြားခံအတွက် on-chip စီးရီးပိတ်ခြင်း (RS OCT) ကို မဖွင့်ပါနှင့်။
• plug-in ကတ်ရှိ stub နှင့် ကိုက်ညီသော impedance ကိုပေးဆောင်ရန် output buffers တွင် ပြင်ပ resistors ကိုသုံးပါ။
• Bus termination ကို အများအားဖြင့် bus ၏အစွန်းနှစ်ဖက်ရှိ External termination resistors များကို အသုံးပြု၍ bus termination ကို ကွဲပြားသော input ကြားခံအတွက် on-chip differential termination (RD OCT) ကို မဖွင့်ပါနှင့်။

Intel FPGA စက်များတွင် BLVDS Interface အတွက် I/O စံနှုန်းများ
ပံ့ပိုးထားသော Intel စက်ပစ္စည်းများအတွက် သက်ဆိုင်ရာ I/O စံနှုန်းများနှင့် လက်ရှိ ကြံ့ခိုင်မှုလိုအပ်ချက်များကို အသုံးပြု၍ BLVDS အင်တာဖေ့စ်ကို သင်အကောင်အထည်ဖော်နိုင်သည်။
ပံ့ပိုးထားသော Intel စက်ပစ္စည်းများတွင် BLVDS Interface အတွက် I/O စံသတ်မှတ်ချက်များနှင့် အင်္ဂါရပ်များ ပံ့ပိုးမှု

1.  DIFFIO_TX ပင်နံပါတ်သည် စစ်မှန်သော LVDS ကွဲပြားသော လက်ခံကိရိယာများကို မပံ့ပိုးပါ။

ပိုမိုသိရှိလိုပါက၊ သက်ဆိုင်ရာ အချက်အလက်ကဏ္ဍတွင် ဖော်ပြထားသည့် သက်ဆိုင်ရာ စက်ကိရိယာစာရွက်စာတမ်းများကို ကိုးကားပါ-

• pin assignments အချက်အလက်အတွက်၊ device pin-out ကို ကိုးကားပါ။ files.
• I/O စံနှုန်းများ အင်္ဂါရပ်များအတွက်၊ စက်လက်စွဲစာအုပ် I/O အခန်းကို ကိုးကားပါ။
•  လျှပ်စစ်သတ်မှတ်ချက်များအတွက်၊ စက်ပစ္စည်းဒေတာစာရွက် သို့မဟုတ် DC နှင့် ကူးပြောင်းခြင်းလက္ခဏာများစာရွက်စာတမ်းကို ကိုးကားပါ။

ဆက်စပ်အချက်အလက်

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Device Pin-Out Files
•  Intel Arria 10 စက်ပစ္စည်းကို Pin-Out Files
•  Arria V စက်ပစ္စည်းကို ပင်အထွက် Files
•  Arria II GX စက်ပစ္စည်းကို Pin-Out Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Cyclone V Device Pin-Out Files
•  Cyclone IV Device ကို Pin-Out Files
• Cyclone III စက်ပစ္စည်းကို Pin-Out Files
• Intel MAX 10 စက်ပစ္စည်းကို ပင်ထွက် Files
• Intel Stratix 10 အထွေထွေရည်ရွယ်ချက် I/O အသုံးပြုသူလမ်းညွှန်
•  Stratix V စက်များတွင် I/O အင်္ဂါရပ်များ
•  Stratix IV စက်ရှိ I/O အင်္ဂါရပ်များ
•  Stratix III စက်ပစ္စည်း I/O အင်္ဂါရပ်များ
• Stratix V စက်များတွင် I/O အင်္ဂါရပ်များ
•  Stratix IV စက်ရှိ I/O အင်္ဂါရပ်များ
•  Stratix III စက်ပစ္စည်း I/O အင်္ဂါရပ်များ
•  Intel Arria 10 စက်များတွင် I/O နှင့် High Speed ​​I/O
•  Arria V စက်များတွင် I/O အင်္ဂါရပ်များ
• Arria II စက်များတွင် I/O အင်္ဂါရပ်များ
•  Intel Cyclone 10 GX စက်များတွင် I/O နှင့် High Speed ​​I/O
•  Intel Cyclone 10 LP စက်များတွင် I/O နှင့် High Speed ​​I/O
• Cyclone V စက်များတွင် I/O အင်္ဂါရပ်များ
• Cyclone IV စက်များတွင် I/O အင်္ဂါရပ်များ
•  Cyclone III စက်မိသားစုရှိ I/O အင်္ဂါရပ်များ
• Intel MAX 10 အထွေထွေရည်ရွယ်ချက် I/O အသုံးပြုသူလမ်းညွှန်
•  Intel Stratix 10 စက်ပစ္စည်းဒေတာစာရွက်
• Stratix V စက်ပစ္စည်းဒေတာစာရွက်
•  Stratix IV စက်များအတွက် DC နှင့် Switching လက္ခဏာများ
•  Stratix III ကိရိယာ ဒေတာစာရွက်- DC နှင့် အသွင်ပြောင်းခြင်း လက္ခဏာများ
•  Intel Arria 10 စက်ပစ္စည်းဒေတာစာရွက်
•  Arria V စက်ပစ္စည်းဒေတာစာရွက်
• Arria II စက်များအတွက် စက်ပစ္စည်းဒေတာစာရွက်
• Intel Cyclone 10 GX စက်ပစ္စည်းဒေတာစာရွက်
•  Intel Cyclone 10 LP စက်ပစ္စည်းဒေတာစာရွက်
•  Cyclone V စက်ပစ္စည်းဒေတာစာရွက်
•  Cyclone IV စက်ပစ္စည်းဒေတာစာရွက်
• Cyclone III စက်ကိရိယာဒေတာစာရွက်
• Intel MAX 10 စက်ပစ္စည်းဒေတာစာရွက်

BLVDS ပါဝါစားသုံးမှု

• သင်၏ ဒီဇိုင်းကို စက်တွင် အကောင်အထည် မဖော်မီ၊ BLVDS I/O ပါဝါသုံးစွဲမှု ခန့်မှန်းခြေပမာဏကို သင်အသုံးပြုသည့် ပံ့ပိုးထားသော စက်အတွက် Excel-based EPE ကို အသုံးပြုပါ။
•  အဝင်နှင့် နှစ်လမ်းညွန် ပင်များ အတွက် BLVDS ထည့်သွင်းမှု ကြားခံကို အမြဲတမ်း ဖွင့်ထားသည်။ BLVDS input buffer သည် bus ပေါ်တွင် switching လုပ်ဆောင်မှုရှိပါက power စားသုံးသည် (ဥပမာampအခြား transceivers များသည် ဒေတာပေးပို့ခြင်းနှင့် လက်ခံခြင်းဖြစ်သော်လည်း Cyclone III စက်သည် ရည်ရွယ်လက်ခံသူမဟုတ်ပါ)။
•  BLVDS ကို multidrop တွင် input buffer အဖြစ် သို့မဟုတ် multipoint အပလီကေးရှင်းများတွင် bidirectional buffer အဖြစ်အသုံးပြုပါက၊ Intel သည် Intel စက်ပစ္စည်း BLVDS အဝင်ကြားခံအတွက် ရည်ရွယ်သည့် လုပ်ဆောင်ချက်များသာမက ဘတ်စ်ကားပေါ်ရှိ လုပ်ဆောင်ချက်အားလုံးပါဝင်သည့် toggle rate ကိုထည့်သွင်းရန် အကြံပြုပါသည်။

ExampEPE ရှိ BLVDS I/O ဒေတာ ထည့်သွင်းမှု
ဤပုံသည် Cyclone III EPE တွင် BLVDS I/O ဝင်ရောက်မှုကို ပြသသည်။ အခြားပံ့ပိုးထားသော Intel စက်ပစ္စည်းများ၏ EPE တွင် ရွေးချယ်ရန် I/O စံနှုန်းများအတွက်၊ ဆက်စပ်အချက်အလက်များကို ကိုးကားပါ။သင့်ဒီဇိုင်းကို ပြီးမြောက်ပြီးနောက် တိကျသော BLVDS I/O ပါဝါခွဲခြမ်းစိတ်ဖြာမှုပြုလုပ်ရန် Intel Quartus Prime Power Analyzer Tool ကို အသုံးပြုရန် သင့်အား အကြံပြုထားသည်။ Power Analyzer Tool သည် နေရာ နှင့် လမ်းကြောင်း ပြီးဆုံးပြီးနောက် ဒီဇိုင်း၏ သီးခြား ပါဝါကို ခန့်မှန်းပေးသည်။ ပါဝါခွဲခြမ်းစိတ်ဖြာခြင်းတူးလ်သည် အသုံးပြုသူမှထည့်သွင်းထားသော၊ သရုပ်ဖော်မှုမှရရှိသော၊ ခန့်မှန်းခြေအချက်ပြလှုပ်ရှားမှုများပေါင်းစပ်ကာ အသေးစိတ်ပတ်လမ်းပုံစံများနှင့် ပေါင်းစပ်ကာ အလွန်တိကျသော ပါဝါခန့်မှန်းချက်များကို ထုတ်ပေးပါသည်။
ဆက်စပ်အချက်အလက်

• ပါဝါခွဲခြမ်းစိတ်ဖြာခြင်းအခန်း၊ Intel Quartus Prime Pro Edition လက်စွဲစာအုပ်
  Intel Stratix 10၊ Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်ပစ္စည်းမိသားစုများအတွက် Intel Quartus Prime Pro Edition Power Analyzer ကိရိယာအကြောင်း နောက်ထပ်အချက်အလက်များ ပေးပါသည်။
• ပါဝါခွဲခြမ်းစိတ်ဖြာခြင်းအခန်း၊ Intel Quartus Prime Standard Edition လက်စွဲစာအုပ်
  Stratix V၊ Stratix IV၊ Stratix III၊ Arria V၊ Arria II၊ Intel Cyclone 10 LP၊ Cyclone V၊ Cyclone IV၊ Cyclone III LS၊ Cyclone III နှင့် Intel အတွက် Intel Quartus Prime Standard Edition Power Analyzer ကိရိယာအကြောင်း နောက်ထပ် အချက်အလက် ပေးသည် MAX 10 စက်မိသားစုများ။
• Early Power Estimators (EPE) နှင့် Power Analyzer စာမျက်နှာ
  EPE နှင့် Intel Quartus Prime Power Analyzer ကိရိယာအကြောင်း နောက်ထပ်အချက်အလက်များ ပေးပါသည်။
• စာမျက်နှာ 3 တွင် Supported Intel FPGA Device Families တွင် Bus LVDS Interface ကို အကောင်အထည်ဖော်ခြင်း။
  BLVDS ပါဝါသုံးစွဲမှုကို ခန့်မှန်းရန် EPE တွင် ရွေးချယ်ရန် I/O စံနှုန်းများကို စာရင်းပြုစုထားသည်။

BLVDS ဒီဇိုင်း Example
ဒီဇိုင်းဟောင်းample သည် Intel Quartus Prime ဆော့ဖ်ဝဲလ်ရှိ သက်ဆိုင်ရာ အထွေထွေရည်ရွယ်ချက် I/O (GPIO) IP cores များဖြင့် ပံ့ပိုးပေးထားသော စက်များတွင် BLVDS I/O ကြားခံအား မည်ကဲ့သို့ ချက်ခြင်းပြုလုပ်ရမည်ကို ပြသသည်။

•  Intel Stratix 10၊ Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်ပစ္စည်းများ—GPIO Intel FPGA IP core ကိုအသုံးပြုပါ။
•  Intel MAX 10 စက်များ—GPIO Lite Intel FPGA IP core ကိုအသုံးပြုပါ။
•  အခြားပံ့ပိုးပေးထားသည့် စက်များအားလုံး—ALTIBUF IP core ကို အသုံးပြုပါ။

ဒီဇိုင်းဟောင်းကို ဒေါင်းလုဒ်လုပ်နိုင်ပါတယ်။ample ဆက်စပ်သတင်းအချက်အလက်အတွက် link မှနေပါ။ BLVDS I/O ကြားခံဥပမာအတွက်၊ Intel သည် အောက်ပါအရာများကို အကြံပြုသည်-

•  ကွဲပြားမှုမုဒ်ကို ဖွင့်ထားခြင်းဖြင့် GPIO IP core ကို နှစ်လမ်းညွန်မုဒ်တွင် အကောင်အထည်ဖော်ပါ။
•  I/O စံနှုန်းကို bidirectional pins များတွင် သတ်မှတ်ပါ-
•  BLVDS—Intel Cyclone 10 LP၊ Cyclone IV၊ Cyclone III နှင့် Intel MAX 10 စက်များ။
•  Differential SSTL-2 Class I သို့မဟုတ် Class II—Stratix V၊ Stratix IV၊ Stratix III၊ Arria V၊ Arria II နှင့် Cyclone V စက်များ။
• Differential SSTL-18 Class I သို့မဟုတ် Class II—Intel Stratix 10၊ Intel Arria 10 နှင့် Intel Cyclone 10 GX စက်များ။

ရေးခြင်းနှင့် ဖတ်ခြင်း လုပ်ဆောင်ချက်များအတွင်း ထည့်သွင်းခြင်း သို့မဟုတ် အထွက်ကြားခံများ လုပ်ဆောင်ချက်

• single-end output buffers ကိုဖွင့်ရန် သို့မဟုတ် ပိတ်ရန် oe port သည် device core မှ oe signal ကို လက်ခံရရှိသည် ။
•  ဖတ်ရှုခြင်းလုပ်ဆောင်နေစဉ်အတွင်း အထွက်ကြားခံများကို tri-state ပြုလုပ်ရန် oe signal ကို နိမ့်နေပါစေ။
•  AND gate ၏ လုပ်ဆောင်ချက်မှာ ပို့လွှတ်သော အချက်ပြမှုများကို device core သို့ ပြန်မသွားရန် တားဆီးရန် ဖြစ်သည်။ ကွဲပြားသောထည့်သွင်းမှုကြားခံကို အမြဲဖွင့်ထားသည်။

ဆက်စပ်အချက်အလက်

•  I/O Buffer (ALTIOBUF) IP Core အသုံးပြုသူလမ်းညွှန်
•  GPIO IP Core အသုံးပြုသူလမ်းညွှန်
•  Intel MAX 10 I/O အကောင်အထည်ဖော်ခြင်းလမ်းညွှန်များ
• Intel FPGA IP Cores မိတ်ဆက်
• ဒီဇိုင်းထွampAN 522 အတွက် les

Intel Quartus Prime ဒီဇိုင်းဟောင်းကို ထောက်ပံ့ပေးသည်။ampဤအပလီကေးရှင်းတွင်အသုံးပြုသော les များကိုမှတ်သားပါ။
ဒီဇိုင်းထွample Intel Stratix 10 စက်များအတွက် လမ်းညွှန်ချက်များ
ဤအဆင့်များသည် Intel Stratix 10 စက်များတွင်သာ သက်ဆိုင်ပါသည်။ သင်သည် GPIO Intel FPGA IP core ကိုအသုံးပြုကြောင်းသေချာပါစေ။

1. bidirectional input နှင့် output buffer ကို ပံ့ပိုးပေးနိုင်သော GPIO Intel FPGA IP core တစ်ခုကို ဖန်တီးပါ-
   • a GPIO Intel FPGA IP core ကို ချက်ချင်းလုပ်ဆောင်ပါ။
   • ခ Data Direction တွင် Bidir ကိုရွေးချယ်ပါ။
   • ဂ။ Data width တွင် 1 ကိုရိုက်ထည့်ပါ။
   • ဃ။ ကွဲပြားသောကြားခံကိုသုံးပါ ကိုဖွင့်ပါ။
   • င မှတ်ပုံတင်ခြင်းမုဒ်တွင်၊ none ကိုရွေးချယ်ပါ။
2. အောက်ဖော်ပြပါပုံတွင်ပြထားသည့်အတိုင်း modules များနှင့် input နှင့် output port များကိုချိတ်ဆက်ပါ။
   Input and Output Ports Connection ExampIntel Stratix 10 စက်များအတွက် le
3. Assignment Editor တွင် အောက်ပါပုံတွင်ပြထားသည့်အတိုင်း သက်ဆိုင်ရာ I/O စံနှုန်းကို သတ်မှတ်ပေးပါ။ လက်ရှိ ခွန်အားနှင့် အသတ်နှုန်း ရွေးချယ်မှုများကိုလည်း သင် သတ်မှတ်နိုင်သည်။ မဟုတ်ပါက၊ Intel Quartus Prime ဆော့ဖ်ဝဲသည် ပုံသေဆက်တင်များကို လက်ခံသည်။
   Intel Stratix 10 စက်များအတွက် Intel Quartus Prime Assignment Editor တွင် BLVDS I/O Assignment
4. ModelSim* – Intel FPGA Edition ဆော့ဖ်ဝဲလ်ဖြင့် လုပ်ဆောင်ချက်ဆိုင်ရာ သရုပ်ဖော်ပုံများကို စုစည်းပြီး လုပ်ဆောင်ပါ။

ဆက်စပ်အချက်အလက်

• ModelSim - Intel FPGA Edition ဆော့ဖ်ဝဲ ပံ့ပိုးမှု
  ModelSim – Intel FPGA Edition ဆော့ဖ်ဝဲလ်နှင့်ပတ်သက်သော နောက်ထပ်အချက်အလက်များကို ပေးစွမ်းပြီး တပ်ဆင်မှု၊ အသုံးပြုမှုနှင့် ပြဿနာဖြေရှင်းခြင်းစသည့် အကြောင်းအရာများအတွက် လင့်ခ်အမျိုးမျိုး ပါဝင်ပါသည်။
• စာမျက်နှာ 7 ရှိ Intel FPGA စက်များတွင် BLVDS Interface အတွက် I/O စံနှုန်းများ
  BLVDS အပလီကေးရှင်းများအတွက် ပံ့ပိုးထားသော Intel FPGA စက်များတွင် သင်ကိုယ်တိုင်သတ်မှတ်နိုင်သော ပင်နံပါတ်များနှင့် I/O စံနှုန်းများကို စာရင်းပြုစုထားသည်။
• ဒီဇိုင်းထွampAN 522 အတွက် les
  Intel Quartus Prime ဒီဇိုင်းဟောင်းကို ထောက်ပံ့ပေးသည်။ampဤအပလီကေးရှင်းတွင်အသုံးပြုသော les များကိုမှတ်သားပါ။

ဒီဇိုင်းထွample Intel Arria 10 စက်များအတွက် လမ်းညွှန်ချက်များ
ဤအဆင့်များသည် Intel Quartus Prime Standard Edition ကိုအသုံးပြုထားသော Intel Arria 10 စက်များတွင်သာ သက်ဆိုင်ပါသည်။ သင်သည် GPIO Intel FPGA IP core ကိုအသုံးပြုကြောင်းသေချာပါစေ။

1. StratixV_blvds.qar ကိုဖွင့်ပါ။ file Stratix V ဒီဇိုင်းဟောင်းကို တင်သွင်းရန်ampIntel Quartus Prime Standard Edition ဆော့ဖ်ဝဲလ်သို့ ဝင်ရောက်ပါ။
2. ဒီဇိုင်းဟောင်းကို ရွှေ့ပြောင်းပါ။ampGPIO Intel FPGA IP core ကိုအသုံးပြုရန်။
   • a မီနူးတွင်၊ ပရောဂျက် ➤ အဆင့်မြှင့်တင်ရန် IP အစိတ်အပိုင်းများကို ရွေးချယ်ပါ။
   • ခ “ALIOBUF” entity ကို နှစ်ချက်နှိပ်ပါ။
     ALTIOBUF IP core အတွက် MegaWizard Plug-In Manager ဝင်းဒိုး ပေါ်လာသည်။
   • ဂ။ ကိုက်ညီမှု ပရောဂျက်/မူရင်းကို ပိတ်ပါ။
   • ဃ။ လက်ရှိရွေးချယ်ထားသော စက်မိသားစုတွင် Arria 10 ကို ရွေးပါ။
   • င Finish ကိုနှိပ်ပြီး Finish ကို ထပ်မံနှိပ်ပါ။
   • f ပေါ်လာသော dialog box တွင် OK ကိုနှိပ်ပါ။
     Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲလ်သည် ရွှေ့ပြောင်းခြင်းလုပ်ငန်းစဉ်ကို လုပ်ဆောင်ပြီး GPIO IP ကန့်သတ်ချက် တည်းဖြတ်မှုကို ပြသသည်။
3. bidirectional input နှင့် output buffer ကိုပံ့ပိုးရန် GPIO Intel FPGA IP core ကို configure လုပ်ပါ-
   • a Data Direction တွင် Bidir ကိုရွေးချယ်ပါ။
   • ခ Data width တွင် 1 ကိုရိုက်ထည့်ပါ။
   • ဂ။ ကွဲပြားသောကြားခံကိုသုံးပါ ကိုဖွင့်ပါ။
   • ဃ။ Finish ကိုနှိပ်ပြီး IP Core ကိုထုတ်ပေးပါ။
4. အောက်ဖော်ပြပါပုံတွင်ပြထားသည့်အတိုင်း modules များနှင့် input နှင့် output port များကိုချိတ်ဆက်ပါ။
   Input and Output Ports Connection ExampIntel Arria 10 စက်များအတွက် le
5. Assignment Editor တွင် အောက်ပါပုံတွင်ပြထားသည့်အတိုင်း သက်ဆိုင်ရာ I/O စံနှုန်းကို သတ်မှတ်ပေးပါ။ လက်ရှိ ခွန်အားနှင့် အသတ်နှုန်း ရွေးချယ်မှုများကိုလည်း သင် သတ်မှတ်နိုင်သည်။ မဟုတ်ပါက၊ Intel Quartus Prime Standard Edition ဆော့ဖ်ဝဲလ်သည် Intel Arria 10 စက်ပစ္စည်းများအတွက် ပုံသေဆက်တင်များ—Differential SSTL-18 Class I သို့မဟုတ် Class II I/O စံနှုန်းကို လက်ခံသည်။
   Intel Arria 10 စက်များအတွက် Intel Quartus Prime Assignment Editor တွင် BLVDS I/O Assignmentမှတ်ချက် -
   Intel Arria 10 စက်များအတွက်၊ သင်သည် Assignment Editor ဖြင့် LVDS pin များအတွက် p နှင့် n pin တည်နေရာများကို ကိုယ်တိုင်သတ်မှတ်နိုင်ပါသည်။
6. ModelSim – Intel FPGA Edition ဆော့ဖ်ဝဲလ်ဖြင့် လုပ်ဆောင်နိုင်သော သရုပ်တူကူးယူမှုကို စုစည်းပြီး လုပ်ဆောင်ပါ။

ဆက်စပ်အချက်အလက်

• ModelSim - Intel FPGA Edition ဆော့ဖ်ဝဲ ပံ့ပိုးမှု
  ModelSim – Intel FPGA Edition ဆော့ဖ်ဝဲလ်နှင့်ပတ်သက်သော နောက်ထပ်အချက်အလက်များကို ပေးစွမ်းပြီး တပ်ဆင်မှု၊ အသုံးပြုမှုနှင့် ပြဿနာဖြေရှင်းခြင်းစသည့် အကြောင်းအရာများအတွက် လင့်ခ်အမျိုးမျိုး ပါဝင်ပါသည်။
• စာမျက်နှာ 7 ရှိ Intel FPGA စက်များတွင် BLVDS Interface အတွက် I/O စံနှုန်းများ
  BLVDS အပလီကေးရှင်းများအတွက် ပံ့ပိုးထားသော Intel FPGA စက်များတွင် သင်ကိုယ်တိုင်သတ်မှတ်နိုင်သော ပင်နံပါတ်များနှင့် I/O စံနှုန်းများကို စာရင်းပြုစုထားသည်။
• ဒီဇိုင်းထွampAN 522 အတွက် les
  Intel Quartus Prime ဒီဇိုင်းဟောင်းကို ထောက်ပံ့ပေးသည်။ampဤအပလီကေးရှင်းတွင်အသုံးပြုသော les များကိုမှတ်သားပါ။

ဒီဇိုင်းထွample Intel MAX 10 စက်များအတွက် လမ်းညွှန်ချက်များ
ဤအဆင့်များသည် Intel MAX 10 စက်များအတွက်သာ သက်ဆိုင်ပါသည်။ သင်သည် GPIO Lite Intel FPGA IP core ကို အသုံးပြုကြောင်း သေချာပါစေ။

1. bidirectional input နှင့် output buffer ကို ပံ့ပိုးပေးနိုင်သော GPIO Lite Intel FPGA IP core တစ်ခုကို ဖန်တီးပါ-
   • a GPIO Lite Intel FPGA IP core ကို ချက်ချင်းလုပ်ဆောင်ပါ။
   • ခ Data Direction တွင် Bidir ကိုရွေးချယ်ပါ။
   • ဂ။ Data width တွင် 1 ကိုရိုက်ထည့်ပါ။
   • ဃ။ pseudo differential ကြားခံကိုသုံးပါ ကိုဖွင့်ပါ။
   • င မှတ်ပုံတင်ခြင်းမုဒ်တွင်၊ Bypass ကိုရွေးချယ်ပါ။
2. အောက်ဖော်ပြပါပုံတွင်ပြထားသည့်အတိုင်း modules များနှင့် input နှင့် output port များကိုချိတ်ဆက်ပါ။
    Input and Output Ports Connection ExampIntel MAX 10 စက်များအတွက် le
3. Assignment Editor တွင် အောက်ပါပုံတွင်ပြထားသည့်အတိုင်း သက်ဆိုင်ရာ I/O စံနှုန်းကို သတ်မှတ်ပေးပါ။ လက်ရှိ ခွန်အားနှင့် အသတ်နှုန်း ရွေးချယ်မှုများကိုလည်း သင် သတ်မှတ်နိုင်သည်။ မဟုတ်ပါက၊ Intel Quartus Prime ဆော့ဖ်ဝဲသည် ပုံသေဆက်တင်များကို လက်ခံသည်။
   Intel MAX 10 စက်များအတွက် Intel Quartus Prime Assignment Editor တွင် BLVDS I/O Assignment
4. ModelSim – Intel FPGA Edition ဆော့ဖ်ဝဲလ်ဖြင့် လုပ်ဆောင်နိုင်သော သရုပ်တူကူးယူမှုကို စုစည်းပြီး လုပ်ဆောင်ပါ။

ဆက်စပ်အချက်အလက်

• ModelSim - Intel FPGA Edition ဆော့ဖ်ဝဲ ပံ့ပိုးမှု
  ModelSim – Intel FPGA Edition ဆော့ဖ်ဝဲလ်နှင့်ပတ်သက်သော နောက်ထပ်အချက်အလက်များကို ပေးစွမ်းပြီး တပ်ဆင်မှု၊ အသုံးပြုမှုနှင့် ပြဿနာဖြေရှင်းခြင်းစသည့် အကြောင်းအရာများအတွက် လင့်ခ်အမျိုးမျိုး ပါဝင်ပါသည်။
• စာမျက်နှာ 7 ရှိ Intel FPGA စက်များတွင် BLVDS Interface အတွက် I/O စံနှုန်းများ
  BLVDS အပလီကေးရှင်းများအတွက် ပံ့ပိုးထားသော Intel FPGA စက်များတွင် သင်ကိုယ်တိုင်သတ်မှတ်နိုင်သော ပင်နံပါတ်များနှင့် I/O စံနှုန်းများကို စာရင်းပြုစုထားသည်။
• ဒီဇိုင်းထွampAN 522 အတွက် les
  Intel Quartus Prime ဒီဇိုင်းဟောင်းကို ထောက်ပံ့ပေးသည်။ampဤအပလီကေးရှင်းတွင်အသုံးပြုသော les များကိုမှတ်သားပါ။

ဒီဇိုင်းထွample Intel Arria 10၊ Intel Cyclone 10 GX နှင့် Intel MAX 10 မှလွဲ၍ ပံ့ပိုးပေးထားသော စက်များအားလုံးအတွက် လမ်းညွှန်ချက်များ

ဤအဆင့်များသည် Intel Arria 10၊ Intel Cyclone 10 GX နှင့် Intel MAX 10 မှလွဲ၍ ပံ့ပိုးပေးထားသော စက်ပစ္စည်းအားလုံးနှင့် သက်ဆိုင်ပါသည်။ သင် ALTIOBUF IP core ကို အသုံးပြုကြောင်း သေချာပါစေ။

1.  bidirectional input နှင့် output buffer ကို ပံ့ပိုးပေးနိုင်သော ALTIOBUF IP core တစ်ခုကို ဖန်တီးပါ-
   • a ALTIOBUF IP core ကို ချက်ခြင်းလုပ်ပါ။
   • ခ module ကို bidirectional ကြားခံအဖြစ်သတ်မှတ်ပါ။
   • ဂ။ ချက်ခြင်းလုပ်ဆောင်ရမည့် buffers အရေအတွက် မည်မျှရှိသနည်း တွင် 1 ကိုထည့်ပါ။
   • ဃ။ ကွဲပြားသောမုဒ်ကိုသုံးပါ ဖွင့်ပါ။
2. အောက်ဖော်ပြပါပုံတွင်ပြထားသည့်အတိုင်း modules များနှင့် input နှင့် output port များကိုချိတ်ဆက်ပါ။
    Input and Output Ports Connection Example Intel Arria 10၊ Intel Cyclone 10 GX နှင့် Intel MAX 10 စက်များမှလွဲ၍ ပံ့ပိုးပေးထားသော စက်များအားလုံး
3. Assignment Editor တွင်၊ သင့်စက်ပစ္စည်းအရ အောက်ပါပုံတွင်ပြထားသည့်အတိုင်း သက်ဆိုင်ရာ I/O စံနှုန်းကို သတ်မှတ်ပေးပါ။ လက်ရှိ ခွန်အားနှင့် အသတ်နှုန်း ရွေးချယ်မှုများကိုလည်း သင် သတ်မှတ်နိုင်သည်။ မဟုတ်ပါက၊ Intel Quartus Prime ဆော့ဖ်ဝဲသည် ပုံသေဆက်တင်များကို လက်ခံသည်။
   • Intel Cyclone 10 LP၊ Cyclone IV၊ Cyclone III၊ နှင့် Cyclone III LS စက်များ—BLVDS I/O စံနှုန်းများသည် အောက်ဖော်ပြပါပုံတွင်ပြထားသည့်အတိုင်း bidirectional p နှင့် n pins များဆီသို့။
   • Stratix V၊ Stratix IV၊ Stratix III၊ Arria V၊ Arria II နှင့် Cyclone V စက်ပစ္စည်းများ—Differential SSTL-2 Class I သို့မဟုတ် Class II I/O စံနှုန်း။
     Intel Quartus Prime Assignment Editor ရှိ BLVDS I/O Assignmentမှတ်ချက် - Assignment Editor ဖြင့် ပံ့ပိုးထားသော စက်တစ်ခုစီအတွက် p နှင့် n pin နှစ်ခုလုံးကို သင်ကိုယ်တိုင် သတ်မှတ်နိုင်ပါသည်။ သင်ကိုယ်တိုင် သတ်မှတ်ပေးနိုင်သော ကိရိယာများနှင့် ပင်နံပါတ်များအတွက် ဆက်စပ်အချက်အလက်များကို ကိုးကားပါ။
4. ModelSim – Intel FPGA Edition ဆော့ဖ်ဝဲလ်ဖြင့် လုပ်ဆောင်နိုင်သော သရုပ်တူကူးယူမှုကို စုစည်းပြီး လုပ်ဆောင်ပါ။

ExampFunctional Simulation ရလဒ်များ
oe အချက်ပြမှုကို အတည်ပြုသောအခါ၊ BLVDS သည် ရေးမှတ်လည်ပတ်မှုမုဒ်တွင် ရှိနေသည်။ oe အချက်ပြမှု ရပ်ဆိုင်းသွားသောအခါ၊ BLVDS သည် ဖတ်ရှုခြင်း မုဒ်တွင် ရှိနေသည်။မှတ်ချက် -
Verilog HDL ကို အသုံးပြု၍ သရုပ်ဖော်ခြင်းအတွက်၊ သက်ဆိုင်ရာ ဒီဇိုင်းဟောင်းတွင် ထည့်သွင်းထားသည့် blvds_tb.v testbench ကို သင် အသုံးပြုနိုင်သည်။ampလဲ့
ဆက်စပ်အချက်အလက်

• ModelSim - Intel FPGA Edition ဆော့ဖ်ဝဲ ပံ့ပိုးမှု
  ModelSim – Intel FPGA Edition ဆော့ဖ်ဝဲလ်နှင့်ပတ်သက်သော နောက်ထပ်အချက်အလက်များကို ပေးစွမ်းပြီး တပ်ဆင်မှု၊ အသုံးပြုမှုနှင့် ပြဿနာဖြေရှင်းခြင်းစသည့် အကြောင်းအရာများအတွက် လင့်ခ်အမျိုးမျိုး ပါဝင်ပါသည်။
• စာမျက်နှာ 7 ရှိ Intel FPGA စက်များတွင် BLVDS Interface အတွက် I/O စံနှုန်းများ
  BLVDS အပလီကေးရှင်းများအတွက် ပံ့ပိုးထားသော Intel FPGA စက်များတွင် သင်ကိုယ်တိုင်သတ်မှတ်နိုင်သော ပင်နံပါတ်များနှင့် I/O စံနှုန်းများကို စာရင်းပြုစုထားသည်။
• ဒီဇိုင်းထွampAN 522 အတွက် les
  Intel Quartus Prime ဒီဇိုင်းဟောင်းကို ထောက်ပံ့ပေးသည်။ampဤအပလီကေးရှင်းတွင်အသုံးပြုသော les များကိုမှတ်သားပါ။

စွမ်းဆောင်ရည် ပိုင်းခြားစိတ်ဖြာခြင်း။

Multipoint BLVDS စွမ်းဆောင်ရည်ခွဲခြမ်းစိတ်ဖြာမှုသည် ဘတ်စ်ကားရပ်စဲခြင်း၊ တင်ခြင်း၊ ဒရိုင်ဘာနှင့် လက်ခံသည့်လက္ခဏာများနှင့် စနစ်ပေါ်ရှိ ယာဉ်မောင်းထံမှ လက်ခံရရှိသူ၏တည်နေရာကို သရုပ်ပြသည်။ ပါဝင်သော BLVDS ဒီဇိုင်းဟောင်းကို သင်သုံးနိုင်သည်။ampmultipoint အပလီကေးရှင်းတစ်ခု၏စွမ်းဆောင်ရည်ကိုခွဲခြမ်းစိတ်ဖြာရန် les ။

•  Cyclone III BLVDS ဒီဇိုင်း example—ဤဒီဇိုင်း example သည် ပံ့ပိုးထားသော Stratix၊ Arria နှင့် Cyclone စက်စီးရီးအားလုံးနှင့် သက်ဆိုင်ပါသည်။ Intel Arria 10 သို့မဟုတ် Intel Cyclone 10 GX စက်မိသားစုအတွက်၊ သင်သည် ဒီဇိုင်းဟောင်းကို ရွှေ့ပြောင်းရန် လိုအပ်သည်။amp၎င်းကို သင်အသုံးမပြုမီ သက်ဆိုင်ရာ စက်ပစ္စည်း မိသားစုထံ ဦးစွာပေးပို့ပါ။
• Intel MAX 10 BLVDS ဒီဇိုင်းဟောင်းample—ဤဒီဇိုင်း example သည် Intel MAX 10 စက်ပစ္စည်းမိသားစုနှင့် သက်ဆိုင်ပါသည်။
• Intel Stratix 10 BLVDS ဒီဇိုင်းဟောင်းample—ဤဒီဇိုင်း example သည်Intel Stratix 10 စက်ပစ္စည်းမိသားစုနှင့် သက်ဆိုင်ပါသည်။

မှတ်ချက် -
ဤအပိုင်းရှိ multipoint BLVDS ၏စွမ်းဆောင်ရည်ပိုင်းခြားစိတ်ဖြာချက်သည် HyperLynx* ရှိ Cyclone III BLVDS အဝင်/အထွက်ကြားခံအချက်အလက်သတ်မှတ်ချက် (IBIS) ပုံစံတူခြင်းအပေါ် အခြေခံထားသည်။
Intel သည် ဤ Intel IBIS မော်ဒယ်များကို သရုပ်ဖော်ရန်အတွက် အသုံးပြုရန် အကြံပြုထားသည်-

• Stratix III၊ Stratix IV နှင့် Stratix V စက်ပစ္စည်းများ—စက်ကိရိယာအလိုက် သီးခြား Differential SSTL-2 IBIS မော်ဒယ်
• Intel Stratix 10၊ Intel Arria 10(2) နှင့် Intel Cyclone 10 GX စက်များ-
  •  အထွက်ကြားခံ—ကွဲပြားသော SSTL-18 IBIS မော်ဒယ်
  • ထည့်သွင်းသည့်ကြားခံ—LVDS IBIS မော်ဒယ်

ဆက်စပ်အချက်အလက်

• Intel FPGA IBIS Model စာမျက်နှာ
  Intel FPGA စက်ပစ္စည်းမော်ဒယ်များကို ဒေါင်းလုဒ်လုပ်ပါ။
•  ဒီဇိုင်းထွampAN 522 အတွက် les
  Intel Quartus Prime ဒီဇိုင်းဟောင်းကို ထောက်ပံ့ပေးသည်။ampဤအပလီကေးရှင်းတွင်အသုံးပြုသော les များကိုမှတ်သားပါ။

စနစ်ထည့်သွင်းခြင်း။

 Cyclone III BLVDS Transceivers ဖြင့် Multipoint BLVDS
ဤပုံသည် Cyclone III BLVDS transceivers (U1 မှ U10 ဟုအမည်ပေးသည်) ဆယ်ခုပါရှိသော multipoint topology ၏ schematic ကိုပြသသည်။ဘတ်စ်ကားလိုင်းများတွင် အောက်ပါလက္ခဏာများရှိသည်ဟု ယူဆရပါသည်။

•  မျဉ်းကြောင်းတစ်ကြောင်း
•  50 Ω ၏လက္ခဏာရပ်
• တစ်လက်မလျှင် 3.6 pF ၏ထူးခြားချက်
•  အရှည် ၁၀ လက်မ
• Intel Arria 10 IBIS မော်ဒယ်များသည် ပဏာမဖြစ်ပြီး Intel IBIS မော်ဒယ်တွင် မရရှိနိုင်ပါ။ web စာမျက်နှာ။ အကယ်၍ သင်သည် ဤပဏာမ Intel Arria 10 IBIS မော်ဒယ်များကို လိုအပ်ပါက Intel ကို ဆက်သွယ်ပါ။
• Bus ကွဲပြားသော ဝိသေသ impedance ခန့်မှန်းခြေအားဖြင့် 100 Ω
•  transceiver တစ်ခုစီကြား ၁ လက်မအကွာ
• ဘတ်စ်ကားကို termination resistor RT ဖြင့် အဆုံးနှစ်ဖက်စလုံးတွင် ရပ်စဲသည်။

• မူရင်း drive strength သည် 12 mA ဖြစ်သည်။
• ပုံမှန်အားဖြင့် နှေးကွေးသောနှုန်းထား ဆက်တင်များ
• 6 pF ရှိသော transceiver တစ်ခုစီ၏ စွမ်းရည်ကို ပင်ထိုးပါ။
•  BLVDS transceiver တစ်ခုစီရှိ Stub သည် 1 Ω ၏ ဝိသေသ impedance ၏ 50-inch microstrip ဖြစ်ပြီး တစ်လက်မလျှင် 3 pF ၏ characteristic capacitance ဖြစ်သည်
•  Bus သို့ transceiver တစ်ခုစီ၏ ချိတ်ဆက်မှု (Connector, pad, နှင့် PCB) ၏ Capacitance ကို 2 pF ဖြစ်သည်ဟု ယူဆပါသည်။
• ဝန်တစ်ခုစီ၏ စုစုပေါင်း capacitance သည် ခန့်မှန်းခြေအားဖြင့် 11 pF ဖြစ်သည်။

1-လက်မ ဝန်အကွာအဝေးအတွက်၊ ဖြန့်ဝေနိုင်စွမ်းသည် တစ်လက်မလျှင် 11 pF နှင့် ညီမျှသည်။ ချလံများကြောင့် ဖြစ်ပေါ်လာသော ရောင်ပြန်ဟပ်မှုကို လျှော့ချရန်နှင့် ထွက်လာသော အချက်ပြမှုများကို လျှော့ချရန်
ယာဉ်မောင်း၊ 50 Ω ခုခံမှု RS နှင့် ကိုက်ညီသော impedance ကို transceiver တစ်ခုစီ၏ output တွင် ထားရှိသည်။

ဘတ်စ်ကားဂိတ်
အပြည့်တင်ထားသော ဘတ်စ်ကား၏ ထိရောက်သော impedance သည် 52 Ω သည် bus characteristic capacitance နှင့် ထိရောက်သော differential impedance equation တွင် တပ်ဆင်မှု၏ တစ်ယူနစ်တစ်ခုလျှင် ဖြန့်ဝေထားသော capacitance ကို အစားထိုးပါက 52 Ω ဖြစ်သည်။ အကောင်းဆုံးအချက်ပြခိုင်မာမှုအတွက်၊ သင်သည် RT ကို 100 Ω နှင့် ကိုက်ညီရပါမည်။ အောက်ဖော်ပြပါ ကိန်းဂဏန်းများသည် လက်ခံသူအဝင်အပင်များတွင် ကွဲပြားသောလှိုင်းပုံစံ (VID) တွင် လိုက်ဖက်သော၊ အောက်-နှင့် လွန်ကဲခြင်းတို့၏ အကျိုးသက်ရောက်မှုများကို ပြသသည်။ ဒေတာနှုန်းသည် 25 Mbps ဖြစ်သည်။ ဤကိန်းဂဏာန်းများတွင်၊ အောက်မှရပ်စဲခြင်း (RT = 100 Ω) သည် ရောင်ပြန်ဟပ်မှုနှင့် ဆူညံသံအနားသတ်များကို သိသိသာသာ လျော့ကျစေသည်။ အချို့ကိစ္စများတွင်၊ ရပ်စဲမှုအောက်တွင် လက်ခံသည့်အဆင့် (VTH = ±50 mV) ကိုပင်ချိုးဖောက်သည်။ RT ကို XNUMX Ω သို့ ပြောင်းသောအခါ၊ VTH နှင့် စပ်လျဉ်း၍ ကြီးမားသော ဆူညံသံအနားသတ် ရှိပြီး ရောင်ပြန်ဟပ်မှုမှာ အားနည်းပါသည်။

ဘတ်စ်ကားရပ်ဆိုင်းခြင်း၏အကျိုးသက်ရောက်မှု (U1 တွင်ယာဉ်မောင်း၊ U2 တွင်လက်ခံသူ)
ဤပုံတွင်၊ U1 သည် transmitter အဖြစ်လုပ်ဆောင်ပြီး U2 မှ U10 သည် receiver ဖြစ်သည်။

ဘတ်စ်ကားရပ်ဆိုင်းခြင်း၏အကျိုးသက်ရောက်မှု (U1 တွင်ယာဉ်မောင်း၊ U10 တွင်လက်ခံသူ)
ဤပုံတွင်၊ U1 သည် transmitter အဖြစ်လုပ်ဆောင်ပြီး U2 မှ U10 သည် receiver ဖြစ်သည်။

ဘတ်စ်ကားရပ်ဆိုင်းခြင်း၏အကျိုးသက်ရောက်မှု (U5 တွင်ယာဉ်မောင်း၊ U6 တွင်လက်ခံသူ)
ဤပုံတွင်၊ U5 သည် transmitter ဖြစ်ပြီး ကျန်သည် receiver ဖြစ်သည်။

ဘတ်စ်ကားရပ်ဆိုင်းခြင်း၏အကျိုးသက်ရောက်မှု (U5 တွင်ယာဉ်မောင်း၊ U10 တွင်လက်ခံသူ)
ဤပုံတွင်၊ U5 သည် transmitter ဖြစ်ပြီး ကျန်သည် receiver ဖြစ်သည်။ဘတ်စ်ကားပေါ်ရှိ ယာဉ်မောင်းနှင့် လက်ခံသူ၏ နှိုင်းရအနေအထားသည် လက်ခံရရှိသည့် အချက်ပြအရည်အသွေးကိုလည်း သက်ရောက်မှုရှိသည်။ ယာဉ်မောင်းနှင့် အနီးဆုံးလက်ခံသူသည် ဤနေရာတွင် အစွန်းထွက်နှုန်းသည် အမြန်ဆုံးဖြစ်သောကြောင့် အဆိုးဆုံး ဂီယာလိုင်းအကျိုးသက်ရောက်မှုကို ခံစားရပါသည်။ ယာဉ်မောင်းက ဘတ်စ်ကားရဲ့ အလယ်မှာ ရှိနေတဲ့အခါ ဒါက ပိုဆိုးပါတယ်။
ဟောင်းအတွက်ample၊ စာမျက်နှာ 16 ရှိ ပုံ 20 နှင့် စာမျက်နှာ 18 ရှိ ပုံ 21 ကို နှိုင်းယှဉ်ပါ။ လက်ခံသူ U6 တွင် VID (U5 မှ ယာဉ်မောင်း) သည် လက်ခံသူ U2 (ဒရိုက်ဗာ U1) တွင် မြည်သံထက် ပိုကြီးသည်ကို ပြသသည်။ အခြားတစ်ဖက်တွင်၊ လက်ခံကိရိယာသည် ယာဉ်မောင်းနှင့်ဝေးကွာသောနေရာတွင် ရှိနေသောအခါ အစွန်းနှုန်းကို နှေးကွေးစေသည်။ မှတ်တမ်းတင်ထားသော အကြီးဆုံးမြင့်တက်ချိန်သည် ဘတ်စ်ကား (U1.14) ၏တစ်ဖက်စွန်းတွင် ယာဉ်မောင်းနှင့် အခြားတစ်ဖက်တွင် လက်ခံသူ (U1) တို့နှင့်အတူ 10 ns ဖြစ်သည်။

ပင်တိုင်အရှည်
ပိုရှည်သော တိုင်တိုအရှည်သည် ယာဉ်မောင်းမှ လက်ခံသူထံသို့ ပျံသန်းချိန်ကို တိုးစေရုံသာမကဘဲ ပိုမိုကြီးမားသော ရောင်ပြန်ဟပ်မှုကို ဖြစ်စေသည့် ဝန်ထုပ်ဝန်ပိုးကို ဖြစ်ပေါ်စေသည်။

Stub Length တိုးခြင်း၏ အကျိုးသက်ရောက်မှု (U1 တွင် Driver၊ U10 တွင် လက်ခံသူ)
ဤကိန်းဂဏန်းသည် ပင်တိုင်အရှည်ကို တစ်လက်မမှ နှစ်လက်မအထိ တိုးလာသောအခါ ယာဉ်မောင်းသည် U10 တွင် VID ကို နှိုင်းယှဉ်ထားသည်။

Stub Termination
ယာဉ်မောင်း၏ impedance ကို stub characteristic impedance နှင့် ကိုက်ညီရပါမည်။ မောင်းသူအထွက်တွင် စီးရီး ရပ်စဲရေးခံနိုင်ရည်အား RS ထားရှိခြင်းသည် ရှည်လျားသော တံတိုနှင့် အမြန်အနားသတ်နှုန်းများကြောင့် ဖြစ်ပေါ်လာသော ဆိုးရွားသော ဂီယာလိုင်းအကျိုးသက်ရောက်မှုကို လျှော့ချပေးပါသည်။ ထို့အပြင်၊ လက်ခံသူ၏သတ်မှတ်ချက်များနှင့်ကိုက်ညီရန် VID ကိုလျှော့ချရန် RS ကိုပြောင်းလဲနိုင်သည်။

Stub Termination ၏အကျိုးသက်ရောက်မှု (U1 တွင်ဒရိုက်ဗာ၊ U2 နှင့် U10 တွင်လက်ခံသူ)
ဤကိန်းဂဏန်းသည် U2 ထုတ်လွှင့်နေချိန်တွင် U10 နှင့် U1 တွင် VID ကို နှိုင်းယှဉ်ထားသည်။

Driver Slew နှုန်း
အထူးသဖြင့် ယာဉ်မောင်းထံမှ အဝေးဆုံး လက်ခံရရှိသူတွင် အရှိန်အဟုန်ဖြင့် အရှိန်မြှင့်ချိန်ကို ပိုမိုကောင်းမွန်အောင် ကူညီပေးသည်။ သို့သော်၊ ရောင်ပြန်ဟပ်မှုကြောင့် အသံထွက်နှုန်း ပိုမြန်သည်။

Driver Edge Rate ၏အကျိုးသက်ရောက်မှု (U1 တွင်ဒရိုက်ဗာ၊ U2 နှင့် U10 တွင်လက်ခံသူ)
ဤကိန်းဂဏန်းသည် ယာဉ်မောင်း၏ အရှိန်အဟုန် သက်ရောက်မှုကို ပြသသည်။ 12 mA drive strength ဖြင့် အနှေးနှင့် အမြန်နှုန်းကို နှိုင်းယှဉ်ထားသည်။ ယာဉ်မောင်းသည် U1 တွင်ရှိပြီး U2 နှင့် U10 တွင် ကွဲပြားသောလှိုင်းပုံစံများကို စစ်ဆေးသည်။

အလုံးစုံစနစ်စွမ်းဆောင်ရည်

Multipoint BLVDS မှပံ့ပိုးပေးသည့် အမြင့်ဆုံးဒေတာနှုန်းကို ယာဉ်မောင်းတစ်ဦးထံမှ အဝေးဆုံးလက်ခံသူ၏ မျက်လုံးပြကွက်ကို ကြည့်ရှုခြင်းဖြင့် ဆုံးဖြတ်သည်။ ဤနေရာ၌၊ ထုတ်လွှင့်သောအချက်ပြမှုသည် အနှေးဆုံးအနားသတ်နှုန်းရှိပြီး မျက်လုံးဖွင့်ခြင်းကို ထိခိုက်စေပါသည်။ လက်ခံရရှိသော signal ၏အရည်အသွေးနှင့် noise margin ပန်းတိုင်သည် application များပေါ်တွင်မူတည်သော်လည်း၊ မျက်လုံးဖွင့်လေ ပိုကျယ်လေ၊ ပိုကောင်းလေဖြစ်သည်။ သို့သော်လည်း၊ လက်ခံသူသည် ယာဉ်မောင်းနှင့်ပိုမိုနီးကပ်စွာတည်ရှိပါက ဂီယာလိုင်းအကျိုးသက်ရောက်မှုများသည် ပိုမိုဆိုးရွားနိုင်သောကြောင့် ယာဉ်မောင်းနှင့်အနီးဆုံးလက်ခံကိရိယာကိုလည်း စစ်ဆေးရပါမည်။
ပုံ 23။ 400 Mbps တွင် Eye Diagram (U1 တွင် Driver၊ U2 နှင့် U10 တွင် Receiver)
ဤပုံသည် 2 Mbps တွင် ဒေတာနှုန်းအတွက် U10 (အနီရောင်မျဉ်းကွေး) နှင့် U400 (အပြာမျဉ်းကွေး) တွင် မျက်လုံးပြကွက်များကို သရုပ်ဖော်ထားသည်။ 1% ယူနစ်ကြားကာလ၏ ကျပန်းတုန်လှုပ်ခြင်းကို သရုပ်ဖော်ခြင်းတွင် ယူဆသည်။ ယာဉ်မောင်းသည် U1 တွင် မူရင်းလက်ရှိ ခွန်အားနှင့် အသတ်နှုန်း ဆက်တင်များ ရှိသည်။ ဘတ်စ်ကားသည် အကောင်းဆုံး RT = 50 Ω အပြည့်တင်ဆောင်ထားသည်။ အသေးငယ်ဆုံး မျက်လုံးဖွင့်သည် U10 တွင်ရှိပြီး U1 နှင့် အဝေးဆုံးဖြစ်သည်။ မျက်လုံးအမြင့် ၎amp0.5 ယူနစ်ကြားကာလတွင် ဦးဆောင်မှုသည် 692 mV နှင့် U543 နှင့် U2 အတွက် 10 mV အသီးသီးဖြစ်သည်။ ကိစ္စနှစ်ခုလုံးအတွက် VTH = ±100 mV နှင့်စပ်လျဉ်း၍ ကြီးမားသောဆူညံသံအနားသတ်ရှိသည်။

AN 522 အတွက် စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း- ပံ့ပိုးထားသော Intel FPGA စက်မိသားစုများတွင် Bus LVDS အင်တာဖေ့စ်ကို အကောင်အထည်ဖော်ခြင်း

စာရွက်စာတမ်းများ / အရင်းအမြစ်များ

intel AN 522 ပံ့ပိုးထားသော FPGA စက်မိသားစုများတွင် ဘတ်စ်ကား LVDS မျက်နှာပြင်ကို အကောင်အထည်ဖော်နေသည် [pdf] အသုံးပြုသူလမ်းညွှန် ပံ့ပိုးထားသော FPGA စက်ပစ္စည်းမိသားစုများတွင် 522 ဘတ်စ်ကား LVDS အင်တာဖေ့စ်ကို အကောင်အထည်ဖော်ခြင်း၊ AN 522၊ ပံ့ပိုးထားသော FPGA စက်မိသားစုများတွင် ဘတ်စ်ကား LVDS အင်တာဖေ့စ်ကို အကောင်အထည်ဖော်ခြင်း၊ ပံ့ပိုးထားသော FPGA စက်မိသားစုများရှိ အင်တာဖေ့စ်၊ FPGA စက်မိသားစုများ

ကိုးကား

• အသုံးပြုသူလက်စွဲ