intel AN 522 Колдоого алынган FPGA түзмөктөрүндө автобус LVDS интерфейсин ишке ашыруу

Bus LVDS (BLVDS) LVDS чекиттен чекитке байланыш мүмкүнчүлүгүн көп чекиттүү конфигурацияга чейин кеңейтет. Multipoint BLVDS multipoint backplane тиркемелери үчүн натыйжалуу чечим сунуш кылат.

Intel FPGA түзмөктөрүндө BLVDS ишке ашырууну колдоо

Сиз бул Intel түзмөктөрүндө BLVDS интерфейстерин саналып өткөн I/O стандарттарын колдонуу менен ишке ашыра аласыз.

Эскертүү:
Бул түзмөктөрдөгү программалоочу диск күчү жана ылдамдыктын өзгөчөлүктөрү максималдуу аткаруу үчүн көп чекиттүү тутумуңузду ыңгайлаштырууга мүмкүндүк берет. Колдоого алынган максималдуу берилиш ылдамдыгын аныктоо үчүн, системаңызды орнотууга жана колдонмоңузга негизделген симуляцияны же өлчөөнү аткарыңыз.
BLVDS Overview 4-бетте
Intel түзмөктөрүндөгү BLVDS технологиясы 6-бетте
BLVDS энергия керектөө 9-бетте
BLVDS Design Examp10 -бетте
Ишти талдоо 17-бетте
AN 522 үчүн документти кайра карап чыгуу тарыхы: Колдоого алынган Intel FPGA түзмөк үй-бүлөлөрүндө автобус LVDS интерфейсин ишке ашыруу 25-бетте
Тиешелүү маалымат
Intel FPGA түзмөктөрүндөгү BLVDS интерфейси үчүн киргизүү/чыгаруу стандарттары 7-бетте

BLVDS Overview

Типтүү көп чекиттүү BLVDS системасы автобуска туташтырылган бир нече өткөргүч жана кабыл алгыч түгөйлөрдөн (трансиверлер) турат.
Көп чекиттүү BLVDSМурунку сүрөттөгү конфигурация эки багыттуу жарым дуплекстүү байланышты камсыздайт, ошол эле учурда байланыш тыгыздыгын азайтат. Каалаган кабылдагычтар кабыл алгычтын ролун аткара турган (бир эле учурда бир гана өткөргүч активдүү болушу мүмкүн) берүүчүнүн ролун өзүнө ала алат. Протокол аркылуу же аппараттык чечим аркылуу автобус кыймылын көзөмөлдөө, адатта, автобуста айдоочунун талаш-тартышын болтурбоо үчүн талап кылынат. Көп чекиттүү BLVDSтин иштешине автобустагы сыйымдуулук жүктөө жана токтотуу чоң таасирин тийгизет.
Дизайн кароолору
Жакшы көп чекиттүү дизайн сигналдын бүтүндүгүн алуу үчүн автобустагы сыйымдуулук жүгүн жана токтотууну эске алышы керек. Сиз пин сыйымдуулугу төмөн кабыл алгычты, сыйымдуулугу төмөн туташтыргычты тандап, штангынын узундугун кыска кылып, жүктүн сыйымдуулугун азайта аласыз. Көп чекиттүү BLVDS дизайнын кароонун бири - бул эффективдүү импеданс деп аталган толук жүктөлгөн автобустун эффективдүү дифференциалдык импедансы жана автобус аркылуу таралуу кечигүү. Башка көп чекиттүү BLVDS долбоорлоо ойлоруна катасыз ыктоо, туташтыргычтын түрү жана пин-чыгуу, ПХБ автобус трассасынын схемасы жана драйвердин четинин ылдамдыгы спецификациялары кирет.
Эффективдүү Импеданс
Натыйжалуу импеданс автобустун изи мүнөздүү импеданс Zo жана автобустагы сыйымдуулук жүктөөсүнө жараша болот. Туташтыргычтар, плагин картасындагы штанга, таңгак жана ресивердин кириш сыйымдуулугу автобустун эффективдүү импедансын азайткан сыйымдуулукту жүктөөгө өбөлгө түзөт.
Теңдеме 1. Эффективдүү дифференциалдык импеданс теңдемеси
Жүктөлгөн автобустун эффективдүү дифференциалдык импедансын (Zeff) жакындоо үчүн бул теңдемени колдонуңуз.Кайда:

• Zdiff (Ω) ≈ 2 × Zo = автобустун дифференциалдык мүнөздөмө импедансы
•  Ко (pF/дюйм) = автобустун узундугу бирдигине мүнөздүү сыйымдуулук
• CL (pF) = ар бир жүктүн сыйымдуулугу
•  N = автобустагы жүктөрдүн саны
•  H (дюйм) = d × N = автобустун жалпы узундугу
•  d (дюйм) = ар бир плагин картасынын ортосундагы аралык
•  Cd (pF/дюйм) = CL/d = автобус боюнча узундук бирдигине бөлүштүрүлгөн сыйымдуулук

Жүктүн сыйымдуулугунун өсүшү же плагин карталарынын ортосундагы жакыныраак аралык эффективдүү импедансты азайтат. Системанын иштешин оптималдаштыруу үчүн, аз сыйымдуулуктагы трансиверди жана туташтыргычты тандоо маанилүү. Туташтыргыч менен трансивердин киргизүү/чыгаруу пининин ортосундагы ар бир кабылдагычтын узундугун мүмкүн болушунча кыска кармаңыз.
Нормалдаштырылган эффективдүү импеданс Cd/Co
Бул көрсөткүч бөлүштүрүлгөн сыйымдуулуктун нормалдаштырылган эффективдүү импеданска таасирин көрсөтөт.Автобустун ар бир учунда токтотуу талап кылынат, ал эми маалыматтар эки тарапка тең агып турат. Автобуста чагылууну жана шыңгыроону азайтуу үчүн, сиз токтотуу резисторун эффективдүү импеданска дал келтиришиңиз керек. Cd/Co = 3 болгон система үчүн эффективдүү импеданс Zdiffден 0.5 эсе көп. Автобуста эки жолу токтогондо, айдоочу Zdiffтин 0.25 эсеге барабар жүктү көрөт; жана ошентип кабыл алгычтын кириштериндеги сигналдардын өзгөрүшүн жана дифференциалдык ызы-чууну азайтат (эгерде стандарттуу LVDS драйвери колдонулса). BLVDS драйвери ушул сыяктуу көлөмгө жетүү үчүн дисктин агымын көбөйтүү менен бул маселени чечетtage ресивердин кириштерин термелип.
Propagation Delay
Пропагациянын кечигүү (tPD = Zo × Co) узундугу бирдигине электр өткөргүч линиясы аркылуу убакыт кечигүү болуп саналат. Бул мүнөздүү импеданс жана мүнөздөмө көз каранды
автобустун сыйымдуулугу.
Натыйжалуу жайылтуу кечигүү
Жүктөлгөн автобус үчүн бул теңдеме менен эффективдүү таралуу кечигүүсүн эсептей аласыз. Сигналдын А драйверинен В кабылдагычына таралуу убактысын tPDEFF × А драйвери менен В кабылдагычынын ортосундагы сызыктын узундугу катары эсептей аласыз.

Intel түзмөктөрүндөгү BLVDS технологиясы

Колдоого алынган Intel түзмөктөрүндө BLVDS интерфейси 1.8 V (Intel Arria 10 жана Intel Cyclone 10 GX түзмөктөрү) же 2.5 V (башка колдоого алынган түзмөктөр) VCCIO менен кубатталган каалаган сапта же тилке I/ банктарында колдоого алынат. Бул киргизүү/чыгаруу банктарында интерфейс дифференциалдык киргизүү/чыгаруу пиндеринде колдоого алынат, бирок атайын сааттын киргизүү же чыгаруу пиндеринде эмес. Бирок, Intel Arria 10 жана Intel Cyclone 10 GX түзмөктөрүндө BLVDS интерфейси жалпы киргизүү/чыгаруу катары колдонулган атайын саат төөнөгүчтөрүндө колдоого алынат.

•  BLVDS өткөргүчү тескери программаланган экинчи чыгуу буфери менен эки бир учтуу чыгуу буферин колдонот.
•  BLVDS кабыл алгычы атайын LVDS киргизүү буферин колдонот.

Колдоого алынган түзмөктөрдөгү BLVDS I/O буферлериКолдонмонун түрүнө жараша ар кандай киргизүү же чыгаруу буферлерин колдонуңуз:

• Multidrop тиркемеси — түзмөк драйвердин же ресивердин иштөөсү үчүн арналганына жараша киргизүү же чыгаруу буферин колдонуңуз.
• Көп чекиттүү тиркеме — чыгуу буфери жана киргизүү буфери бирдей I/O пиндерин бөлүшөт. LVDS чыгуу буфери сигналдарды жөнөтпөй жатканда үч абалга келтирүү үчүн сизге чыгууну иштетүү (oe) сигналы талап кылынат.
•  Чыгуу буфери үчүн чиптеги серияларды токтотууну (RS OCT) иштетпеңиз.
• Плагин картасындагы стюбкага импеданс дал келүүсүн камсыз кылуу үчүн чыгуу буферлеринде тышкы резисторлорду колдонуңуз.
• Дифференциалдык киргизүү буфери үчүн чиптеги дифференциалдык токтотууну (RD OCT) иштетпеңиз, анткени автобустун токтотулушу адатта автобустун эки учундагы тышкы токтотуу резисторлору аркылуу ишке ашырылат.

Intel FPGA түзмөктөрүндөгү BLVDS интерфейси үчүн киргизүү/чыгаруу стандарттары
Сиз BLVDS интерфейсин тиешелүү I/O стандарттарын жана колдоого алынган Intel түзмөктөрү үчүн учурдагы күч талаптарын колдонуу менен ишке ашыра аласыз.
I/O стандарты жана функциялар Колдоого алынган Intel түзмөктөрүндөгү BLVDS интерфейси үчүн колдоо

1.  DIFFIO_TX пин чыныгы LVDS дифференциалдык ресиверлерин колдобойт.

Көбүрөөк маалымат алуу үчүн, тиешелүү маалымат бөлүмүндө көрсөтүлгөндөй, тиешелүү аспаптын документтерин караңыз:

• PIN дайындоо маалыматы үчүн, аппараттын пин-чыгышына кайрылыңыз files.
• Киргизүү/чыгаруу стандарттарынын өзгөчөлүктөрү үчүн аппараттын колдонмосунун I/O бөлүмүн караңыз.
•  Электрдик мүнөздөмөлөрдү алуу үчүн аппараттын маалымат баракчасынан же DC жана коммутациялык мүнөздөмөлөр документинен караңыз.

Тиешелүү маалымат

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Түзмөктүн Пин-Чыгуусу Files
•  Intel Arria 10 Device Pin-Out Files
•  Arria V Device Pin-Out Files
•  Arria II GX Device Pin-Out Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Cyclone V Device Pin-Out Files
•  Циклон IV Түзмөктүн Пин-Чыгуусу Files
• Cyclone III Device Pin-Out Files
• Intel MAX 10 Device Pin-Out Files
• Intel Stratix 10 Жалпы максаттуу киргизүү/чыгаруу колдонмосу
•  Stratix V түзмөктөрүндөгү киргизүү/чыгаруу өзгөчөлүктөрү
•  Stratix IV түзмөгүндөгү киргизүү/чыгаруу өзгөчөлүктөрү
•  Stratix III Device I/O өзгөчөлүктөрү
• Stratix V түзмөктөрүндөгү киргизүү/чыгаруу өзгөчөлүктөрү
•  Stratix IV түзмөгүндөгү киргизүү/чыгаруу өзгөчөлүктөрү
•  Stratix III Device I/O өзгөчөлүктөрү
•  Intel Arria 10 түзмөктөрүндө киргизүү/чыгаруу жана жогорку ылдамдыктагы киргизүү/чыгаруу
•  Arria V түзмөктөрүндөгү киргизүү/чыгаруу өзгөчөлүктөрү
• Arria II түзмөктөрүндөгү киргизүү/чыгаруу өзгөчөлүктөрү
•  Intel Cyclone 10 GX түзмөктөрүндө киргизүү/чыгаруу жана жогорку ылдамдыктагы киргизүү/чыгаруу
•  Intel Cyclone 10 LP түзмөктөрүндө киргизүү/чыгаруу жана жогорку ылдамдыктагы киргизүү/чыгаруу
• Cyclone V түзмөктөрүндөгү киргизүү/чыгаруу өзгөчөлүктөрү
• Циклон IV түзмөктөрүндөгү киргизүү/чыгаруу өзгөчөлүктөрү
•  Cyclone III түзмөктөр үй-бүлөсүндө киргизүү/чыгаруу өзгөчөлүктөрү
• Intel MAX 10 Жалпы максаттуу киргизүү/чыгаруу колдонмосу
•  Intel Stratix 10 түзмөк маалымат жадыбалы
• Stratix V түзмөк маалымат жадыбалы
•  Stratix IV Түзмөктөрүнүн DC жана Которуу Мүнөздөмөлөрү
•  Stratix III түзмөк маалымат жадыбалы: DC жана коммутациялык мүнөздөмөлөр
•  Intel Arria 10 түзмөк маалымат жадыбалы
•  Arria V түзмөк маалымат жадыбалы
• Arria II түзмөктөрү үчүн түзмөк маалымат жадыбалы
• Intel Cyclone 10 GX түзмөк маалымат жадыбалы
•  Intel Cyclone 10 LP түзмөк маалымат жадыбалы
•  Cyclone V түзмөк маалымат жадыбалы
•  Cyclone IV түзмөк маалымат жадыбалы
• Cyclone III түзмөк маалымат жадыбалы
• Intel MAX 10 түзмөк маалымат жадыбалы

BLVDS энергия керектөө

• Дизайныңызды түзмөккө киргизүүдөн мурун, BLVDS I/O кубаттуулугун керектөөнүн болжолдуу чоңдугун алуу үчүн сиз колдонгон колдоого алынган түзмөк үчүн Excel негизиндеги EPE колдонуңуз.
•  Киргизүү жана эки багыттуу пиндер үчүн BLVDS киргизүү буфери ар дайым иштетилген. BLVDS киргизүү буфери, эгерде автобуста которуштуруу аракети бар болсо, энергия керектейт (мисалыample, башка кабыл алгычтар маалыматтарды жөнөтүп жана кабыл алып жатышат, бирок Cyclone III түзмөгү арналган алуучу эмес).
•  Эгерде сиз BLVDSти көп тамчыда киргизүү буфери катары же көп чекиттүү тиркемелерде эки багыттуу буфер катары колдонсоңуз, Intel Intel түзмөгүнүн BLVDS киргизүү буферине арналган аракеттерди эле эмес, автобустагы бардык аракеттерди камтыган которуштуруу ылдамдыгын киргизүүнү сунуштайт.

Example of BLVDS I/O Data Entry in EPE
Бул сүрөттө Cyclone III EPEдеги BLVDS I/O кирүүсү көрсөтүлгөн. Башка колдоого алынган Intel түзмөктөрүнүн EPEде тандоо үчүн киргизүү/чыгаруу стандарттары үчүн тиешелүү маалыматты караңыз.Дизайныңызды бүтүргөндөн кийин Intel BLVDS I/O кубаттуулугун так талдоо үчүн Intel Quartus Prime Power Analyzer куралын колдонууну сунуштайт. Power Analyzer куралы жер жана маршрут аяктагандан кийин долбоордун өзгөчөлүктөрүнүн негизинде кубаттуулукту баалайт. Power Analyzer куралы колдонуучу киргизген, симуляциядан алынган жана болжолдуу сигнал иш-аракеттеринин айкалышын колдонот, алар деталдуу схема моделдери менен айкалышып, кубаттуулукту абдан так эсептөөлөрдү берет.
Тиешелүү маалымат

• Кубаттын анализи бөлүмү, Intel Quartus Prime Pro Edition колдонмосу
  Intel Stratix 10, Intel Arria 10 жана Intel Cyclone 10 GX түзмөктөрүнүн үй-бүлөлөрү үчүн Intel Quartus Prime Pro Edition Power Analyzer куралы жөнүндө көбүрөөк маалымат берет.
• Power Analysis бөлүмү, Intel Quartus Prime Standard Edition колдонмосу
  Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III жана Intel үчүн Intel Quartus Prime Standard Edition Power Analyzer куралы жөнүндө көбүрөөк маалымат берет. MAX 10 түзмөк үй-бүлөсү.
• Early Power Estimators (EPE) жана Power Analyzer бети
  EPE жана Intel Quartus Prime Power Analyzer куралы жөнүндө көбүрөөк маалымат берет.
• Колдоого алынган Intel FPGA түзмөк үй-бүлөлөрүндө Bus LVDS интерфейсин ишке ашыруу 3-бетте
  BLVDS энергия керектөөсүн баалоо үчүн EPEде тандоо үчүн I/O стандарттарын тизмелейт.

BLVDS Design Example
Дизайн эксample сизге BLVDS I/O буферин колдоого алынган түзмөктөрдө Intel Quartus Prime программасында тиешелүү жалпы максаттагы I/O (GPIO) IP өзөктөрү менен кантип түзүүнү көрсөтөт.

•  Intel Stratix 10, Intel Arria 10 жана Intel Cyclone 10 GX түзмөктөрү — GPIO Intel FPGA IP өзөгүн колдонушат.
•  Intel MAX 10 түзмөктөрү — GPIO Lite Intel FPGA IP өзөгүн колдонуңуз.
•  Бардык башка колдоого алынган түзмөктөр — ALTIOBUF IP өзөгүн колдонуңуз.

Сиз эски дизайнды жүктөй аласызampле тиешелүү маалыматтагы шилтемеден. BLVDS I/O буферинин инстанциясы үчүн Intel төмөнкү нерселерди сунуштайт:

•  GPIO IP өзөгүн эки багыттуу режимде дифференциалдык режим күйгүзүп ишке ашырыңыз.
•  I/O стандартын эки багыттуу пиндерге дайындаңыз:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III жана Intel MAX 10 түзмөктөрү.
•  Дифференциалдык SSTL-2 класс I же класс II — Stratix V, Stratix IV, Stratix III, Arria V, Arria II жана Cyclone V түзмөктөрү.
• Дифференциалдык SSTL-18 класс I же класс II—Intel Stratix 10, Intel Arria 10 жана Intel Cyclone 10 GX түзмөктөрү.

Жазуу жана окуу операцияларында киргизүү же чыгаруу буферлеринин иштеши

• Oe порту бир жактуу чыгуу буферлерин иштетүү же өчүрүү үчүн аппараттын өзөгүнөн oe сигналын алат.
•  Окуу учурунда чыгуу буферлерин үч абалга келтирүү үчүн oe сигналын төмөн кармаңыз.
•  ЖАНА дарбазасынын милдети - берилген сигналдын аппараттын өзөгүнө кайра кирүүсүн токтотуу. Дифференциалдык киргизүү буфери ар дайым иштетилген.

Тиешелүү маалымат

•  I/O буфери (ALTIOBUF) IP негизги колдонуучу колдонмосу
•  GPIO IP негизги колдонуучу колдонмосу
•  Intel MAX 10 киргизүү/чыгаруу колдонмолору
• Intel FPGA IP өзөктөрүнө киришүү
• Дизайн Examples AN 522 үчүн

Intel Quartus Prime дизайнын камсыз кылатamples бул колдонмонун эскертүүсүндө колдонулат.
Дизайн Example Intel Stratix 10 түзмөктөрү үчүн көрсөтмөлөр
Бул кадамдар Intel Stratix 10 түзмөктөрүнө гана тиешелүү. GPIO Intel FPGA IP өзөгүн колдонгонуңузду текшериңиз.

1. Эки багыттуу киргизүү жана чыгаруу буферин колдой турган GPIO Intel FPGA IP өзөгүн түзүңүз:
   • а. GPIO Intel FPGA IP өзөгүн түзүңүз.
   • б. Маалымат багытында Bidirди тандаңыз.
   • в. Маалыматтын кеңдигине 1 киргизиңиз.
   • г. Дифференциалдык буферди колдонууну күйгүзүңүз.
   • д. Каттоо режиминде эч бирин тандаңыз.
2. Модулдарды жана киргизүү жана чыгаруу портторун төмөнкү сүрөттө көрсөтүлгөндөй туташтырыңыз:
   Киргизүү жана чыгаруу портторун туташтыруу ExampIntel Stratix 10 түзмөктөрү үчүн
3. Дайындоо редакторунда, төмөнкү сүрөттө көрсөтүлгөндөй, тиешелүү I/O стандартын дайындаңыз. Ошондой эле учурдагы күч жана ылдамдык параметрлерин орното аласыз. Болбосо, Intel Quartus Prime программасы демейки жөндөөлөрдү кабыл алат.
   Intel Stratix 10 түзмөктөрү үчүн Intel Quartus Prime дайындоо редакторунда BLVDS I/O дайындоосу
4. ModelSim* – Intel FPGA Edition программасы менен функционалдык симуляцияны түзүңүз жана аткарыңыз.

Тиешелүү маалымат

• ModelSim – Intel FPGA Edition программалык камсыздоону колдоо
  ModelSim – Intel FPGA Edition программасы жөнүндө көбүрөөк маалымат берет жана орнотуу, колдонуу жана көйгөйлөрдү чечүү сыяктуу темаларга ар кандай шилтемелерди камтыйт.
• Intel FPGA түзмөктөрүндөгү BLVDS интерфейси үчүн киргизүү/чыгаруу стандарттары 7-бетте
  BLVDS тиркемелери үчүн колдоого алынган Intel FPGA түзмөктөрүндө кол менен дайындай турган пиндерди жана киргизүү/чыгаруу стандарттарын тизмелейт.
• Дизайн Examples AN 522 үчүн
  Intel Quartus Prime дизайнын камсыз кылатamples бул колдонмонун эскертүүсүндө колдонулат.

Дизайн Example Intel Arria 10 түзмөктөрү үчүн көрсөтмөлөр
Бул кадамдар Intel Quartus Prime Standard Edition колдонгон Intel Arria 10 түзмөктөрүнө гана тиешелүү. GPIO Intel FPGA IP өзөгүн колдонгонуңузду текшериңиз.

1. StratixV_blvds.qar ачыңыз file Stratix V дизайнын импорттоо үчүн эксampIntel Quartus Prime Standard Edition программасына кириңиз.
2. Дизайнды көчүрүү эксampGPIO Intel FPGA IP өзөгүн колдонуу үчүн:
   • а. Менюдан Долбоорду тандаңыз ➤ IP компоненттерин жаңыртуу.
   • б. "ALIOBUF" элементин эки жолу чыкылдатыңыз.
     ALTIOBUF IP өзөгү үчүн MegaWizard Plug-In Manager терезеси пайда болот.
   • в. Дал келүүчү долбоорду/демейкиди өчүрүү.
   • г. Учурда тандалган түзмөк үй-бүлөсүндө Arria 10 тандаңыз.
   • д. Finish чыкылдатып, анан дагы бир жолу Аяктоо чыкылдатыңыз.
   • f. Пайда болгон диалог терезесинде OK баскычын чыкылдатыңыз.
     Intel Quartus Prime Pro Edition программасы көчүрүү процессин аткарып, андан кийин GPIO IP параметр редакторун көрсөтөт.
3. Эки багыттуу киргизүү жана чыгаруу буферин колдоо үчүн GPIO Intel FPGA IP өзөгүн конфигурациялаңыз:
   • а. Маалымат багытында Bidirди тандаңыз.
   • б. Маалыматтын кеңдигине 1 киргизиңиз.
   • в. Дифференциалдык буферди колдонууну күйгүзүңүз.
   • г. Finish чыкылдатып, IP өзөгүн түзүңүз.
4. Модулдарды жана киргизүү жана чыгаруу портторун төмөнкү сүрөттө көрсөтүлгөндөй туташтырыңыз:
   Киргизүү жана чыгаруу портторун туташтыруу ExampIntel Arria 10 түзмөктөрү үчүн
5. Дайындоо редакторунда, төмөнкү сүрөттө көрсөтүлгөндөй, тиешелүү I/O стандартын дайындаңыз. Ошондой эле учурдагы күч жана ылдамдык параметрлерин орното аласыз. Болбосо, Intel Quartus Prime Standard Edition программасы Intel Arria 10 түзмөктөрүнүн демейки жөндөөлөрүн кабыл алат — Differential SSTL-18 Class I же Class II I/O стандарты.
   Intel Arria 10 түзмөктөрү үчүн Intel Quartus Prime дайындоо редакторунда BLVDS I/O дайындоосуЭскертүү:
   Intel Arria 10 түзмөктөрү үчүн, сиз кол менен LVDS пиндеринин p жана n пин жерлерин дайындоо редактору менен дайындай аласыз.
6. ModelSim – Intel FPGA Edition программасы менен функционалдык симуляцияны түзүңүз жана аткарыңыз.

Тиешелүү маалымат

• ModelSim – Intel FPGA Edition программалык камсыздоону колдоо
  ModelSim – Intel FPGA Edition программасы жөнүндө көбүрөөк маалымат берет жана орнотуу, колдонуу жана көйгөйлөрдү чечүү сыяктуу темаларга ар кандай шилтемелерди камтыйт.
• Intel FPGA түзмөктөрүндөгү BLVDS интерфейси үчүн киргизүү/чыгаруу стандарттары 7-бетте
  BLVDS тиркемелери үчүн колдоого алынган Intel FPGA түзмөктөрүндө кол менен дайындай турган пиндерди жана киргизүү/чыгаруу стандарттарын тизмелейт.
• Дизайн Examples AN 522 үчүн
  Intel Quartus Prime дизайнын камсыз кылатamples бул колдонмонун эскертүүсүндө колдонулат.

Дизайн Example Intel MAX 10 түзмөктөрү үчүн көрсөтмөлөр
Бул кадамдар Intel MAX 10 түзмөктөрүнө гана тиешелүү. GPIO Lite Intel FPGA IP өзөгүн колдонгонуңузду текшериңиз.

1. Эки багыттуу киргизүү жана чыгаруу буферин колдой турган GPIO Lite Intel FPGA IP өзөгүн түзүңүз:
   • а. GPIO Lite Intel FPGA IP өзөгүн ишке киргизиңиз.
   • б. Маалымат багытында Bidirди тандаңыз.
   • в. Маалыматтын кеңдигине 1 киргизиңиз.
   • г. Псевдо дифференциалдык буферди колдонууну күйгүзүңүз.
   • д. Каттоо режиминде айланып өтүүнү тандаңыз.
2. Модулдарды жана киргизүү жана чыгаруу портторун төмөнкү сүрөттө көрсөтүлгөндөй туташтырыңыз:
    Киргизүү жана чыгаруу портторун туташтыруу ExampIntel MAX 10 түзмөктөрү үчүн
3. Дайындоо редакторунда, төмөнкү сүрөттө көрсөтүлгөндөй, тиешелүү I/O стандартын дайындаңыз. Ошондой эле учурдагы күч жана ылдамдык параметрлерин орното аласыз. Болбосо, Intel Quartus Prime программасы демейки жөндөөлөрдү кабыл алат.
   Intel MAX 10 түзмөктөрү үчүн Intel Quartus Prime дайындоо редакторунда BLVDS I/O дайындоосу
4. ModelSim – Intel FPGA Edition программасы менен функционалдык симуляцияны түзүңүз жана аткарыңыз.

Тиешелүү маалымат

• ModelSim – Intel FPGA Edition программалык камсыздоону колдоо
  ModelSim – Intel FPGA Edition программасы жөнүндө көбүрөөк маалымат берет жана орнотуу, колдонуу жана көйгөйлөрдү чечүү сыяктуу темаларга ар кандай шилтемелерди камтыйт.
• Intel FPGA түзмөктөрүндөгү BLVDS интерфейси үчүн киргизүү/чыгаруу стандарттары 7-бетте
  BLVDS тиркемелери үчүн колдоого алынган Intel FPGA түзмөктөрүндө кол менен дайындай турган пиндерди жана киргизүү/чыгаруу стандарттарын тизмелейт.
• Дизайн Examples AN 522 үчүн
  Intel Quartus Prime дизайнын камсыз кылатamples бул колдонмонун эскертүүсүндө колдонулат.

Дизайн Example Intel Arria 10, Intel Cyclone 10 GX жана Intel MAX 10дон башка бардык колдоого алынган түзмөктөр үчүн көрсөтмөлөр

Бул кадамдар Intel Arria 10, Intel Cyclone 10 GX жана Intel MAX 10дон башка колдоого алынган бардык түзмөктөргө тиешелүү. ALTIOBUF IP өзөгүн колдонгонуңузду текшериңиз.

1.  Эки багыттуу киргизүү жана чыгаруу буферин колдой турган ALTIOBUF IP өзөгүн түзүңүз:
   • а. ALTIOBUF IP өзөгүн ишке киргизиңиз.
   • б. Модулду эки багыттуу буфер катары конфигурациялаңыз.
   • в. Түзүлүүчү буферлердин саны канча дегенге 1 киргизиңиз.
   • г. Дифференциалдык режимди колдонууну күйгүзүңүз.
2. Модулдарды жана киргизүү жана чыгаруу портторун төмөнкү сүрөттө көрсөтүлгөндөй туташтырыңыз:
    Киргизүү жана чыгаруу портторун туташтыруу ExampIntel Arria 10, Intel Cyclone 10 GX жана Intel MAX 10 түзмөктөрүнөн башка бардык колдоого алынган түзмөктөр үчүн
3. Дайындоо редакторунда төмөнкү сүрөттө көрсөтүлгөндөй тиешелүү I/O стандартын түзмөгүңүзгө ылайык дайындаңыз. Ошондой эле учурдагы күч жана ылдамдык параметрлерин орното аласыз. Болбосо, Intel Quartus Prime программасы демейки жөндөөлөрдү кабыл алат.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III жана Cyclone III LS түзмөктөрү — төмөнкү сүрөттө көрсөтүлгөндөй эки багыттуу p жана n пиндерине BLVDS I/O стандарты.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II жана Cyclone V түзмөктөрү — дифференциалдык SSTL-2 класс I же класс II I/O стандарты.
     Intel Quartus Prime Assignment редакторунда BLVDS I/O дайындоосуЭскертүү: Дайындоо редактору менен ар бир колдоого алынган түзмөк үчүн p жана n пин жерлерин тең кол менен дайындай аласыз. Колдоого алынган түзмөктөр жана сиз кол менен дайындай турган пиндер үчүн тиешелүү маалыматты караңыз.
4. ModelSim – Intel FPGA Edition программасы менен функционалдык симуляцияны түзүңүз жана аткарыңыз.

Example of Functional Simulation Results
Oe сигналы ырасталганда, BLVDS жазуу режиминде болот. Oe сигналы өчүрүлгөндө, BLVDS окуу иштөө режиминде болот.Эскертүү:
Verilog HDL менен симуляциялоо үчүн, сиз тиешелүү дизайнга киргизилген blvds_tb.v testbench колдоно аласыз.ample.
Тиешелүү маалымат

• ModelSim – Intel FPGA Edition программалык камсыздоону колдоо
  ModelSim – Intel FPGA Edition программасы жөнүндө көбүрөөк маалымат берет жана орнотуу, колдонуу жана көйгөйлөрдү чечүү сыяктуу темаларга ар кандай шилтемелерди камтыйт.
• Intel FPGA түзмөктөрүндөгү BLVDS интерфейси үчүн киргизүү/чыгаруу стандарттары 7-бетте
  BLVDS тиркемелери үчүн колдоого алынган Intel FPGA түзмөктөрүндө кол менен дайындай турган пиндерди жана киргизүү/чыгаруу стандарттарын тизмелейт.
• Дизайн Examples AN 522 үчүн
  Intel Quartus Prime дизайнын камсыз кылатamples бул колдонмонун эскертүүсүндө колдонулат.

Performance Analysis

Көп чекиттүү BLVDS натыйжалуулугун талдоо автобустун токтошунун, жүктөөнүн, айдоочунун жана кабыл алгычтын мүнөздөмөлөрүнүн жана кабыл алгычтын айдоочудан тутумга жайгашкан жеринин таасирин көрсөтөт. Сиз камтылган BLVDS дизайнын колдоно аласызampкөп чекиттүү колдонмонун иштешин талдоо үчүн:

•  Cyclone III BLVDS дизайны мурункуample — бул дизайн эксample бардык колдоого алынган Stratix, Arria жана Cyclone түзмөк серияларына тиешелүү. Intel Arria 10 же Intel Cyclone 10 GX түзмөктөрүнүн үй-бүлөсү үчүн эски дизайнды көчүрүшүңүз керек.ampКолдонуудан мурун тиешелүү түзмөк үй-бүлөсүнө кайрылыңыз.
• Intel MAX 10 BLVDS дизайн эксample — бул дизайн эксample Intel MAX 10 түзмөк үй-бүлөсүнө тиешелүү.
• Intel Stratix 10 BLVDS дизайны мурункуample — бул дизайн эксample Intel Stratix 10 түзмөк үй-бүлөсүнө тиешелүү.

Эскертүү:
Бул бөлүмдөгү көп чекиттүү BLVDSтин натыйжалуулугун талдоо Cyclone III BLVDS киргизүү/чыгарма буферинин маалымат спецификациясына (IBIS) HyperLynx* үлгүсүндөгү моделге негизделген.
Intel бул Intel IBIS моделдерин симуляциялоо үчүн колдонууну сунуштайт:

• Stratix III, Stratix IV жана Stratix V түзмөктөрү — түзмөккө тиешелүү Дифференциалдык SSTL-2 IBIS модели
• Intel Stratix 10, Intel Arria 10(2) жана Intel Cyclone 10 GX түзмөктөрү:
  •  Чыгуу буфери — дифференциалдык SSTL-18 IBIS модели
  • Киргизүү буфери — LVDS IBIS модели

Тиешелүү маалымат

• Intel FPGA IBIS модели барагы
  Intel FPGA түзмөк моделдерин жүктөөлөрдү камсыз кылат.
•  Дизайн Examples AN 522 үчүн
  Intel Quartus Prime дизайнын камсыз кылатamples бул колдонмонун эскертүүсүндө колдонулат.

Системаны орнотуу

 Cyclone III BLVDS трансиверлери менен көп чекиттүү BLVDS
Бул сүрөттө он Cyclone III BLVDS трансиверлери бар көп чекиттүү топологиянын схемасы көрсөтүлгөн (U1ден U10го чейин аталган).Автобустун электр берүү линиясы төмөнкүдөй мүнөздөмөлөргө ээ деп болжолдонууда:

•  Стоп линиясы
•  Мүнөздүү импеданс 50 Ом
• Бир дюймуна 3.6 pF мүнөздүү сыйымдуулук
•  Узундугу 10 дюйм
• Intel Arria 10 IBIS моделдери алдын ала болуп саналат жана Intel IBIS моделинде жок web бет. Эгер сизге бул алдын ала Intel Arria 10 IBIS моделдери керек болсо, Intel менен байланышыңыз.
• Автобустун дифференциалдык импедансы болжол менен 100 Ом
•  Ар бир кабыл алгычтын ортосундагы аралык 1 дюйм
• Автобус эки учунда RT резистор менен токтотулган

• Демейки диск күчү 12 мА
• Демейки боюнча жай ылдамдыктын жөндөөлөрү
• Ар бир трансивердин пин сыйымдуулугу 6 pF
•  Ар бир BLVDS трансивериндеги 1 дюймдук микротилке мүнөздүү импеданс 50 Ом жана мүнөздүү сыйымдуулук бир дюйм үчүн 3 pF
•  Ар бир трансивердин шинага туташуу сыйымдуулугу (туташтыргыч, пластинка жана ПХБдагы аркылуу) 2 пФ деп кабыл алынат.
• Ар бир жүктүн жалпы сыйымдуулугу болжол менен 11 pF

1 дюймдук жүк аралыгы үчүн бөлүштүрүлгөн сыйымдуулук бир дюйм үчүн 11 pF барабар. Түйшүктөрдөн келип чыккан чагылууларды азайтуу, ошондой эле чыккан сигналдарды басаңдатуу
айдоочу, ар бир трансивердин чыгышына 50 Ом резистор RS дал келген импеданс орнотулган.

Автобустун токтотулушу
Толук жүктөлгөн автобустун эффективдүү импедансы 52 Ом болот, эгерде сиз шинанын мүнөздөмө сыйымдуулугун жана орнотуунун узундугу бирдигине бөлүштүрүлгөн сыйымдуулукту эффективдүү дифференциалдык импеданс теңдемесине алмаштырсаңыз. Оптималдуу сигнал бүтүндүгү үчүн, сиз RT менен 52 Омга дал келишиңиз керек. Төмөнкү сүрөттөр кабыл алгычтын киргизүү төөнөгүчтөрүндөгү дифференциалдык толкун формасына (VID) дал келген, төмөн жана ашыкча токтотуунун таасирин көрсөтөт. Маалымат ылдамдыгы 100 Мбит/сек. Бул сандарда, толук токтотуу (RT = 25 Ω) чагылдырууга жана ызы-чуу маржасынын олуттуу кыскарышына алып келет. Кээ бир учурларда, токтотуу астында ал тургай, кабыл алуучу босогосун (VTH = ± 100 мВ) бузуп. RT 50 Омга өзгөртүлгөндө, VTHге карата олуттуу ызы-чуу маржасы пайда болот жана чагылуу анча деле чоң эмес.

Автобустун токтошунун таасири (U1де айдоочу, U2де кабыл алуучу)
Бул сүрөттө U1 өткөргүч жана U2ден U10го чейин кабыл алгычтар болуп саналат.

Автобустун токтошунун таасири (U1де айдоочу, U10де кабыл алуучу)
Бул сүрөттө U1 өткөргүч жана U2ден U10го чейин кабыл алгычтар болуп саналат.

Автобустун токтошунун таасири (U5де айдоочу, U6де кабыл алуучу)
Бул сүрөттө U5 өткөргүч, калгандары кабыл алгычтар.

Автобустун токтошунун таасири (U5де айдоочу, U10де кабыл алуучу)
Бул сүрөттө U5 өткөргүч, калгандары кабыл алгычтар.Кабыл алынган сигналдын сапатына айдоочу менен кабыл алуунун автобустагы салыштырмалуу абалы да таасирин тийгизет. Айдоочуга эң жакын кабыл алгыч электр өткөргүч линиясынын эң начар эффектин сезет, анткени бул жерде чектин ылдамдыгы эң ылдам. Бул айдоочу автобустун ортосунда турганда ого бетер начарлайт.
Мисалы үчүнample, 16-беттеги 20-сүрөт менен 18-беттеги 21-сүрөттү салыштырыңыз. U6 кабылдагычындагы VID (U5теги айдоочу) U2 кабылдагычындагыдан (U1деги айдоочу) караганда чоңураак коңгуроо көрсөтөт. Башка жагынан алып караганда, кабыл алгыч айдоочудан алыс жайгашканда, жээк ылдамдыгы басаңдайт. Катталган эң чоң көтөрүлүү убактысы 1.14 нс, айдоочу автобустун бир учунда (U1) жана кабыл алгыч экинчи учунда (U10) жайгашкан.

Stub Length
Узунураак узундук айдоочудан кабыл алгычка чейин учуу убактысын гана көбөйтпөстөн, жүктүн чоңураак сыйымдуулугуна алып келет, бул чоңойгон чагылууну пайда кылат.

Таякчанын узундугун көбөйтүүнүн эффектиси (U1де айдоочу, U10до кабыл алуучу)
Бул көрсөткүч VIDди U10 боюнча салыштырат, ал эми узундугу бир дюймдан эки дюймга чейин көбөйтүлгөндө жана айдоочу U1де.

Stub токтотуу
Драйвердин импедансын тактык мүнөздүү импеданска дал келтиришиңиз керек. Драйвердин чыгышына RS сериялык токтотуучу резисторду коюу узун тилкеден жана тез жээк ылдамдыгынан келип чыккан электр өткөргүч линиясынын терс таасирин бир топ азайтат. Мындан тышкары, RS кабыл алгычтын спецификациясына жооп берүү үчүн VIDди басаңдатуу үчүн өзгөртүлүшү мүмкүн.

Тактап жазууну токтотуунун таасири (U1де айдоочу, U2 жана U10до кабыл алуучу)
Бул көрсөткүч U2 өткөрүп жатканда U10 менен U1догу VIDди салыштырат.

Driver Slew Rate
Тез айлануу ылдамдыгы, айрыкча айдоочудан эң алыскы ресиверде көтөрүлүү убактысын жакшыртууга жардам берет. Бирок, ылдамыраак айлануу ылдамдыгы чагылуунун эсебинен шыңгыроону да чоңойтот.

Driver Edge Rate эффектиси (U1де айдоочу, U2 жана U10да кабыл алуучу)
Бул көрсөткүч айдоочунун ылдамдыгынын эффектин көрсөтөт. Салыштыруу 12 мА диск күчү менен жай жана тез айлануу ылдамдыгынын ортосунда жүргүзүлөт. Айдоочу U1де жана U2 жана U10до дифференциалдык толкун формалары каралат.

Жалпы системанын иштеши

Көп чекиттүү BLVDS колдогон эң жогорку маалымат ылдамдыгы айдоочудан эң алыскы ресивердин көз диаграммасын карап аныкталат. Бул жерде берилүүчү сигнал эң жай четине ээ жана көздүн ачылышына таасир этет. Кабыл алынган сигналдын сапаты жана ызы-чуу маржасынын максаты колдонмолордон көз каранды болсо да, көздүн ачылышы канчалык кең болсо, ошончолук жакшы болот. Бирок, сиз айдоочуга жакын жайгашкан ресиверди да текшеришиңиз керек, анткени кабыл алгыч айдоочуга жакын жайгашкан болсо, өткөргүч линиясынын таасири начарыраак болот.
23-сүрөт. 400 Мбит/сек ылдамдыктагы көз диаграммасы (U1де драйвер, U2 жана U10до кабыл алуучу)
Бул сүрөт U2 (кызыл ийри сызык) жана U10 (көк ийри) боюнча 400 Мбит/сек маалымат ылдамдыгы үчүн көз диаграммаларын көрсөтөт. Модельде 1% бирдик интервалынын кокустук життери кабыл алынат. Айдоочу демейки учурдагы күч жана айлануу ылдамдыгы жөндөөлөрү менен U1де. Автобус толугу менен оптималдуу RT = 50 Ом менен жүктөлгөн. Эң кичинекей көздүн ачылышы U10ден эң алыс жайгашкан U1до. Көздүн бийиктиги samp0.5 бирдик интервалында алып келген 692 мВ жана U543 жана U2 үчүн 10 мВ. Эки учурда тең VTH = ±100 мВ карата олуттуу ызы-чуу маржасы бар.

AN 522 үчүн документти кайра карап чыгуу тарыхы: Колдоого алынган Intel FPGA түзмөктөрүндө автобус LVDS интерфейсин ишке ашыруу

Документтер / Ресурстар

intel AN 522 Колдоого алынган FPGA түзмөктөрүндө автобус LVDS интерфейсин ишке ашыруу [pdf] Колдонуучунун колдонмосу AN 522 Implementing Bus LVDS Interface in the Supported FPGA Device Families, AN 522, Implementing Bus LVDS Interface in the Supported FPGA Device Families, Interface in the Interface in Supported FPGA Device Families, FPGA Device Families.

Шилтемелер

• User Manual