intel AN 522 implementující rozhraní LVDS sběrnice v podporovaných rodinách zařízení FPGA

Bus LVDS (BLVDS) rozšiřuje možnosti LVDS point-to-point komunikace na vícebodovou konfiguraci. Multipoint BLVDS nabízí efektivní řešení pro vícebodové aplikace propojovací desky.

Podpora implementace BLVDS v zařízeních Intel FPGA

Do těchto zařízení Intel můžete implementovat rozhraní BLVDS pomocí uvedených I/O standardů.

Poznámka:
Funkce programovatelné síly pohonu a rychlosti přeběhu v těchto zařízeních vám umožní přizpůsobit váš vícebodový systém pro maximální výkon. Chcete-li určit maximální podporovanou datovou rychlost, proveďte simulaci nebo měření na základě konkrétního nastavení systému a aplikace.
Konec BLVDSview na straně 4
Technologie BLVDS v zařízeních Intel na straně 6
Spotřeba energie BLVDS na straně 9
BLVDS Design Přample na straně 10
Analýza výkonu na straně 17
Historie revizí dokumentu pro AN 522: Implementace rozhraní Bus LVDS v podporovaných rodinách zařízení Intel FPGA na straně 25
Související informace
I/O standardy pro rozhraní BLVDS v zařízeních Intel FPGA na straně 7

Konec BLVDSview

Typický vícebodový systém BLVDS se skládá z několika párů vysílačů a přijímačů (transceiverů), které jsou připojeny ke sběrnici.
Vícebodové BLVDSKonfigurace na předchozím obrázku poskytuje obousměrnou poloduplexní komunikaci při minimalizaci hustoty propojení. Jakýkoli transceiver může převzít roli vysílače, přičemž zbývající transceivery fungují jako přijímače (v jednu chvíli může být aktivní pouze jeden vysílač). Řízení provozu sběrnice, buď prostřednictvím protokolu nebo hardwarového řešení, je obvykle vyžadováno, aby se zabránilo sporům řidičů na sběrnici. Výkon vícebodového BLVDS je značně ovlivněn kapacitním zatížením a zakončením na sběrnici.
Úvahy o designu
Dobrý vícebodový návrh musí vzít v úvahu kapacitní zatížení a zakončení na sběrnici, aby se dosáhlo lepší integrity signálu. Zátěžovou kapacitu můžete minimalizovat výběrem transceiveru s nízkou kapacitou pinů, konektoru s nízkou kapacitou a zachováním krátké délky pahýlu. Jedním z aspektů návrhu vícebodového BLVDS je efektivní diferenciální impedance plně zatížené sběrnice, označovaná jako efektivní impedance, a zpoždění šíření po sběrnici. Mezi další aspekty návrhu vícebodového BLVDS patří předpětí bezpečné proti selhání, typ konektoru a pin-out, rozložení trasování sběrnice PCB a specifikace okrajové rychlosti ovladače.
Efektivní impedance
Efektivní impedance závisí na charakteristické impedanci Zo sběrnice a kapacitním zatížení sběrnice. Konektory, pahýl na zásuvné kartě, obal a vstupní kapacita přijímače přispívají ke kapacitnímu zatížení, které snižuje efektivní impedanci sběrnice.
Rovnice 1. Rovnice efektivní diferenciální impedance
Použijte tuto rovnici k aproximaci efektivní diferenciální impedance zatížené sběrnice (Zeff).Kde:

• Zdiff (Ω) ≈ 2 × Zo = diferenciální charakteristická impedance sběrnice
•  Co (pF/palec) = charakteristická kapacita na jednotku délky sběrnice
• CL (pF) = kapacita každé zátěže
•  N = počet zátěží na sběrnici
•  H (palce) = d × N = celková délka sběrnice
•  d (palce) = mezera mezi jednotlivými zásuvnými kartami
•  Cd (pF/palec) = CL/d = rozložená kapacita na jednotku délky po sběrnici

Zvýšení zatěžovací kapacity nebo užší rozestup mezi zásuvnými kartami snižuje efektivní impedanci. Pro optimalizaci výkonu systému je důležité zvolit nízkokapacitní transceiver a konektor. Udržujte délku každého pahýlu přijímače mezi konektorem a I/O pinem transceiveru co nejkratší.
Normalizovaná efektivní impedance versus Cd/Co
Tento obrázek ukazuje účinky distribuované kapacity na normalizovanou efektivní impedanci.Na každém konci sběrnice je vyžadováno ukončení, přičemž data proudí oběma směry. Chcete-li snížit odraz a zvonění na sběrnici, musíte zakončovací odpor přizpůsobit efektivní impedanci. Pro systém s Cd/Co = 3 je efektivní impedance 0.5 násobek Zdiff. S dvojitými koncovkami na autobusu vidí řidič ekvivalentní zatížení 0.25násobku Zdiff; a tím snižuje kolísání signálů a rozdíl mezi šumem na vstupech přijímače (pokud je použit standardní ovladač LVDS). Ovladač BLVDS řeší tento problém zvýšením proudu měniče pro dosažení podobného objemutage otočte se na vstupech přijímače.
Zpoždění propagace
Zpoždění šíření (tPD = Zo × Co) je časové zpoždění přenosovým vedením na jednotku délky. Záleží na charakteristické impedanci a charakteristice
kapacita autobusu.
Efektivní zpoždění propagace
Pro zatíženou sběrnici můžete vypočítat efektivní zpoždění šíření pomocí této rovnice. Dobu, po kterou se signál šíří z ovladače A do přijímače B, můžete vypočítat jako tPDEFF × délka vedení mezi ovladačem A a přijímačem B.

Technologie BLVDS v zařízeních Intel

V podporovaných zařízeních Intel je rozhraní BLVDS podporováno ve všech řádkových nebo sloupcových I/bankách, které jsou napájeny VCCIO 1.8 V (zařízení Intel Arria 10 a Intel Cyclone 10 GX) nebo 2.5 V (ostatní podporovaná zařízení). V těchto I/O bankách je rozhraní podporováno na diferenčních I/O pinech, ale ne na vyhrazeném hodinovém vstupu nebo výstupu hodin. V zařízeních Intel Arria 10 a Intel Cyclone 10 GX je však rozhraní BLVDS podporováno na vyhrazených hodinových pinech, které se používají jako obecné I/O.

•  Vysílač BLVDS používá dvě výstupní vyrovnávací paměti s jedním koncem, přičemž druhá výstupní vyrovnávací paměť je naprogramována jako invertovaná.
•  Přijímač BLVDS používá vyhrazenou vstupní vyrovnávací paměť LVDS.

BLVDS I/O buffery v podporovaných zařízeníchPoužijte různé vstupní nebo výstupní vyrovnávací paměti v závislosti na typu aplikace:

• Aplikace Multidrop — použijte vstupní nebo výstupní vyrovnávací paměť v závislosti na tom, zda je zařízení určeno pro ovládání ovladače nebo přijímače.
• Vícebodová aplikace – výstupní a vstupní vyrovnávací paměť sdílí stejné I/O piny. Pokud výstupní vyrovnávací paměť LVDS nevysílá signály, potřebujete signál pro povolení výstupu (oe).
•  Nepovolujte sériové zakončení na čipu (RS OCT) pro výstupní vyrovnávací paměť.
• Použijte externí rezistory na výstupních bufferech, abyste zajistili impedanční přizpůsobení pahýlu na zásuvné kartě.
• Nepovolujte diferenciální zakončení na čipu (RD OCT) pro diferenciální vstupní vyrovnávací paměť, protože zakončení sběrnice je obvykle implementováno pomocí externích zakončovacích odporů na obou koncích sběrnice.

I/O standardy pro rozhraní BLVDS v zařízeních Intel FPGA
Rozhraní BLVDS můžete implementovat pomocí příslušných I/O standardů a aktuálních požadavků na sílu pro podporovaná zařízení Intel.
I/O standard a funkce Podpora pro rozhraní BLVDS v podporovaných zařízeních Intel

1.  Pin DIFFIO_TX nepodporuje skutečné diferenciální přijímače LVDS.

Další informace naleznete v dokumentaci k příslušnému zařízení, jak je uvedeno v části související informace:

• Informace o přiřazení pinů najdete na pinu zařízení files.
• Funkce standardů I/O naleznete v kapitole I/O v příručce k zařízení.
•  Elektrické specifikace naleznete v datovém listu zařízení nebo dokumentu DC a spínací charakteristiky.

Související informace

•  Pin-Out Intel Stratix 10 Files
•  Pin-Out Stratix V Files
• Pin-Out Stratix IV Files
•  Pin-Out zařízení Stratix III Files
•  Pin-Out zařízení Intel Arria 10 Files
•  Pin-Out zařízení Arria V Files
•  Pin-Out zařízení Arria II GX Files
• Pin-Out zařízení Intel Cyclone 10 GX Files
• Pin-Out zařízení Intel Cyclone 10 LP Files
• Cyclone V Device Pin-Out Files
•  Vývod zařízení Cyclone IV Files
• Vývod zařízení Cyclone III Files
• Pin-Out zařízení Intel MAX 10 Files
• Uživatelská příručka Intel Stratix 10 General Purpose I/O
•  Funkce I/O v zařízeních Stratix V
•  Funkce I/O v zařízení Stratix IV
•  Funkce I/O zařízení Stratix III
• Funkce I/O v zařízeních Stratix V
•  Funkce I/O v zařízení Stratix IV
•  Funkce I/O zařízení Stratix III
•  I/O a vysokorychlostní I/O v zařízeních Intel Arria 10
•  Funkce I/O v zařízeních Arria V
• Funkce I/O v zařízeních Arria II
•  I/O a vysokorychlostní I/O v zařízeních Intel Cyclone 10 GX
•  I/O a vysokorychlostní I/O v zařízeních Intel Cyclone 10 LP
• Funkce I/O v zařízeních Cyclone V
• Funkce I/O v zařízeních Cyclone IV
•  Funkce I/O v řadě zařízení Cyclone III
• Uživatelská příručka Intel MAX 10 General Purpose I/O
•  Technický list zařízení Intel Stratix 10
• Datasheet zařízení Stratix V
•  DC a spínací charakteristiky pro zařízení Stratix IV
•  Datasheet zařízení Stratix III: DC a spínací charakteristiky
•  Technický list zařízení Intel Arria 10
•  Datasheet zařízení Arria V
• Datasheet zařízení pro zařízení Arria II
• Technický list zařízení Intel Cyclone 10 GX
•  Technický list zařízení Intel Cyclone 10 LP
•  Cyclone V Device Datasheet
•  Datový list zařízení Cyclone IV
• Cyclone III Device Datasheet
• Technický list zařízení Intel MAX 10

Spotřeba energie BLVDS

• Než implementujete svůj návrh do zařízení, použijte EPE založený na Excelu pro podporované zařízení, které používáte, abyste získali odhadovanou velikost I/O spotřeby BLVDS.
•  Pro vstupní a obousměrné piny je vstupní vyrovnávací paměť BLVDS vždy povolena. Vstupní vyrovnávací paměť BLVDS spotřebovává energii, pokud na sběrnici dochází k přepínání (napřampjiné transceivery odesílají a přijímají data, ale zařízení Cyclone III není zamýšleným příjemcem).
•  Pokud používáte BLVDS jako vstupní vyrovnávací paměť v multidrop nebo jako obousměrnou vyrovnávací paměť ve vícebodových aplikacích, společnost Intel doporučuje zadat rychlost přepínání, která zahrnuje všechny aktivity na sběrnici, nejen aktivity určené pro vstupní vyrovnávací paměť BLVDS zařízení Intel.

Exampsoubor BLVDS I/O Data Entry v EPE
Tento obrázek ukazuje vstup BLVDS I/O v Cyclone III EPE. Informace o standardech I/O pro výběr v EPE ostatních podporovaných zařízení Intel naleznete v souvisejících informacích.Společnost Intel doporučuje, abyste po dokončení návrhu použili nástroj Intel Quartus Prime Power Analyzer Tool k provedení přesné analýzy I/O napájení BLVDS. Nástroj Power Analyzer Tool odhaduje výkon na základě specifik návrhu po dokončení umístění a trasy. Nástroj Power Analyzer Tool používá kombinaci uživatelem zadaných, simulací odvozených a odhadovaných signálových aktivit, které v kombinaci s podrobnými modely obvodů poskytují velmi přesné odhady výkonu.
Související informace

• Kapitola Analýza napájení, příručka Intel Quartus Prime Pro Edition
  Poskytuje další informace o nástroji Intel Quartus Prime Pro Edition Power Analyzer pro rodiny zařízení Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX.
• Kapitola Analýza napájení, Příručka Intel Quartus Prime Standard Edition
  Poskytuje další informace o nástroji Intel Quartus Prime Standard Edition Power Analyzer pro Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III a Intel MAX 10 rodin zařízení.
• Stránka Early Power Estimators (EPE) a Power Analyzer
  Poskytuje další informace o EPE a nástroji Intel Quartus Prime Power Analyzer.
• Implementace rozhraní Bus LVDS v podporovaných rodinách zařízení Intel FPGA na straně 3
  Uvádí I/O standardy pro výběr v EPE pro odhad spotřeby energie BLVDS.

BLVDS Design Přample
Design exampTento soubor vám ukazuje, jak vytvořit instanci I/O vyrovnávací paměti BLVDS v podporovaných zařízeních s příslušnými I/O (GPIO) jádry IP v softwaru Intel Quartus Prime.

•  Zařízení Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX – používají jádro Intel FPGA IP GPIO.
•  Zařízení Intel MAX 10 – používají jádro Intel FPGA IP GPIO Lite.
•  Všechna ostatní podporovaná zařízení — použijte jádro ALTIOBUF IP.

Můžete si stáhnout design example z odkazu v souvisejících informacích. Pro instanci vyrovnávací paměti BLVDS I/O společnost Intel doporučuje následující položky:

•  Implementujte jádro GPIO IP v obousměrném režimu se zapnutým diferenciálním režimem.
•  Přiřaďte I/O standard k obousměrným kolíkům:
•  BLVDS – zařízení Intel Cyclone 10 LP, Cyclone IV, Cyclone III a Intel MAX 10.
•  Diferenciální SSTL-2 třídy I nebo třídy II – zařízení Stratix V, Stratix IV, Stratix III, Arria V, Arria II a Cyclone V.
• Diferenciální SSTL-18 třídy I nebo třídy II – zařízení Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX.

Provoz vstupní nebo výstupní vyrovnávací paměti během operací zápisu a čtení

• Oe port přijímá oe signál z jádra zařízení, aby povolil nebo zakázal výstupní vyrovnávací paměti s jedním koncem.
•  Udržujte signál oe na nízké úrovni, aby se výstupní vyrovnávací paměti během operace čtení dostaly do tří stavů.
•  Funkcí hradla AND je zabránit tomu, aby se vysílaný signál vrátil zpět do jádra zařízení. Diferenční vstupní vyrovnávací paměť je vždy povolena.

Související informace

•  I/O Buffer (ALTIOBUF) IP Core Uživatelská příručka
•  Uživatelská příručka GPIO IP Core
•  Příručky pro implementaci I/O Intel MAX 10
• Úvod do Intel FPGA IP Cores
• Design Přampza AN 522

Poskytuje design Intel Quartus Prime exampsoubory použité v této aplikační poznámce.
Design Přample Pokyny pro zařízení Intel Stratix 10
Tyto kroky platí pouze pro zařízení Intel Stratix 10. Ujistěte se, že používáte jádro GPIO Intel FPGA IP.

1. Vytvořte jádro GPIO Intel FPGA IP, které může podporovat obousměrnou vstupní a výstupní vyrovnávací paměť:
   • A. Vytvořte instanci jádra GPIO Intel FPGA IP.
   • b. V Data Direction vyberte Bidir.
   • C. Do pole Šířka dat zadejte 1.
   • d. Zapněte možnost Použít rozdílovou vyrovnávací paměť.
   • E. V režimu registrace vyberte žádné.
2. Připojte moduly a vstupní a výstupní porty, jak je znázorněno na následujícím obrázku:
   Připojení vstupních a výstupních portů Přample pro zařízení Intel Stratix 10
3. V Editoru přiřazení přiřaďte příslušný I/O standard, jak je znázorněno na následujícím obrázku. Můžete také nastavit aktuální sílu a rychlost přeběhu. Jinak software Intel Quartus Prime předpokládá výchozí nastavení.
   BLVDS I/O Assignment v editoru Intel Quartus Prime Assignment Editor pro zařízení Intel Stratix 10
4. Zkompilujte a provádějte funkční simulaci pomocí softwaru ModelSim* – Intel FPGA Edition.

Související informace

• ModelSim – softwarová podpora Intel FPGA Edition
  Poskytuje více informací o softwaru ModelSim – Intel FPGA Edition a obsahuje různé odkazy na témata, jako je instalace, použití a odstraňování problémů.
• I/O standardy pro rozhraní BLVDS v zařízeních Intel FPGA na straně 7
  Uvádí piny a I/O standardy, které můžete ručně přiřadit podporovaným zařízením Intel FPGA pro aplikace BLVDS.
• Design Přampza AN 522
  Poskytuje design Intel Quartus Prime exampsoubory použité v této aplikační poznámce.

Design Přample Pokyny pro zařízení Intel Arria 10
Tyto kroky platí pouze pro zařízení Intel Arria 10 používající Intel Quartus Prime Standard Edition. Ujistěte se, že používáte jádro GPIO Intel FPGA IP.

1. Otevřete StratixV_blvds.qar file importovat design Stratix V example do softwaru Intel Quartus Prime Standard Edition.
2. Migrujte design napřampPoužijte jádro GPIO Intel FPGA IP:
   • A. V nabídce vyberte Projekt ➤ Upgrade IP Components.
   • b. Dvakrát klikněte na entitu „ALIOBUF“.
     Zobrazí se okno MegaWizard Plug-In Manager pro jádro ALTIOBUF IP.
   • C. Vypněte Match project/default.
   • d. V rodině aktuálně vybraných zařízení vyberte Arria 10.
   • E. Klepněte na tlačítko Dokončit a poté znovu na tlačítko Dokončit.
   • F. V dialogovém okně, které se zobrazí, klepněte na tlačítko OK.
     Software Intel Quartus Prime Pro Edition provede proces migrace a poté zobrazí editor parametrů IP GPIO.
3. Nakonfigurujte jádro GPIO Intel FPGA IP tak, aby podporovalo obousměrnou vstupní a výstupní vyrovnávací paměť:
   • A. V Data Direction vyberte Bidir.
   • b. Do pole Šířka dat zadejte 1.
   • C. Zapněte možnost Použít rozdílovou vyrovnávací paměť.
   • d. Klikněte na Dokončit a vygenerujte jádro IP.
4. Připojte moduly a vstupní a výstupní porty, jak je znázorněno na následujícím obrázku:
   Připojení vstupních a výstupních portů Přample pro zařízení Intel Arria 10
5. V Editoru přiřazení přiřaďte příslušný I/O standard, jak je znázorněno na následujícím obrázku. Můžete také nastavit aktuální sílu a rychlost přeběhu. Jinak software Intel Quartus Prime Standard Edition předpokládá výchozí nastavení pro zařízení Intel Arria 10 – Diferenciální SSTL-18 Class I nebo Class II I/O standard.
   BLVDS I/O Assignment v editoru Intel Quartus Prime Assignment Editor pro zařízení Intel Arria 10Poznámka:
   U zařízení Intel Arria 10 můžete ručně přiřadit umístění kolíků p a n pro kolíky LVDS pomocí Editoru přiřazení.
6. Zkompilujte a proveďte funkční simulaci pomocí softwaru ModelSim – Intel FPGA Edition.

Související informace

• ModelSim – softwarová podpora Intel FPGA Edition
  Poskytuje více informací o softwaru ModelSim – Intel FPGA Edition a obsahuje různé odkazy na témata, jako je instalace, použití a odstraňování problémů.
• I/O standardy pro rozhraní BLVDS v zařízeních Intel FPGA na straně 7
  Uvádí piny a I/O standardy, které můžete ručně přiřadit podporovaným zařízením Intel FPGA pro aplikace BLVDS.
• Design Přampza AN 522
  Poskytuje design Intel Quartus Prime exampsoubory použité v této aplikační poznámce.

Design Přample Pokyny pro zařízení Intel MAX 10
Tyto kroky platí pouze pro zařízení Intel MAX 10. Ujistěte se, že používáte jádro GPIO Lite Intel FPGA IP.

1. Vytvořte jádro GPIO Lite Intel FPGA IP, které může podporovat obousměrnou vstupní a výstupní vyrovnávací paměť:
   • A. Instantizujte jádro GPIO Lite Intel FPGA IP.
   • b. V Data Direction vyberte Bidir.
   • C. Do pole Šířka dat zadejte 1.
   • d. Zapněte možnost Použít pseudo diferenciální vyrovnávací paměť.
   • E. V režimu registrace vyberte možnost Obejít.
2. Připojte moduly a vstupní a výstupní porty, jak je znázorněno na následujícím obrázku:
    Připojení vstupních a výstupních portů Přample pro zařízení Intel MAX 10
3. V Editoru přiřazení přiřaďte příslušný I/O standard, jak je znázorněno na následujícím obrázku. Můžete také nastavit aktuální sílu a rychlost přeběhu. Jinak software Intel Quartus Prime předpokládá výchozí nastavení.
   BLVDS I/O Assignment v editoru Intel Quartus Prime Assignment Editor pro zařízení Intel MAX 10
4. Zkompilujte a proveďte funkční simulaci pomocí softwaru ModelSim – Intel FPGA Edition.

Související informace

• ModelSim – softwarová podpora Intel FPGA Edition
  Poskytuje více informací o softwaru ModelSim – Intel FPGA Edition a obsahuje různé odkazy na témata, jako je instalace, použití a odstraňování problémů.
• I/O standardy pro rozhraní BLVDS v zařízeních Intel FPGA na straně 7
  Uvádí piny a I/O standardy, které můžete ručně přiřadit podporovaným zařízením Intel FPGA pro aplikace BLVDS.
• Design Přampza AN 522
  Poskytuje design Intel Quartus Prime exampsoubory použité v této aplikační poznámce.

Design Přample Pokyny pro všechna podporovaná zařízení kromě Intel Arria 10, Intel Cyclone 10 GX a Intel MAX 10

Tyto kroky platí pro všechna podporovaná zařízení kromě Intel Arria 10, Intel Cyclone 10 GX a Intel MAX 10. Ujistěte se, že používáte jádro ALTIOBUF IP.

1.  Vytvořte jádro ALTIOBUF IP, které může podporovat obousměrnou vstupní a výstupní vyrovnávací paměť:
   • A. Vytvořte instanci jádra ALTIOBUF IP.
   • b. Nakonfigurujte modul jako obousměrný buffer.
   • C. Do pole Jaký je počet vyrovnávacích pamětí, které mají být vytvořeny, zadejte 1.
   • d. Zapněte Použít rozdílový režim.
2. Připojte moduly a vstupní a výstupní porty, jak je znázorněno na následujícím obrázku:
    Připojení vstupních a výstupních portů Přample pro všechna podporovaná zařízení kromě zařízení Intel Arria 10, Intel Cyclone 10 GX a Intel MAX 10
3. V Editoru přiřazení přiřaďte odpovídající I/O standard, jak je znázorněno na následujícím obrázku, podle vašeho zařízení. Můžete také nastavit aktuální sílu a rychlost přeběhu. Jinak software Intel Quartus Prime předpokládá výchozí nastavení.
   • Zařízení Intel Cyclone 10 LP, Cyclone IV, Cyclone III a Cyclone III LS – standard BLVDS I/O pro obousměrné piny p a n, jak je znázorněno na následujícím obrázku.
   • Zařízení Stratix V, Stratix IV, Stratix III, Arria V, Arria II a Cyclone V – Diferenciální I/O standard SSTL-2 třídy I nebo třídy II.
     BLVDS I/O Assignment v Intel Quartus Prime Assignment EditorPoznámka: Pomocí Editoru přiřazení můžete ručně přiřadit umístění kolíků p a n pro každé podporované zařízení. Podporovaná zařízení a piny, které můžete ručně přiřadit, naleznete v souvisejících informacích.
4. Zkompilujte a proveďte funkční simulaci pomocí softwaru ModelSim – Intel FPGA Edition.

Example výsledků funkční simulace
Po aktivaci signálu oe je BLVDS v režimu operace zápisu. Když je signál oe deaktivován, BLVDS je v režimu čtení.Poznámka:
Pro simulaci pomocí Verilog HDL můžete použít testbench blvds_tb.v, který je součástí příslušného návrhu např.ample.
Související informace

• ModelSim – softwarová podpora Intel FPGA Edition
  Poskytuje více informací o softwaru ModelSim – Intel FPGA Edition a obsahuje různé odkazy na témata, jako je instalace, použití a odstraňování problémů.
• I/O standardy pro rozhraní BLVDS v zařízeních Intel FPGA na straně 7
  Uvádí piny a I/O standardy, které můžete ručně přiřadit podporovaným zařízením Intel FPGA pro aplikace BLVDS.
• Design Přampza AN 522
  Poskytuje design Intel Quartus Prime exampsoubory použité v této aplikační poznámce.

Analýza výkonu

Vícebodová analýza výkonu BLVDS demonstruje dopad zakončení sběrnice, zatížení, charakteristiky ovladače a přijímače a umístění přijímače z ovladače na systém. Můžete použít přiložený design BLVDS exampanalyzovat výkon vícebodové aplikace:

•  Cyclone III BLVDS provedení example — tento design example je použitelný pro všechny podporované řady zařízení Stratix, Arria a Cyclone. Pro řadu zařízení Intel Arria 10 nebo Intel Cyclone 10 GX musíte migrovat design example do příslušné rodiny zařízení, než ji budete moci používat.
• Intel MAX 10 BLVDS design example — tento design example je použitelný pro řadu zařízení Intel MAX 10.
• Intel Stratix 10 BLVDS design example — tento design example platí pro řadu zařízení Intel Stratix 10.

Poznámka:
Výkonnostní analýza vícebodového BLVDS v této části je založena na modelové simulaci Cyclone III BLVDS input/output buffer information Specification (IBIS) v HyperLynx*.
Společnost Intel doporučuje, abyste pro simulaci používali tyto modely Intel IBIS:

• Zařízení Stratix III, Stratix IV a Stratix V – diferenciální model SSTL-2 IBIS specifický pro zařízení
• Zařízení Intel Stratix 10, Intel Arria 10(2) a Intel Cyclone 10 GX:
  •  Výstupní vyrovnávací paměť – Diferenciální model SSTL-18 IBIS
  • Vstupní vyrovnávací paměť – model LVDS IBIS

Související informace

• Stránka modelu Intel FPGA IBIS
  Poskytuje stahování modelů zařízení Intel FPGA.
•  Design Přampza AN 522
  Poskytuje design Intel Quartus Prime exampsoubory použité v této aplikační poznámce.

Nastavení systému

 Vícebodové BLVDS s Cyclone III BLVDS transceivery
Tento obrázek ukazuje schéma vícebodové topologie s deseti transceivery Cyclone III BLVDS (pojmenované U1 až U10).Předpokládá se, že sběrnicové přenosové vedení má následující vlastnosti:

•  Pásová čára
•  Charakteristická impedance 50 Ω
• Charakteristická kapacita 3.6 pF na palec
•  Délka 10 palců
• Modely Intel Arria 10 IBIS jsou předběžné a nejsou dostupné u modelu Intel IBIS web strana. Pokud požadujete tyto předběžné modely Intel Arria 10 IBIS, kontaktujte společnost Intel.
• Diferenciální charakteristika sběrnice impedance přibližně 100 Ω
•  Vzdálenost mezi každým transceiverem 1 palec
• Sběrnice zakončená na obou koncích zakončovacím odporem RT

• Výchozí síla měniče 12 mA
• Výchozí nastavení pomalé rychlosti přeběhu
• Kapacita pinů každého transceiveru 6 pF
•  Stub na každém transceiveru BLVDS je 1palcový mikropásek s charakteristickou impedancí 50 Ω a charakteristickou kapacitou 3 pF na palec
•  Předpokládá se, že kapacita připojení (konektor, podložka a prostřednictvím PCB) každého transceiveru ke sběrnici je 2 pF
• Celková kapacita každé zátěže je přibližně 11 pF

Pro rozteč zatížení 1 palec je distribuovaná kapacita rovna 11 pF na palec. Pro snížení odrazů způsobených pahýly a také pro ztlumení vycházejících signálů
budiče je na výstupu každého transceiveru umístěn impedančně přizpůsobený odpor RS 50 Ω.

Ukončení autobusu
Efektivní impedance plně zatížené sběrnice je 52 Ω, pokud do rovnice efektivní diferenciální impedance dosadíte charakteristickou kapacitu sběrnice a distribuovanou kapacitu na jednotku délky sestavy. Pro optimální integritu signálu musíte nastavit RT na 52 Ω. Následující obrázky znázorňují účinky přizpůsobeného, ​​pod- a překončení na diferenciální průběh (VID) na vstupních pinech přijímače. Přenosová rychlost je 100 Mbps. Na těchto obrázcích má podterminace (RT = 25 Ω) za následek odrazy a výrazné snížení šumu. V některých případech pod ukončením dojde dokonce k porušení prahové hodnoty přijímače (VTH = ±100 mV). Když se RT změní na 50 Ω, existuje značná šumová rezerva s ohledem na VTH a odraz je zanedbatelný.

Účinek ukončení sběrnice (ovladač v U1, přijímač v U2)
Na tomto obrázku U1 funguje jako vysílač a U2 až U10 jsou přijímače.

Účinek ukončení sběrnice (ovladač v U1, přijímač v U10)
Na tomto obrázku U1 funguje jako vysílač a U2 až U10 jsou přijímače.

Účinek ukončení sběrnice (ovladač v U5, přijímač v U6)
Na tomto obrázku je U5 vysílač a zbytek jsou přijímače.

Účinek ukončení sběrnice (ovladač v U5, přijímač v U10)
Na tomto obrázku je U5 vysílač a zbytek jsou přijímače.Relativní poloha ovladače a přijímače na sběrnici také ovlivňuje kvalitu přijímaného signálu. Nejbližší přijímač k ovladači zažívá nejhorší efekt přenosové linky, protože v tomto místě je okrajová rychlost nejrychlejší. To je ještě horší, když se řidič nachází uprostřed autobusu.
Napřample, porovnejte Obrázek 16 na straně 20 a Obrázek 18 na straně 21. VID na přijímači U6 (ovladač na U5) ukazuje větší zvonění než na přijímači U2 (ovladač na U1). Na druhou stranu je okrajová rychlost zpomalena, když je přijímač umístěn dále od řidiče. Největší zaznamenaná doba náběhu je 1.14 ns s ovladačem umístěným na jednom konci sběrnice (U1) a přijímačem na druhém konci (U10).

Délka pahýlu
Delší délka pahýlu nejen prodlužuje dobu letu od řidiče k přijímači, ale také má za následek větší zátěžovou kapacitu, která způsobuje větší odraz.

Vliv zvýšení délky pahýlu (ovladač v U1, přijímač v U10)
Tento obrázek porovnává VID na U10, když se délka pahýlu zvětší z jednoho palce na dva palce a driver je na U1.

Ukončení útržku
Musíte přizpůsobit impedanci měniče charakteristické impedanci pahýlu. Umístění sériového zakončovacího rezistoru RS na výstup budiče značně snižuje nepříznivý efekt přenosového vedení způsobený dlouhými pahýly a rychlými hranami. Kromě toho lze RS změnit pro zeslabení VID tak, aby vyhovovalo specifikaci přijímače.

Účinek ukončení pahýlu (ovladač v U1, přijímač v U2 a U10)
Tento obrázek porovnává VID na U2 a U10, když U1 vysílá.

Rychlost přeběhu řidiče
Rychlá rychlost náběhu pomáhá zkrátit dobu náběhu, zejména u přijímače, který je nejdále od ovladače. Vyšší rychlost přeběhu však také zesiluje zvonění v důsledku odrazu.

Vliv hranové frekvence řidiče (ovladač v U1, přijímač v U2 a U10)
Tento obrázek ukazuje účinek rychlosti otáčení řidiče. Je provedeno srovnání mezi pomalou a rychlou rychlostí přeběhu s hnací silou 12 mA. Budič je na U1 a jsou zkoumány diferenciální průběhy na U2 a U10.

Celkový výkon systému

Nejvyšší datová rychlost podporovaná vícebodovým BLVDS je určena pohledem na diagram oka přijímače nejvzdálenějšího od ovladače. V tomto místě má vysílaný signál nejpomalejší okrajovou rychlost a ovlivňuje otevření oka. Přestože kvalita přijímaného signálu a cílová hranice šumu závisí na aplikacích, čím širší je otvor pro oči, tím lépe. Musíte však také zkontrolovat přijímač nejblíže k ovladači, protože účinky přenosové linky bývají horší, pokud je přijímač umístěn blíže k ovladači.
Obrázek 23. Diagram oka při 400 Mb/s (ovladač v U1, přijímač v U2 a U10)
Tento obrázek ilustruje diagramy oka na U2 (červená křivka) a U10 (modrá křivka) pro datovou rychlost 400 Mb/s. V simulaci se předpokládá náhodné jitter 1% jednotkového intervalu. Ovladač je na U1 s výchozím nastavením síly proudu a rychlosti přeběhu. Sběrnice je plně zatížena s optimálním RT = 50 Ω. Nejmenší oční otvor je u U10, který je nejdále od U1. Výška očí sampvedené v intervalu 0.5 jednotky je 692 mV a 543 mV pro U2 a U10, v daném pořadí. V obou případech existuje značná šumová rezerva s ohledem na VTH = ±100 mV.

Historie revizí dokumentu pro AN 522: Implementace rozhraní Bus LVDS v podporovaných rodinách zařízení Intel FPGA

Dokumenty / zdroje

intel AN 522 implementující rozhraní LVDS sběrnice v podporovaných rodinách zařízení FPGA [pdfUživatelská příručka AN 522 Implementace rozhraní LVDS sběrnice v podporovaných rodinách zařízení FPGA, AN 522, Implementace rozhraní LVDS sběrnice v podporovaných rodinách zařízení FPGA, rozhraní v podporovaných rodinách zařízení FPGA, rodinách zařízení FPGA

Reference

• Uživatelská příručka