intel AN 522 Pagpapatupad ng Bus LVDS Interface sa Mga Sinusuportahang FPGA Device Families

Pinapalawak ng Bus LVDS (BLVDS) ang kakayahan ng LVDS point-to-point na komunikasyon sa multipoint configuration. Nag-aalok ang Multipoint BLVDS ng mahusay na solusyon para sa mga multipoint backplane application.

Suporta sa Pagpapatupad ng BLVDS sa Mga Intel FPGA Device

Maaari mong ipatupad ang mga interface ng BLVDS sa mga Intel device na ito gamit ang mga nakalistang pamantayan ng I/O.

Tandaan:
Ang programmable drive strength at slew rate feature sa mga device na ito ay nagbibigay-daan sa iyong i-customize ang iyong multipoint system para sa maximum na performance. Upang matukoy ang maximum na rate ng data na sinusuportahan, magsagawa ng simulation o pagsukat batay sa iyong partikular na setup at application ng system.
Tapos na ang BLVDSview sa pahina 4
BLVDS Technology sa Mga Intel Device sa pahina 6
BLVDS Power Consumption sa pahina 9
Disenyo ng BLVDS Halample sa pahina 10
Pagsusuri sa Pagganap sa pahina 17
Kasaysayan ng Pagbabago ng Dokumento para sa AN 522: Pagpapatupad ng Bus LVDS Interface sa Mga Sinusuportahang Intel FPGA Device Families sa pahina 25
Kaugnay na Impormasyon
I/O Standards para sa BLVDS Interface sa Intel FPGA Devices sa pahina 7

Tapos na ang BLVDSview

Ang karaniwang multipoint na BLVDS system ay binubuo ng isang bilang ng mga pares ng transmitter at receiver (transceiver) na konektado sa bus.
Multipoint BLVDSAng configuration sa naunang figure ay nagbibigay ng bidirectional half-duplex na komunikasyon habang pinapaliit ang interconnect density. Ang sinumang transceiver ay maaaring umako sa tungkulin ng isang transmiter, na ang natitirang mga transceiver ay kumikilos bilang mga receiver (isang transmiter lamang ang maaaring maging aktibo sa isang pagkakataon). Ang kontrol sa trapiko ng bus, alinman sa pamamagitan ng isang protocol o solusyon sa hardware ay karaniwang kinakailangan upang maiwasan ang pagtatalo ng driver sa bus. Ang pagganap ng isang multipoint BLVDS ay lubhang apektado ng capacitive loading at pagwawakas sa bus.
Mga Pagsasaalang-alang sa Disenyo
Ang isang mahusay na multipoint na disenyo ay dapat isaalang-alang ang capacitive load at pagwawakas sa bus upang makakuha ng mas mahusay na integridad ng signal. Maaari mong bawasan ang load capacitance sa pamamagitan ng pagpili ng isang transceiver na may mababang pin capacitance, connector na may mababang capacitance, at pagpapanatiling maikli ang haba ng stub. Ang isa sa mga multipoint na pagsasaalang-alang sa disenyo ng BLVDS ay ang mabisang differential impedance ng isang bus na ganap na na-load, na tinutukoy bilang epektibong impedance, at ang pagkaantala ng pagpapalaganap sa bus. Ang iba pang mga pagsasaalang-alang sa disenyo ng multipoint BLVDS ay kinabibilangan ng fail-safe biasing, uri ng connector at pin-out, layout ng PCB bus trace, at mga detalye ng driver edge rate.
Epektibong Impedance
Ang epektibong impedance ay depende sa bus trace na katangian impedance Zo at capacitive loading sa bus. Ang mga connector, ang stub sa plug-in card, ang packaging, at ang receiver input capacitance ay lahat ay nakakatulong sa capacitive loading, na nagpapababa sa epektibong impedance ng bus.
Equation 1. Effective Differential Impedance Equation
Gamitin ang equation na ito upang tantiyahin ang epektibong differential impedance ng load bus (Zeff).saan:

• Zdiff (Ω) ≈ 2 × Zo = ang kaugalian na katangian ng impedance ng bus
•  Co (pF/inch) = katangiang kapasidad sa bawat yunit ng haba ng bus
• CL (pF) = capacitance ng bawat load
•  N = bilang ng mga load sa bus
•  H (pulgada) = d × N = kabuuang haba ng bus
•  d (pulgada) = spacing sa pagitan ng bawat plug-in card
•  Cd (pF/inch) = CL/d = distributed capacitance per unit length sa buong bus

Ang pagtaas sa kapasidad ng pagkarga o mas malapit na espasyo sa pagitan ng mga plug-in card ay nagpapababa sa epektibong impedance. Para ma-optimize ang performance ng system, mahalagang pumili ng low capacitance transceiver at connector. Panatilihing maikli hangga't maaari ang bawat stub ng receiver sa pagitan ng connector at transceiver I/O pin.
Normalized Effective Impedance Versus Cd/Co
Ipinapakita ng figure na ito ang mga epekto ng distributed capacitance sa normalized na epektibong impedance.Kinakailangan ang pagwawakas sa bawat dulo ng bus, habang ang data ay dumadaloy sa magkabilang direksyon. Upang mabawasan ang pagmuni-muni at pag-ring sa bus, dapat mong itugma ang risistor ng pagwawakas sa epektibong impedance. Para sa isang sistema na may Cd/Co = 3, ang epektibong impedance ay 0.5 beses ng Zdiff. Sa dobleng pagwawakas sa bus, nakikita ng driver ang katumbas na load na 0.25 beses ng Zdiff; at sa gayon ay binabawasan ang signal swing at differential noise margin sa mga input ng receiver (kung ginagamit ang standard LVDS driver). Tinutugunan ng driver ng BLVDS ang isyung ito sa pamamagitan ng pagtaas ng kasalukuyang drive upang makamit ang katulad na voltage swing sa mga input ng receiver.
Pagkaantala ng Pagpapalaganap
Ang pagkaantala ng pagpapalaganap (tPD = Zo × Co) ay ang pagkaantala ng oras sa pamamagitan ng linya ng paghahatid sa bawat haba ng yunit. Depende ito sa katangian ng impedance at katangian
kapasidad ng bus.
Mabisang Pagkaantala ng Pagpapalaganap
Para sa isang load na bus, maaari mong kalkulahin ang epektibong pagkaantala ng pagpapalaganap gamit ang equation na ito. Maaari mong kalkulahin ang oras para lumaganap ang signal mula sa driver A hanggang sa receiver B bilang tPDEFF × haba ng linya sa pagitan ng driver A at receiver B.

Teknolohiya ng BLVDS sa Mga Intel Device

Sa mga sinusuportahang Intel device, sinusuportahan ang interface ng BLVDS sa anumang row o column I/bank na pinapagana ng VCCIO na 1.8 V (Intel Arria 10 at Intel Cyclone 10 GX device) o 2.5 V (iba pang sinusuportahang device). Sa mga bangkong I/O na ito, sinusuportahan ang interface sa mga differential na I/O pin ngunit hindi sa nakalaang input ng orasan o mga pin ng output ng orasan. Gayunpaman, sa mga Intel Arria 10 at Intel Cyclone 10 GX device, sinusuportahan ang interface ng BLVDS sa mga nakalaang pin ng orasan na ginagamit bilang pangkalahatang I/Os.

•  Gumagamit ang BLVDS transmitter ng dalawang single-ended output buffer na may pangalawang output buffer na nakaprograma bilang baligtad.
•  Gumagamit ang receiver ng BLVDS ng nakalaang LVDS input buffer.

Mga BLVDS I/O Buffer sa Mga Sinusuportahang DeviceGumamit ng iba't ibang input o output buffer depende sa uri ng application:

• Multidrop application—gamitin ang input o output buffer depende sa kung ang device ay inilaan para sa driver o receiver operation.
• Multipoint application—ang output buffer at input buffer ay nagbabahagi ng parehong I/O pin. Kailangan mo ng output enable (oe) signal upang i-tri-state ang LVDS output buffer kapag hindi ito nagpapadala ng mga signal.
•  Huwag paganahin ang on-chip series termination (RS OCT) para sa output buffer.
• Gumamit ng mga panlabas na resistor sa mga buffer ng output upang magbigay ng pagtutugma ng impedance sa stub sa plug-in card.
• Huwag paganahin ang on-chip differential termination (RD OCT) para sa differential input buffer dahil ang bus termination ay karaniwang ipinapatupad gamit ang external termination resistors sa magkabilang dulo ng bus.

I/O Standards para sa BLVDS Interface sa Intel FPGA Devices
Maaari mong ipatupad ang interface ng BLVDS gamit ang mga nauugnay na pamantayan ng I/O at kasalukuyang kinakailangan sa lakas para sa mga sinusuportahang Intel device.
I/O Standard at Mga Tampok na Suporta para sa BLVDS Interface sa Mga Sinusuportahang Intel Device

1.  Hindi sinusuportahan ng DIFFIO_TX pin ang mga tunay na LVDS differential receiver.

Para sa higit pang impormasyon, sumangguni sa kaukulang dokumentasyon ng device na nakalista sa seksyong nauugnay na impormasyon:

• Para sa impormasyon sa mga pagtatalaga ng pin, sumangguni sa pin-out ng device files.
• Para sa mga tampok na pamantayan ng I/O, sumangguni sa handbook ng device na I/O chapter.
•  Para sa mga de-koryenteng detalye, sumangguni sa datasheet ng device o DC at dokumento ng mga katangian ng paglipat.

Kaugnay na Impormasyon

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Pin-Out ng Stratix III Device Files
•  Pin-Out ng Intel Arria 10 Device Files
•  Pin-Out ng Arria V Device Files
•  Arria II GX Device Pin-Out Files
• Pin-Out ng Intel Cyclone 10 GX Device Files
• Pin-Out ng Intel Cyclone 10 LP Device Files
• Pin-Out ng Cyclone V Device Files
•  Pin-Out ng Device ng Cyclone IV Files
• Pin-Out ng Device ng Cyclone III Files
• Pin-Out ng Intel MAX 10 Device Files
• Intel Stratix 10 General Purpose I/O User Guide
•  Mga Tampok ng I/O sa Mga Stratix V na Device
•  Mga Tampok ng I/O sa Stratix IV Device
•  Mga Tampok ng Stratix III Device I/O
• Mga Tampok ng I/O sa Mga Stratix V na Device
•  Mga Tampok ng I/O sa Stratix IV Device
•  Mga Tampok ng Stratix III Device I/O
•  I/O at High Speed ​​I/O sa Intel Arria 10 Devices
•  Mga Tampok ng I/O sa Mga Arria V na Device
• Mga Tampok ng I/O sa Mga Arria II na Device
•  I/O at High Speed ​​I/O sa Intel Cyclone 10 GX Devices
•  I/O at High Speed ​​I/O sa Intel Cyclone 10 LP Devices
• Mga Tampok ng I/O sa Mga Device ng Cyclone V
• Mga Tampok ng I/O sa Mga Device ng Cyclone IV
•  Mga Tampok ng I/O sa Cyclone III Device Family
• Intel MAX 10 General Purpose I/O User Guide
•  Datasheet ng Intel Stratix 10 Device
• Datasheet ng Stratix V Device
•  Mga Katangian ng DC at Paglipat para sa mga Stratix IV na Device
•  Datasheet ng Device ng Stratix III: DC at Mga Katangian ng Paglipat
•  Datasheet ng Intel Arria 10 Device
•  Arria V Device Datasheet
• Datasheet ng Device para sa Mga Arria II na Device
• Datasheet ng Intel Cyclone 10 GX Device
•  Datasheet ng Intel Cyclone 10 LP Device
•  Datasheet ng Device ng Cyclone V
•  Datasheet ng Device ng Cyclone IV
• Datasheet ng Device ng Cyclone III
• Datasheet ng Intel MAX 10 Device

BLVDS Power Consumption

• Bago ipatupad ang iyong disenyo sa device, gamitin ang Excel-based na EPE para sa sinusuportahang device na ginagamit mo para makakuha ng tinantyang magnitude ng BLVDS I/O power consumption.
•  Para sa input at bidirectional na mga pin, palaging naka-enable ang BLVDS input buffer. Kumokonsumo ng kuryente ang BLVDS input buffer kung mayroong switching activity sa bus (halimbawa, halampAng iba pang mga transceiver ay nagpapadala at tumatanggap ng data, ngunit ang Cyclone III device ay hindi ang nilalayong tatanggap).
•  Kung gagamit ka ng BLVDS bilang input buffer sa multidrop o bilang bidirectional buffer sa mga multipoint na application, inirerekomenda ng Intel na maglagay ng toggle rate na kinabibilangan ng lahat ng aktibidad sa bus, hindi lang mga aktibidad na inilaan para sa Intel device BLVDS input buffer.

Example ng BLVDS I/O Data Entry sa EPE
Ipinapakita ng figure na ito ang BLVDS I/O entry sa Cyclone III EPE. Para sa mga pamantayan ng I/O na pumili sa EPE ng iba pang sinusuportahang Intel device, sumangguni sa nauugnay na impormasyon.Inirerekomenda ng Intel na gamitin mo ang Intel Quartus Prime Power Analyzer Tool upang magsagawa ng tumpak na pagsusuri ng BLVDS I/O power pagkatapos mong makumpleto ang iyong disenyo. Tinatantya ng Power Analyzer Tool ang kapangyarihan batay sa mga detalye ng disenyo pagkatapos makumpleto ang lugar-at-ruta. Ang Power Analyzer Tool ay naglalapat ng kumbinasyon ng inilagay ng user, simulation-derived, at tinantyang mga aktibidad ng signal na, kasama ng mga detalyadong modelo ng circuit, ay nagbubunga ng napakatumpak na pagtatantya ng kuryente.
Kaugnay na Impormasyon

• Kabanata ng Power Analysis, Handbook ng Intel Quartus Prime Pro Edition
  Nagbibigay ng higit pang impormasyon tungkol sa tool ng Intel Quartus Prime Pro Edition Power Analyzer para sa mga pamilya ng Intel Stratix 10, Intel Arria 10, at Intel Cyclone 10 GX device.
• Kabanata ng Power Analysis, Handbook ng Intel Quartus Prime Standard Edition
  Nagbibigay ng higit pang impormasyon tungkol sa tool ng Intel Quartus Prime Standard Edition Power Analyzer para sa Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, at Intel MAX 10 pamilya ng device.
• Pahina ng Early Power Estimators (EPE) at Power Analyzer
  Nagbibigay ng higit pang impormasyon tungkol sa EPE at sa tool ng Intel Quartus Prime Power Analyzer.
• Pagpapatupad ng Bus LVDS Interface sa Mga Sinusuportahang Intel FPGA Device Families sa pahina 3
  Inililista ang mga pamantayan ng I/O na pipiliin sa EPE para tantiyahin ang konsumo ng kuryente ng BLVDS.

Disenyo ng BLVDS Halample
Ang disenyo exampIpinapakita sa iyo kung paano i-instantiate ang BLVDS I/O buffer sa mga sinusuportahang device na may nauugnay na pangkalahatang layunin na I/O (GPIO) na mga IP core sa Intel Quartus Prime software.

•  Intel Stratix 10, Intel Arria 10, at Intel Cyclone 10 GX device—gamitin ang GPIO Intel FPGA IP core.
•  Mga Intel MAX 10 device—gamitin ang GPIO Lite Intel FPGA IP core.
•  Lahat ng iba pang sinusuportahang device—gamitin ang ALTIOBUF IP core.

Maaari mong i-download ang disenyo example mula sa link sa kaugnay na impormasyon. Para sa BLVDS I/O buffer instance, inirerekomenda ng Intel ang mga sumusunod na item:

•  Ipatupad ang GPIO IP core sa bidirectional mode kung saan naka-on ang differential mode.
•  Italaga ang pamantayan ng I/O sa mga bidirectional na pin:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, at Intel MAX 10 device.
•  Differential SSTL-2 Class I o Class II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II, at Cyclone V device.
• Differential SSTL-18 Class I o Class II—Intel Stratix 10, Intel Arria 10, at Intel Cyclone 10 GX device.

Input o Output Buffers Operation Sa panahon ng Write and Read Operations

• Ang oe port ay tumatanggap ng oe signal mula sa device core upang paganahin o hindi paganahin ang single-ended output buffer.
•  Panatilihing mababa ang signal ng oe upang i-tri-state ang mga buffer ng output sa panahon ng read operation.
•  Ang function ng AND gate ay upang ihinto ang ipinadalang signal mula sa pagbabalik sa core ng device. Palaging naka-enable ang differential input buffer.

Kaugnay na Impormasyon

•  I/O Buffer (ALTIOBUF) IP Core User Guide
•  Gabay sa Gumagamit ng GPIO IP Core
•  Mga Gabay sa Pagpapatupad ng Intel MAX 10 I/O
• Panimula sa Intel FPGA IP Cores
• Disenyo Halamples para sa AN 522

Nagbibigay ng Intel Quartus Prime na disenyo halampmga ginamit sa tala ng application na ito.
Disenyo HalampMga Alituntunin para sa Mga Intel Stratix 10 Device
Ang mga hakbang na ito ay naaangkop lamang sa mga Intel Stratix 10 device. Tiyaking ginagamit mo ang GPIO Intel FPGA IP core.

1. Gumawa ng GPIO Intel FPGA IP core na maaaring suportahan ang isang bidirectional input at output buffer:
   • a. I-instantiate ang GPIO Intel FPGA IP core.
   • b. Sa Direksyon ng Data, piliin ang Bidir.
   • c. Sa Lapad ng data, ilagay ang 1.
   • d. I-on ang Gumamit ng differential buffer.
   • e. Sa Register mode, piliin ang wala.
2. Ikonekta ang mga module at ang input at output port tulad ng ipinapakita sa sumusunod na figure:
   Input at Output Ports Koneksyon Halample para sa Intel Stratix 10 Devices
3. Sa Editor ng Assignment, italaga ang nauugnay na pamantayan ng I/O tulad ng ipinapakita sa sumusunod na figure. Maaari mo ring itakda ang kasalukuyang mga pagpipilian sa lakas at slew rate. Kung hindi, ipapalagay ng Intel Quartus Prime software ang mga default na setting.
   BLVDS I/O Assignment sa Intel Quartus Prime Assignment Editor para sa Intel Stratix 10 Devices
4. Mag-compile at magsagawa ng functional simulation gamit ang ModelSim* – Intel FPGA Edition software.

Kaugnay na Impormasyon

• ModelSim – Intel FPGA Edition Software Support
  Nagbibigay ng higit pang impormasyon tungkol sa ModelSim – Intel FPGA Edition software at naglalaman ng iba't ibang mga link sa mga paksa tulad ng pag-install, paggamit, at pag-troubleshoot.
• I/O Standards para sa BLVDS Interface sa Intel FPGA Devices sa pahina 7
  Inililista ang mga pin at I/O na pamantayan na maaari mong manu-manong italaga sa mga sinusuportahang Intel FPGA device para sa mga BLVDS application.
• Disenyo Halamples para sa AN 522
  Nagbibigay ng Intel Quartus Prime na disenyo halampmga ginamit sa tala ng application na ito.

Disenyo HalampMga Alituntunin para sa Mga Intel Arria 10 Device
Naaangkop ang mga hakbang na ito sa mga Intel Arria 10 device na gumagamit lang ng Intel Quartus Prime Standard Edition. Tiyaking ginagamit mo ang GPIO Intel FPGA IP core.

1. Buksan ang StratixV_blvds.qar file upang i-import ang Stratix V na disenyo halampsa Intel Quartus Prime Standard Edition software.
2. Ilipat ang disenyo halampgamitin ang GPIO Intel FPGA IP core:
   • a. Sa menu, piliin ang Project ➤ I-upgrade ang IP Components.
   • b. I-double click ang entity na “ALIOBUF”.
     Ang window ng MegaWizard Plug-In Manager para sa ALTIOBUF IP core ay lilitaw.
   • c. I-off ang Match project/default.
   • d. Sa Kasalukuyang napiling pamilya ng device, piliin ang Arria 10.
   • e. I-click ang Tapusin at pagkatapos ay i-click muli ang Tapusin.
   • f. Sa lalabas na dialog box, i-click ang OK.
     Ginagawa ng software ng Intel Quartus Prime Pro Edition ang proseso ng paglipat at pagkatapos ay ipinapakita ang editor ng parameter ng GPIO IP.
3. I-configure ang GPIO Intel FPGA IP core upang suportahan ang isang bidirectional input at output buffer:
   • a. Sa Direksyon ng Data, piliin ang Bidir.
   • b. Sa Lapad ng data, ilagay ang 1.
   • c. I-on ang Gumamit ng differential buffer.
   • d. I-click ang Tapusin at bumuo ng IP core.
4. Ikonekta ang mga module at ang input at output port tulad ng ipinapakita sa sumusunod na figure:
   Input at Output Ports Koneksyon Halample para sa Intel Arria 10 Devices
5. Sa Editor ng Assignment, italaga ang nauugnay na pamantayan ng I/O tulad ng ipinapakita sa sumusunod na figure. Maaari mo ring itakda ang kasalukuyang mga pagpipilian sa lakas at slew rate. Kung hindi, ipapalagay ng software ng Intel Quartus Prime Standard Edition ang mga default na setting para sa mga Intel Arria 10 device—Differential SSTL-18 Class I o Class II I/O standard.
   BLVDS I/O Assignment sa Intel Quartus Prime Assignment Editor para sa Intel Arria 10 DevicesTandaan:
   Para sa mga Intel Arria 10 device, maaari mong manu-manong italaga ang parehong p at n pin na mga lokasyon para sa mga LVDS pin gamit ang Assignment Editor.
6. Mag-compile at magsagawa ng functional simulation gamit ang ModelSim – Intel FPGA Edition software.

Kaugnay na Impormasyon

• ModelSim – Intel FPGA Edition Software Support
  Nagbibigay ng higit pang impormasyon tungkol sa ModelSim – Intel FPGA Edition software at naglalaman ng iba't ibang mga link sa mga paksa tulad ng pag-install, paggamit, at pag-troubleshoot.
• I/O Standards para sa BLVDS Interface sa Intel FPGA Devices sa pahina 7
  Inililista ang mga pin at I/O na pamantayan na maaari mong manu-manong italaga sa mga sinusuportahang Intel FPGA device para sa mga BLVDS application.
• Disenyo Halamples para sa AN 522
  Nagbibigay ng Intel Quartus Prime na disenyo halampmga ginamit sa tala ng application na ito.

Disenyo HalampMga Alituntunin para sa Mga Intel MAX 10 na Device
Ang mga hakbang na ito ay naaangkop lamang sa mga Intel MAX 10 device. Tiyaking ginagamit mo ang GPIO Lite Intel FPGA IP core.

1. Gumawa ng GPIO Lite Intel FPGA IP core na maaaring suportahan ang isang bidirectional input at output buffer:
   • a. I-instantiate ang GPIO Lite Intel FPGA IP core.
   • b. Sa Direksyon ng Data, piliin ang Bidir.
   • c. Sa Lapad ng data, ilagay ang 1.
   • d. I-on ang Gumamit ng pseudo differential buffer.
   • e. Sa Register mode, piliin ang Bypass.
2. Ikonekta ang mga module at ang input at output port tulad ng ipinapakita sa sumusunod na figure:
    Input at Output Ports Koneksyon Halample para sa Intel MAX 10 Devices
3. Sa Editor ng Assignment, italaga ang nauugnay na pamantayan ng I/O tulad ng ipinapakita sa sumusunod na figure. Maaari mo ring itakda ang kasalukuyang mga pagpipilian sa lakas at slew rate. Kung hindi, ipapalagay ng Intel Quartus Prime software ang mga default na setting.
   BLVDS I/O Assignment sa Intel Quartus Prime Assignment Editor para sa Intel MAX 10 Devices
4. Mag-compile at magsagawa ng functional simulation gamit ang ModelSim – Intel FPGA Edition software.

Kaugnay na Impormasyon

• ModelSim – Intel FPGA Edition Software Support
  Nagbibigay ng higit pang impormasyon tungkol sa ModelSim – Intel FPGA Edition software at naglalaman ng iba't ibang mga link sa mga paksa tulad ng pag-install, paggamit, at pag-troubleshoot.
• I/O Standards para sa BLVDS Interface sa Intel FPGA Devices sa pahina 7
  Inililista ang mga pin at I/O na pamantayan na maaari mong manu-manong italaga sa mga sinusuportahang Intel FPGA device para sa mga BLVDS application.
• Disenyo Halamples para sa AN 522
  Nagbibigay ng Intel Quartus Prime na disenyo halampmga ginamit sa tala ng application na ito.

Disenyo HalampMga Alituntunin para sa Lahat ng Mga Sinusuportahang Device Maliban sa Intel Arria 10, Intel Cyclone 10 GX, at Intel MAX 10

Naaangkop ang mga hakbang na ito sa lahat ng sinusuportahang device maliban sa Intel Arria 10, Intel Cyclone 10 GX, at Intel MAX 10. Tiyaking ginagamit mo ang ALTIOBUF IP core.

1.  Gumawa ng ALTIOBUF IP core na maaaring suportahan ang isang bidirectional input at output buffer:
   • a. I-instantiate ang ALTIOBUF IP core.
   • b. I-configure ang module Bilang isang bidirectional buffer.
   • c. Sa Ano ang bilang ng mga buffer na gagawin, ilagay ang 1.
   • d. I-on ang Gamitin ang differential mode.
2. Ikonekta ang mga module at ang input at output port tulad ng ipinapakita sa sumusunod na figure:
    Input at Output Ports Koneksyon Halample para sa Lahat ng Sinusuportahang Device Maliban sa Intel Arria 10, Intel Cyclone 10 GX, at Intel MAX 10 Device
3. Sa Editor ng Assignment, italaga ang nauugnay na pamantayan ng I/O tulad ng ipinapakita sa sumusunod na figure ayon sa iyong device. Maaari mo ring itakda ang kasalukuyang mga pagpipilian sa lakas at slew rate. Kung hindi, ipapalagay ng Intel Quartus Prime software ang mga default na setting.
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III, at Cyclone III LS device—BLVDS I/O standard sa bidirectional p at n pin gaya ng ipinapakita sa sumusunod na figure.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II, at Cyclone V device—Differential SSTL-2 Class I o Class II I/O na pamantayan.
     BLVDS I/O Assignment sa Intel Quartus Prime Assignment EditorTandaan: Maaari mong manu-manong italaga ang parehong mga lokasyon ng p at n pin para sa bawat sinusuportahang device gamit ang Editor ng Pagtatalaga. Para sa mga sinusuportahang device at sa mga pin na maaari mong manual na italaga, sumangguni sa nauugnay na impormasyon.
4. Mag-compile at magsagawa ng functional simulation gamit ang ModelSim – Intel FPGA Edition software.

Example ng Mga Resulta ng Functional Simulation
Kapag ang signal ng oe ay iginiit, ang BLVDS ay nasa write operation mode. Kapag ang signal ng oe ay deasserted, ang BLVDS ay nasa read operation mode.Tandaan:
Para sa simulation gamit ang Verilog HDL, maaari mong gamitin ang blvds_tb.v testbench, na kasama sa kani-kanilang disenyo example.
Kaugnay na Impormasyon

• ModelSim – Intel FPGA Edition Software Support
  Nagbibigay ng higit pang impormasyon tungkol sa ModelSim – Intel FPGA Edition software at naglalaman ng iba't ibang mga link sa mga paksa tulad ng pag-install, paggamit, at pag-troubleshoot.
• I/O Standards para sa BLVDS Interface sa Intel FPGA Devices sa pahina 7
  Inililista ang mga pin at I/O na pamantayan na maaari mong manu-manong italaga sa mga sinusuportahang Intel FPGA device para sa mga BLVDS application.
• Disenyo Halamples para sa AN 522
  Nagbibigay ng Intel Quartus Prime na disenyo halampmga ginamit sa tala ng application na ito.

Pagsusuri sa Pagganap

Ang multipoint BLVDS performance analysis ay nagpapakita ng epekto ng pagwawakas ng bus, pag-load, mga katangian ng driver at receiver, at ang lokasyon ng receiver mula sa driver sa system. Maaari mong gamitin ang kasamang BLVDS na disenyo halamples upang pag-aralan ang pagganap ng isang multipoint application:

•  Disenyo ng Cyclone III BLVDS halample—ang disenyong ito halampNaaangkop ang le sa lahat ng sinusuportahang serye ng Stratix, Arria, at Cyclone device. Para sa pamilya ng Intel Arria 10 o Intel Cyclone 10 GX device, kailangan mong i-migrate ang dating disenyoample sa kani-kanilang device family muna bago mo ito magamit.
• Intel MAX 10 BLVDS na disenyo halample—ang disenyong ito halampAng le ay naaangkop sa pamilya ng Intel MAX 10 device.
• Disenyo ng Intel Stratix 10 BLVDS halample—ang disenyong ito halampAng le ay naaangkop sa pamilya ng device ng Intel Stratix 10.

Tandaan:
Ang pagsusuri sa pagganap ng isang multipoint BLVDS sa seksyong ito ay batay sa Cyclone III BLVDS input/output buffer information specification (IBIS) model simulation sa HyperLynx*.
Inirerekomenda ng Intel na gamitin mo ang mga modelong ito ng Intel IBIS para sa simulation:

• Stratix III, Stratix IV, at Stratix V device—modelo ng Differential SSTL-2 IBIS na partikular sa device
• Intel Stratix 10, Intel Arria 10(2) at Intel Cyclone 10 GX device:
  •  Output buffer—Differential SSTL-18 IBIS na modelo
  • Buffer ng input—modelo ng LVDS IBIS

Kaugnay na Impormasyon

• Pahina ng Modelo ng Intel FPGA IBIS
  Nagbibigay ng mga pag-download ng mga modelo ng Intel FPGA device.
•  Disenyo Halamples para sa AN 522
  Nagbibigay ng Intel Quartus Prime na disenyo halampmga ginamit sa tala ng application na ito.

Pag-setup ng System

 Multipoint BLVDS na may Cyclone III BLVDS Transceiver
Ipinapakita ng figure na ito ang schematic ng multipoint topology na may sampung Cyclone III BLVDS transceiver (pinangalanang U1 hanggang U10).Ang linya ng paghahatid ng bus ay ipinapalagay na may mga sumusunod na katangian:

•  Isang strip line
•  Katangiang impedance ng 50 Ω
• Katangiang kapasidad na 3.6 pF bawat pulgada
•  Haba ng 10 pulgada
• Ang mga modelo ng Intel Arria 10 IBIS ay preliminary at hindi available sa Intel IBIS model web pahina. Kung kailangan mo itong mga paunang modelong Intel Arria 10 IBIS, makipag-ugnayan sa Intel.
• Bus differential katangian impedance ng humigit-kumulang 100 Ω
•  Ang pagitan ng bawat transceiver na 1 pulgada
• Tinapos ang bus sa magkabilang dulo gamit ang termination resistor RT

• Default na lakas ng drive na 12 mA
• Mga setting ng slow slew rate bilang default
• Pin capacitance ng bawat transceiver na 6 pF
•  Ang stub sa bawat BLVDS transceiver ay isang 1-pulgadang microstrip ng katangian na impedance na 50 Ω at katangiang kapasidad na 3 pF bawat pulgada
•  Ang kapasidad ng koneksyon (konektor, pad, at via sa PCB) ng bawat transceiver sa bus ay ipinapalagay na 2 pF
• Ang kabuuang kapasidad ng bawat load ay humigit-kumulang 11 pF

Para sa 1-inch load spacing, ang distributed capacitance ay katumbas ng 11 pF per inch. Upang bawasan ang pagmuni-muni na dulot ng mga stub, at pati na rin ang paghina ng mga signal na lumalabas
ang driver, isang impedance na tumutugma sa 50 Ω resistor RS ay inilalagay sa output ng bawat transceiver.

Pagwawakas ng Bus
Ang epektibong impedance ng fully loaded na bus ay 52 Ω kung papalitan mo ang bus characteristic capacitance at ang distributed capacitance sa bawat unit length ng setup sa epektibong differential impedance equation. Para sa pinakamainam na integridad ng signal, dapat mong itugma ang RT sa 52 Ω. Ang mga sumusunod na figure ay nagpapakita ng mga epekto ng tugma-, sa ilalim, at labis na pagwawakas sa differential waveform (VID) sa mga pin ng input ng receiver. Ang rate ng data ay 100 Mbps. Sa mga figure na ito, ang under-termination (RT = 25 Ω) ay nagreresulta sa mga reflection at makabuluhang pagbawas ng margin ng ingay. Sa ilang mga kaso, sa ilalim ng pagwawakas kahit na lumalabag sa threshold ng receiver (VTH = ± 100 mV). Kapag ang RT ay binago sa 50 Ω, mayroong isang malaking margin ng ingay na may paggalang sa VTH at ang pagmuni-muni ay bale-wala.

Epekto ng Pagwawakas ng Bus (Driver sa U1, Receiver sa U2)
Sa figure na ito, gumaganap ang U1 bilang transmitter at ang U2 hanggang U10 ang mga receiver.

Epekto ng Pagwawakas ng Bus (Driver sa U1, Receiver sa U10)
Sa figure na ito, gumaganap ang U1 bilang transmitter at ang U2 hanggang U10 ang mga receiver.

Epekto ng Pagwawakas ng Bus (Driver sa U5, Receiver sa U6)
Sa figure na ito, ang U5 ay ang transmitter at ang iba ay mga receiver.

Epekto ng Pagwawakas ng Bus (Driver sa U5, Receiver sa U10)
Sa figure na ito, ang U5 ay ang transmitter at ang iba ay mga receiver.Ang kamag-anak na posisyon ng driver at receiver sa bus ay nakakaapekto rin sa natanggap na kalidad ng signal. Ang pinakamalapit na receiver sa driver ay nakakaranas ng pinakamasamang transmission line effect dahil sa lokasyong ito, ang edge rate ang pinakamabilis. Mas lumalala ito kapag nasa gitna ng bus ang driver.
Para kay example, ihambing ang Figure 16 sa pahina 20 at Figure 18 sa pahina 21. Ang VID sa receiver U6 (driver sa U5) ay nagpapakita ng mas malaking ring kaysa sa receiver U2 (driver sa U1). Sa kabilang banda, ang edge rate ay bumagal kapag ang receiver ay matatagpuan sa malayo mula sa driver. Ang pinakamalaking oras ng pagtaas na naitala ay 1.14 ns kung saan ang driver ay matatagpuan sa isang dulo ng bus (U1) at ang receiver sa kabilang dulo (U10).

Stub Haba
Ang mas mahabang haba ng stub ay hindi lamang nagpapataas ng oras ng paglipad mula sa driver patungo sa receiver, ngunit nagreresulta din sa mas malaking kapasidad ng pagkarga, na nagiging sanhi ng mas malaking pagmuni-muni.

Epekto ng Pagtaas ng Haba ng Stub (Driver sa U1, Receiver sa U10)
Inihahambing ng figure na ito ang VID sa U10 kapag ang haba ng stub ay tinaasan mula sa isang pulgada hanggang dalawang pulgada at ang driver ay nasa U1.

Stub Pagwawakas
Dapat mong itugma ang impedance ng driver sa impedance na katangian ng stub. Ang paglalagay ng series termination resistor RS sa output ng driver ay lubos na nakakabawas sa masamang epekto ng transmission line na dulot ng mahabang stub at mabilis na mga rate ng gilid. Bilang karagdagan, ang RS ay maaaring baguhin upang mapahina ang VID upang matugunan ang detalye ng receiver.

Epekto ng Stub Termination (Driver sa U1, Receiver sa U2 at U10)
Inihahambing ng figure na ito ang VID sa U2 at U10 kapag nagpapadala ang U1.

Rate ng Slew ng Driver
Ang isang mabilis na slew rate ay nakakatulong upang mapabuti ang oras ng pagtaas, lalo na sa receiver na pinakamalayo mula sa driver. Gayunpaman, pinalalaki rin ng mas mabilis na slew rate ang pag-ring dahil sa pagmuni-muni.

Epekto ng Driver Edge Rate (Driver sa U1, Receiver sa U2 at U10)
Ipinapakita ng figure na ito ang epekto ng slew rate ng driver. Ang isang paghahambing ay ginawa sa pagitan ng mabagal at mabilis na slew rate na may 12 mA drive strength. Ang driver ay nasa U1 at ang mga differential waveform sa U2 at U10 ay sinusuri.

Pangkalahatang Pagganap ng System

Ang pinakamataas na rate ng data na sinusuportahan ng isang multipoint na BLVDS ay tinutukoy sa pamamagitan ng pagtingin sa eye diagram ng pinakamalayo na receiver mula sa isang driver. Sa lokasyong ito, ang ipinadalang signal ay may pinakamabagal na rate ng gilid at nakakaapekto sa pagbubukas ng mata. Bagama't ang kalidad ng natanggap na signal at ang layunin ng margin ng ingay ay nakasalalay sa mga aplikasyon, mas malawak ang pagbubukas ng mata, mas mabuti. Gayunpaman, dapat mo ring suriin ang receiver na pinakamalapit sa driver, dahil ang transmission line effects ay mas malala kung ang receiver ay matatagpuan mas malapit sa driver.
Figure 23. Eye Diagram sa 400 Mbps (Driver sa U1, Receiver sa U2 at U10)
Inilalarawan ng figure na ito ang mga diagram ng mata sa U2 (pulang kurba) at U10 (asul na kurba) para sa rate ng data sa 400 Mbps. Ang random na jitter ng 1% unit interval ay ipinapalagay sa simulation. Ang driver ay nasa U1 na may default na kasalukuyang lakas at mga setting ng slew rate. Ang bus ay punong puno ng pinakamainam na RT = 50 Ω. Ang pinakamaliit na pagbubukas ng mata ay nasa U10, na pinakamalayo sa U1. Ang taas ng mata sampna humantong sa 0.5 unit interval ay 692 mV at 543 mV para sa U2 at U10, ayon sa pagkakabanggit. Mayroong malaking margin ng ingay na may paggalang sa VTH = ±100 mV para sa parehong mga kaso.

Kasaysayan ng Pagbabago ng Dokumento para sa AN 522: Pagpapatupad ng Bus LVDS Interface sa Mga Sinusuportahang Intel FPGA Device Families

Mga Dokumento / Mga Mapagkukunan

intel AN 522 Pagpapatupad ng Bus LVDS Interface sa Mga Sinusuportahang FPGA Device Families [pdf] Gabay sa Gumagamit AN 522 Pagpapatupad ng Bus LVDS Interface sa Mga Sinusuportahang FPGA Device Families, AN 522, Pagpapatupad ng Bus LVDS Interface sa Mga Sinusuportahang FPGA Device Families, Interface sa Mga Sinusuportahang FPGA Device Families, FPGA Device Families

Mga sanggunian

• User Manual