intel AN 522 在支援的 FPGA 裝置系列中實作匯流排 LVDS 介面

匯流排 LVDS (BLVDS) 將 LVDS 點對點通訊的功能擴展到多點配置。多點 BLVDS 為多點背板應用提供了高效率的解決方案。

英特爾 FPGA 設備中的 BLVDS 實現支持

您可以使用所列的 I/O 標準在這些 Intel 裝置中實作 BLVDS 介面。

筆記：
這些裝置中的可編程驅動強度和轉換速率功能可讓您自訂多點系統以獲得最佳性能。要確定支援的最大數據速率，請根據您的特定係統設定和應用執行模擬或測量。
BLVDS 結束view 第 4 頁
英特爾設備中的 BLVDS 技術第 6 頁
BLVDS 功耗第 9 頁
BLVDS 設計Examp第 10 頁的文件
第 17 頁的效能分析
AN 522 的文件修訂歷史：在支援的 Intel FPGA 裝置系列中實作匯流排 LVDS 介面（第 25 頁）
相關資訊
英特爾 FPGA 裝置中 BLVDS 介面的 I/O 標準第 7 頁

BLVDS 結束view

典型的多點 BLVDS 系統由許多連接到匯流排的傳送器和接收器對（收發器）組成。
多點 BLVDS上圖中的配置提供雙向半雙工通信，同時最大限度地減少互連密度。任何收發器都可以充當發射器的角色，而其餘收發器則充當接收器（一次只能有一個發射器處於活動狀態）。通常需要透過協定或硬體解決方案進行匯流排流量控制，以避免總線上的驅動程式爭用。總線上的電容負載和端接對多點 BLVDS 的效能影響很大。
設計考慮因素
良好的多點設計必須考慮總線上的電容負載和端接，以獲得更好的訊號完整性。您可以透過選擇具有低引腳電容的收發器、低電容的連接器並保持短截線長度來最大限度地減少負載電容。多點 BLVDS 設計考量之一是滿載匯流排的有效差分阻抗（稱為有效阻抗）和通過匯流排的傳播延遲。其他多點 BLVDS 設計考量包括故障安全偏移、連接器類型和引腳排列、PCB 匯流排走線佈局和驅動器邊緣速率規格。
有效阻抗
有效阻抗取決於總線走線特性阻抗 Zo 和總線上的電容負載。連接器、插卡上的存根、封裝和接收器輸入電容都會產生電容負載，進而降低匯流排有效阻抗。
方程 1. 有效差分阻抗方程
使用此方程式可近似計算負載匯流排的有效差分阻抗 (Zeff)。在哪裡：

• Zdiff (Ω) ≈ 2 × Zo = 總線的差分特性阻抗
•  Co (pF/inch) = 總線單位長度的特性電容
• CL (pF) = 每個負載的電容
•  N = 總線上的負載數量
•  H（英吋）= d × N = 總線總長度
•  d（英吋）= 每個插卡之間的間距
•  Cd (pF/inch) = CL/d = 總線上單位長度的分佈電容

負載電容的增加或插入卡片之間的間距更近會降低有效阻抗。為了優化系統效能，選擇低電容收發器和連接器非常重要。連接器和收發器 I/O 接腳之間的每個接收器短截線長度應盡可能短。
歸一化有效阻抗與 Cd/Co 的比較
此圖顯示了分佈電容對歸一化有效阻抗的影響。總線的每一端都需要終止，而資料在兩個方向上流動。為了減少總線上的反射和振鈴，必須將終端電阻器與有效阻抗相匹配。對於 Cd/Co = 3 的系統，有效阻抗是 Zdiff 的 0.5 倍。透過匯流排上的雙終端，駕駛者看到的等效負載為 Zdiff 的 0.25 倍；從而減少接收器輸入端的訊號擺幅和差分雜訊容限（如果使用標準 LVDS 驅動器）。 BLVDS 驅動器透過增加驅動電流來解決此問題，以實現類似的電壓tage 在接收器輸入端擺動。
傳播延遲
傳播延遲 (tPD = Zo × Co) 是透過單位長度傳輸線的時間延遲。這取決於特性阻抗和特性
總線的電容。
有效傳播延遲
對於負載總線，您可以使用此方程式計算有效傳播延遲。您可以計算訊號從驅動器 A 傳播到接收器 B 的時間，即 tPDEFF × 驅動器 A 和接收器 B 之間的線路長度。

英特爾設備中的 BLVDS 技術

在支援的 Intel 裝置中，由 1.8 V（Intel Arria 10 和 Intel Cyclone 10 GX 裝置）或 2.5 V（其他支援的裝置）VCCIO 供電的任何行或列 I/bank 均支援 BLVDS 介面。在這些 I/O Bank 中，差分 I/O 引腳支援該接口，但專用時脈輸入或時脈輸出引腳不支援此介面。然而，在 Intel Arria 10 和 Intel Cyclone 10 GX 裝置中，用作通用 I/O 的專用時脈引腳支援 BLVDS 介面。

•  BLVDS 發射器使用兩個單端輸出緩衝器，其中第二個輸出緩衝器被編程為反相。
•  BLVDS 接收器使用專用的 LVDS 輸入緩衝器。

支援的裝置中的 BLVDS I/O 緩衝區根據應用程式類型使用不同的輸入或輸出緩衝區：

• 多點應用—根據裝置是用於驅動器還是接收器操作來使用輸入或輸出緩衝區。
• 多點應用－輸出緩衝器和輸入緩衝器共用相同的I/O引腳。當 LVDS 輸出緩衝器不發送訊號時，您需要一個輸出啟用 (oe) 訊號來使其處於三態。
•  請勿為輸出緩衝器啟用片上串列匹配 (RS OCT)。
• 在輸出緩衝器處使用外部電阻器來提供與插卡上的存根相符的阻抗。
• 不要為差分輸入緩衝器使能片上差分終端（RD OCT），因為總線終端通常是使用總線兩端的外部終端電阻來實現的。

英特爾 FPGA 裝置中 BLVDS 介面的 I/O 標準
您可以使用相關 I/O 標準和支援的 Intel 設備的電流強度需求來實作 BLVDS 介面。
I/O 標準與功能 支援支援的 Intel 裝置中的 BLVDS 接口

1.  DIFFIO_TX 腳位不支援真正的 LVDS 差分接收器。

有關更多信息，請參閱相關資訊部分中列出的相應設備文件：

• 有關引腳分配信息，請參閱器件引腳分配 files.
• 有關 I/O 標準功能，請參閱設備手冊 I/O 章節。
•  有關電氣規格，請參閱裝置資料表或直流和開關特性文件。

相關資訊

•  Intel Stratix 10 引腳分配 Files
•  Stratix V 引腳分配 Files
• Stratix IV 引腳分配 Files
•  Stratix III 裝置引腳分配 Files
•  Intel Arria 10 裝置接腳分配 Files
•  Arria V 裝置引腳分配 Files
•  Arria II GX 裝置引腳分配 Files
• Intel Cyclone 10 GX 裝置接腳分配 Files
• Intel Cyclone 10 LP 裝置接腳分配 Files
• Cyclone V 裝置接腳分配 Files
•  Cyclone IV 裝置接腳分配 Files
• Cyclone III 裝置接腳分配 Files
• MAX 10 裝置接腳分配 Files
• Intel Stratix 10 通用 I/O 用戶指南
•  Stratix V 裝置中的 I/O 特性
•  Stratix IV 裝置中的 I/O 特性
•  Stratix III 裝置 I/O 特性
• Stratix V 裝置中的 I/O 特性
•  Stratix IV 裝置中的 I/O 特性
•  Stratix III 裝置 I/O 特性
•  Intel Arria 10 裝置中的 I/O 和高速 I/O
•  Arria V 裝置中的 I/O 特性
• Arria II 裝置中的 I/O 特性
•  Intel Cyclone 10 GX 裝置中的 I/O 和高速 I/O
•  Intel Cyclone 10 LP 裝置中的 I/O 和高速 I/O
• Cyclone V 裝置中的 I/O 特性
• Cyclone IV 裝置中的 I/O 特性
•  Cyclone III 裝置系列中的 I/O 特性
• MAX 10 通用 I/O 使用者指南
•  Intel Stratix 10 裝置資料表
• Stratix V 裝置資料表
•  Stratix IV 裝置的直流和開關特性
•  Stratix III 裝置資料表：直流與開關特性
•  英特爾 Arria 10 設備資料表
•  Arria V 裝置資料表
• Arria II 裝置的裝置資料表
• Intel Cyclone 10 GX 裝置資料表
•  Intel Cyclone 10 LP 裝置資料表
•  Cyclone V 裝置資料表
•  Cyclone IV 裝置資料表
• Cyclone III 裝置資料表
• MAX 10 裝置資料表

BLVDS 功耗

• 在將您的設計實作到裝置中之前，請針對您所使用的支援元件使用基於 Excel 的 EPE，以取得 BLVDS I/O 功耗的估計值。
•  對於輸入和雙向引腳，BLVDS 輸入緩衝器始終啟用。如果總線上有開關活動（例如amp例如，其他收發器正在發送和接收數據，但 Cyclone III 裝置不是預期的接收者）。
•  如果您使用 BLVDS 作為多點應用中的輸入緩衝區或多點應用中的雙向緩衝區，Intel 建議輸入包含總線上所有活動的切換率，而不僅僅是用於 Intel 裝置 BLVDS 輸入緩衝區的活動。

ExampEPE 中的 BLVDS I/O 資料條目文件
此圖顯示了 Cyclone III EPE 中的 BLVDS I/O 條目。有關在其他支援的 Intel 裝置的 EPE 中所選的 I/O 標準，請參閱相關資訊。Intel 建議您在完成設計後使用 Intel Quartus Prime Power Analyzer Tool 執行準確的 BLVDS I/O 功耗分析。佈局佈線完成後，功耗分析器工具會根據設計的具體情況估算功耗。功率分析器工具結合了使用者輸入的、模擬導出的和估計的訊號活動，與詳細的電路模型結合，產生非常準確的功率估計。
相關資訊

• 功耗分析章節，Intel Quartus Prime 專業版手冊
  提供有關適用於 Intel Stratix 10、Intel Arria 10 和 Intel Cyclone 10 GX 裝置系列的 Intel Quartus Prime Pro Edition Power Analyzer 工具的更多資訊。
• 功耗分析章節，Intel Quartus Prime 標準版手冊
  提供適用於Stratix V、Stratix IV、Stratix III、Arria V、Arria II、Intel Cyclone 10 LP、Cyclone V、Cyclone IV、Cyclone III LS、Cyclone III 和Intel 的Intel Quartus Prime 標準版功耗分析器工具的更多資訊最多 10 個裝置系列。
• 早期功耗估算器 (EPE) 和功耗分析器頁面
  提供有關 EPE 和 Intel Quartus Prime Power Analyzer 工具的更多資訊。
• 在支援的 Intel FPGA 設備系列中實作匯流排 LVDS 介面第 3 頁
  列出要在 EPE 中選擇的 I/O 標準，以估計 BLVDS 功耗。

BLVDS 設計Example
設計前amp此檔案向您展示如何使用 Intel Quartus Prime 軟體中的相關通用 I/O (GPIO) IP 核心在支援的裝置中實例化 BLVDS I/O 緩衝區。

•  Intel Stratix 10、Intel Arria 10 和 Intel Cyclone 10 GX 裝置 — 使用 GPIO Intel FPGA IP 核心。
•  Intel MAX 10 裝置—使用 GPIO Lite Intel FPGA IP 核。
•  所有其他支援的裝置 — 使用 ALTIOBUF IP 核。

您可以下載設計examp文件來自相關資訊的連結。對於 BLVDS I/O 緩衝區實例，Intel 建議下列項目：

•  在差分模式開啟的情況下以雙向模式實現 GPIO IP 核。
•  將 I/O 標準分配給雙向引腳：
•  BLVDS—英特爾 Cyclone 10 LP、Cyclone IV、Cyclone III 和英特爾 MAX 10 裝置。
•  差分 SSTL-2 I 類或 II 類 — Stratix V、Stratix IV、Stratix III、Arria V、Arria II 和 Cyclone V 裝置。
• 差分 SSTL-18 I 類或 II 類 — Intel Stratix 10、Intel Arria 10 和 Intel Cyclone 10 GX 裝置。

寫入和讀取操作期間的輸入或輸出緩衝器操作

• oe 連接埠接收來自裝置核心的 oe 訊號以啟用或停用單端輸出緩衝器。
•  在讀取操作期間保持 oe 訊號為低電平以使輸出緩衝器處於三態。
•  與閘的功能是阻止傳輸的訊號返回裝置核心。差分輸入緩衝器始終啟用。

相關資訊

•  I/O 緩衝器 (ALTIOBUF) IP 內核用戶指南
•  GPIO IP 核子用戶指南
•  MAX 10 I/O 實施指南
• 英特爾 FPGA IP 內核簡介
• 設計防爆ampAN 522 的文件

提供 Intel Quartus Prime 設計擴展amp本應用筆記中使用的文件。
設計防爆ampIntel Stratix 10 裝置指南
這些步驟僅適用於 Intel Stratix 10 裝置。確保您使用 GPIO Intel FPGA IP 核。

1. 建立一個可支援雙向輸入和輸出緩衝區的 GPIO Intel FPGA IP 核：
   • A。實例化 GPIO Intel FPGA IP 核心。
   • b.在資料方向中，選擇 Bidir。
   • C。在資料寬度中，輸入 1。
   • d.打開使用差分緩衝區。
   • e.在註冊模式下，選擇無。
2. 連接模組及輸入輸出埠如下圖所示：
   輸入和輸出連接埠連接 ExampIntel Stratix 10 裝置的文件
3. 在指派編輯器中，指派相關的 I/O 標準，如下圖所示。您也可以設定電流強度和轉換速率選項。否則，Intel Quartus Prime 軟體採用預設設定。
   Intel Stratix 10 裝置的 Intel Quartus Prime 分配編輯器中的 BLVDS I/O 分配
4. 使用 ModelSim* – 英特爾 FPGA 版軟體編譯並執行功能模擬。

相關資訊

• ModelSim – 英特爾 FPGA 版軟體支持
  提供有關 ModelSim – 英特爾 FPGA 版軟體的更多信息，並包含安裝、使用和故障排除等主題的各種連結。
• 英特爾 FPGA 裝置中 BLVDS 介面的 I/O 標準第 7 頁
  列出了您可以在支援的 BLVDS 應用的 Intel FPGA 設備中手動分配的引腳和 I/O 標準。
• 設計防爆ampAN 522 的文件
  提供 Intel Quartus Prime 設計擴展amp本應用筆記中使用的文件。

設計防爆ampIntel Arria 10 設備指南
這些步驟僅適用於使用 Intel Quartus Prime 標準版的 Intel Arria 10 裝置。確保您使用 GPIO Intel FPGA IP 核。

1. 開啟 StratixV_blvds.qar file 導入 Stratix V 設計 examp檔案導入 Intel Quartus Prime 標準版軟體。
2. 遷移設計前amp使用 GPIO Intel FPGA IP 核的檔案：
   • A。在選單上，選擇項目 ➤ 升級 IP 元件。
   • b.雙擊“ALIOBUF”實體。
     將出現 ALTIOBUF IP 核的 MegaWizard Plug-In Manager 視窗。
   • C。關閉“匹配項目/預設”。
   • d.在目前選擇的裝置系列中，選擇 Arria 10。
   • e.按一下“完成”，然後再次按一下“完成”。
   • F。在出現的對話方塊中，按一下「確定」。
     Intel Quartus Prime Pro Edition 軟體執行遷移過程，然後顯示 GPIO IP 參數編輯器。
3. 配置 GPIO Intel FPGA IP 核以支援雙向輸入和輸出緩衝區：
   • A。在資料方向中，選擇 Bidir。
   • b.在資料寬度中，輸入 1。
   • C。打開使用差分緩衝區。
   • d.點擊 Finish 並產生 IP 核。
4. 連接模組及輸入輸出埠如下圖所示：
   輸入和輸出連接埠連接 ExampIntel Arria 10 裝置的文件
5. 在指派編輯器中，指派相關的 I/O 標準，如下圖所示。您也可以設定電流強度和轉換速率選項。否則，Intel Quartus Prime 標準版軟體採用 Intel Arria 10 元件的預設設定 — 差分 SSTL-18 I 類別或 II 類 I/O 標準。
   Intel Arria 10 裝置的 Intel Quartus Prime 分配編輯器中的 BLVDS I/O 分配筆記：
   對於 Intel Arria 10 裝置，您可以使用指派編輯器手動指派 LVDS 引腳的 p 和 n 引腳位置。
6. 使用 ModelSim – 英特爾 FPGA 版軟體編譯並執行功能模擬。

相關資訊

• ModelSim – 英特爾 FPGA 版軟體支持
  提供有關 ModelSim – 英特爾 FPGA 版軟體的更多信息，並包含安裝、使用和故障排除等主題的各種連結。
• 英特爾 FPGA 裝置中 BLVDS 介面的 I/O 標準第 7 頁
  列出了您可以在支援的 BLVDS 應用的 Intel FPGA 設備中手動分配的引腳和 I/O 標準。
• 設計防爆ampAN 522 的文件
  提供 Intel Quartus Prime 設計擴展amp本應用筆記中使用的文件。

設計防爆ampMAX 10 裝置指南
這些步驟僅適用於 MAX 10 裝置。確保您使用 GPIO Lite Intel FPGA IP 核。

1. 建立可支援雙向輸入和輸出緩衝區的 GPIO Lite Intel FPGA IP 核：
   • A。實例化 GPIO Lite Intel FPGA IP 核心。
   • b.在資料方向中，選擇 Bidir。
   • C。在資料寬度中，輸入 1。
   • d.開啟使用偽差分緩衝區。
   • e.在暫存器模式下，選擇旁路。
2. 連接模組及輸入輸出埠如下圖所示：
    輸入和輸出連接埠連接 Examp適用於 MAX 10 裝置的文件
3. 在指派編輯器中，指派相關的 I/O 標準，如下圖所示。您也可以設定電流強度和轉換速率選項。否則，Intel Quartus Prime 軟體採用預設設定。
   Intel Quartus Prime 指派編輯器中針對 MAX 10 元件的 BLVDS I/O 指派
4. 使用 ModelSim – 英特爾 FPGA 版軟體編譯並執行功能模擬。

相關資訊

• ModelSim – 英特爾 FPGA 版軟體支持
  提供有關 ModelSim – 英特爾 FPGA 版軟體的更多信息，並包含安裝、使用和故障排除等主題的各種連結。
• 英特爾 FPGA 裝置中 BLVDS 介面的 I/O 標準第 7 頁
  列出了您可以在支援的 BLVDS 應用的 Intel FPGA 設備中手動分配的引腳和 I/O 標準。
• 設計防爆ampAN 522 的文件
  提供 Intel Quartus Prime 設計擴展amp本應用筆記中使用的文件。

設計防爆amp適用於 Intel Arria 10、Intel Cyclone 10 GX 和 Intel MAX 10 之外的所有支援裝置的指南

這些步驟適用於 Intel Arria 10、Intel Cyclone 10 GX 和 Intel MAX 10 之外的所有支援裝置。

1.  建立可支援雙向輸入和輸出緩衝區的 ALTIOBUF IP 核：
   • A。實例化 ALTIOBUF IP 核。
   • b.將模組配置為雙向緩衝區。
   • C。在要實例化的緩衝區數量是多少中，輸入 1。
   • d.開啟使用差分模式。
2. 連接模組及輸入輸出埠如下圖所示：
    輸入和輸出連接埠連接 Examp適用於 Intel Arria 10、Intel Cyclone 10 GX 和 Intel MAX 10 裝置之外的所有支援裝置的文件
3. 在指派編輯器中，根據您的裝置指派相關的 I/O 標準，如下圖所示。您也可以設定電流強度和轉換速率選項。否則，Intel Quartus Prime 軟體採用預設設定。
   • Intel Cyclone 10 LP、Cyclone IV、Cyclone III 和 Cyclone III LS 裝置 — 雙向 p 和 n 腳的 BLVDS I/O 標準，如下圖所示。
   • Stratix V、Stratix IV、Stratix III、Arria V、Arria II 和 Cyclone V 裝置 — 差分 SSTL-2 I 類或 II 類 I/O 標準。
     Intel Quartus Prime 指派編輯器中的 BLVDS I/O 分配筆記： 您可以使用指派編輯器為每個支援的裝置手動指派 p 和 n 引腳位置。對於支援的設備以及您可以手動指派的管腳，請參閱相關資訊。
4. 使用 ModelSim – 英特爾 FPGA 版軟體編譯並執行功能模擬。

Examp功能仿真結果文件
當 oe 訊號置位時，BLVDS 處於寫入操作模式。當 oe 訊號無效時，BLVDS 處於讀取操作模式。筆記：
對於使用 Verilog HDL 進行仿真，您可以使用 blvds_tb.v 測試平台，該測試平台包含在對應的設計 ex 中amp勒。
相關資訊

• ModelSim – 英特爾 FPGA 版軟體支持
  提供有關 ModelSim – 英特爾 FPGA 版軟體的更多信息，並包含安裝、使用和故障排除等主題的各種連結。
• 英特爾 FPGA 裝置中 BLVDS 介面的 I/O 標準第 7 頁
  列出了您可以在支援的 BLVDS 應用的 Intel FPGA 設備中手動分配的引腳和 I/O 標準。
• 設計防爆ampAN 522 的文件
  提供 Intel Quartus Prime 設計擴展amp本應用筆記中使用的文件。

績效分析

多點 BLVDS 效能分析展示了匯流排終端、負載、驅動器和接收器特性以及接收器與驅動器的位置對系統的影響。您可以使用隨附的 BLVDS 設計擴充amp用於分析多點應用程式效能的檔案：

•  Cyclone III BLVDS 設計擴展ample——這個設計前amp此文件適用於所有受支援的 Stratix、Arria 和 Cyclone 裝置系列。對於 Intel Arria 10 或 Intel Cyclone 10 GX 裝置系列，您需要遷移設計 examp在使用之前，請先將文件新增至對應的設備系列。
• 英特爾 MAX 10 BLVDS 設計擴展ample——這個設計前amp此檔案適用於 Intel MAX 10 裝置系列。
• Intel Stratix 10 BLVDS 設計擴展ample——這個設計前amp該檔案適用於 Intel Stratix 10 裝置系列。

筆記：
本節中的多點 BLVDS 效能分析是基於 HyperLynx* 中的 Cyclone III BLVDS 輸入/輸出緩衝區資訊規格 (IBIS) 模型模擬。
英特爾建議您使用以下英特爾 IBIS 模型進行模擬：

• Stratix III、Stratix IV 和 Stratix V 裝置 — 裝置特定的差分 SSTL-2 IBIS 模型
• 英特爾 Stratix 10、英特爾 Arria 10(2) 和英特爾 Cyclone 10 GX 裝置：
  •  輸出緩衝器—差分SSTL-18 IBIS模型
  • 輸入緩衝器—LVDS IBIS模型

相關資訊

• 英特爾 FPGA IBIS 模型頁面
  提供 Intel FPGA 裝置模型的下載。
•  設計防爆ampAN 522 的文件
  提供 Intel Quartus Prime 設計擴展amp本應用筆記中使用的文件。

系統設定

 帶有 Cyclone III BLVDS 收發器的多點 BLVDS
此圖顯示了具有 1 個 Cyclone III BLVDS 收發器（名為 U10 至 UXNUMX）的多點拓樸示意圖。假設總線傳輸線具有以下特性：

•  帶狀線
•  特性阻抗50Ω
• 特性電容為每英吋 3.6 pF
•  長度10英寸
• 英特爾 Arria 10 IBIS 模型是初步的，在英特爾 IBIS 模型上不可用 web 頁。如果您需要這些初步的 Intel Arria 10 IBIS 模型，請聯絡 Intel。
• 總線差分特性阻抗約為 100 Ω
•  每個收發器之間的間距為 1 英寸
• 總線兩端以終端電阻 RT 終止

• 預設驅動強度為 12 mA
• 預設情況下的慢擺率設定
• 每個收發器的引腳電容為 6 pF
•  每個 BLVDS 收發器上的短截線是每英吋特性阻抗為 1 Ω、特性電容為 50 pF 的 3 英吋微帶線
•  每個收發器與匯流排的連接（連接器、焊盤和 PCB 中的過孔）的電容假設為 2 pF
• 每個負載的總電容約為 11 pF

對於 1 英吋負載間距，分佈電容等於每英吋 11 pF。為了減少由短截線引起的反射，並衰減來自短截線的訊號
對於驅動器，每個收發器的輸出端放置一個阻抗匹配的 50 Ω 電阻器 RS。

巴士總站
如果將匯流排特性電容和裝置單位長度的分佈電容代入有效差分阻抗方程，則滿載匯流排的有效阻抗為 52 Ω。為了獲得最佳訊號完整性，必須將 RT 匹配到 52 Ω。下圖顯示了匹配、欠壓和過度端接對接收器輸入引腳處差分波形 (VID) 的影響。數據速率為 100 Mbps。在這些圖中，端接不足 (RT = 25 Ω) 會導致反射並顯著降低雜訊容限。在某些情況下，欠端接甚至違反了接收器閾值 (VTH = ±100 mV)。當 RT 變更為 50 Ω 時，相對於 VTH 存在很大的雜訊容限，且反射可以忽略不計。

總線終端的影響（U1 中的驅動器，U2 中的接收器）
圖中，U1 作為發送器，U2 至 U10 為接收器。

總線終端的影響（U1 中的驅動器，U10 中的接收器）
圖中，U1 作為發送器，U2 至 U10 為接收器。

總線終端的影響（U5 中的驅動器，U6 中的接收器）
圖中U5為發射端，其餘為接收端。

總線終端的影響（U5 中的驅動器，U10 中的接收器）
圖中U5為發射端，其餘為接收端。在總線上驅動器和接收器的相對位置也會影響接收訊號的品質。距離驅動器最近的接收器經歷最差的傳輸線效應，因為在這個位置，邊緣速率是最快的。當司機位於公車中間時，情況會變得更糟。
對於前amp例如，比較第16 頁上的圖20 和第18 頁上的圖21。 。另一方面，當接收器距離驅動器較遠時，邊緣速率會減慢。記錄的最大上升時間為 6 ns，驅動器位於匯流排一端 (U5)，接收器位於另一端 (U2)。

短截線長度
較長的短截線長度不僅會增加從驅動器到接收器的飛行時間，而且會導致較大的負載電容，從而導致較大的反射。

增加短截線長度的影響（U1 中的驅動器，U10 中的接收器）
此圖比較了當短截線長度從一英吋增加到兩英吋且磁碟機處於 U10 時 U1 處的 VID。

存根終止
您必須將驅動器阻抗與短截線特性阻抗相匹配。在驅動器輸出端放置串聯終端電阻 RS 可以大幅減少由長短截線和快速邊緣速率引起的不利傳輸線效應。此外，可以改變RS來衰減VID以滿足接收器的規格。

存根終端的影響（U1 中的驅動器、U2 和 U10 中的接收器）
此圖比較了 U2 傳輸時 U10 和 U1 處的 VID。

驅動器轉換率
快速轉換速率有助於改善上升時間，尤其是在距離驅動器最遠的接收器。然而，更快的轉換速率也會放大反射引起的振鈴。

驅動器邊緣速率的影響（U1 中的驅動器、U2 和 U10 中的接收器）
此圖顯示了驅動器壓擺率的影響。對具有 12 mA 驅動強度的慢速和快速轉換速率進行了比較。驅動器位於 U1，並檢查 U2 和 U10 處的差分波形。

整體系統效能

多點 BLVDS 支援的最高資料速率是透過查看距離驅動器最遠的接收器的眼圖來確定。在此位置，傳輸的訊號具有最慢的邊緣速率並影響眼圖張開。儘管接收訊號的品質和雜訊容限目標取決於應用，但眼圖張開得越寬越好。但是，您還必須檢查距離驅動器最近的接收器，因為如果接收器距離驅動器較近，傳輸線效應往往會更差。
圖 23. 400 Mbps 時的眼圖（U1 中的驅動器，U2 和 U10 中的接收器）
此圖顯示了資料速率為 2 Mbps 時 U10（紅色曲線）和 U400（藍色曲線）處的眼圖。模擬中假設有 1% 單位間隔的隨機抖動。驅動器處於 U1，具有預設電流強度和轉換速率設定。匯流排滿載時最佳 RT = 50 Ω。最小的眼圖張開位於 U10，距離 U1 最遠。眼高sampU0.5 和 U692 在 543 個單位間隔的 LED 電壓分別為 2 mV 和 10 mV。對於這兩種情況，VTH = ±100 mV 都有相當大的雜訊容限。

AN 522 的文件修訂歷史：在支援的英特爾 FPGA 裝置系列中實作匯流排 LVDS 接口

文件/資源

intel AN 522 在支援的 FPGA 裝置系列中實作匯流排 LVDS 介面 [pdf] 使用者指南 AN 522 在支援的 FPGA 裝置系列中實現總線 LVDS 接口，AN 522，在支援的 FPGA 裝置系列中實現匯流排 LVDS 接口，在支援的 FPGA 裝置系列中實作接口，FPGA 裝置系列

參考

• 使用者手冊