Intel AN 522 समर्थित FPGA डिवाइस परिवारों में बस LVDS इंटरफ़ेस लागू कर रहा है

बस एलवीडीएस (बीएलवीडीएस) एलवीडीएस पॉइंट-टू-पॉइंट संचार की क्षमता को मल्टीपॉइंट कॉन्फ़िगरेशन तक बढ़ाता है। मल्टीपॉइंट बीएलवीडीएस मल्टीपॉइंट बैकप्लेन अनुप्रयोगों के लिए एक कुशल समाधान प्रदान करता है।

Intel FPGA उपकरणों में BLVDS कार्यान्वयन समर्थन

आप सूचीबद्ध I/O मानकों का उपयोग करके इन Intel उपकरणों में BLVDS इंटरफेस लागू कर सकते हैं।

टिप्पणी:
इन उपकरणों में प्रोग्रामेबल ड्राइव स्ट्रेंथ और स्लीव रेट विशेषताएं आपको अधिकतम प्रदर्शन के लिए अपने मल्टीपॉइंट सिस्टम को अनुकूलित करने की अनुमति देती हैं। समर्थित अधिकतम डेटा दर निर्धारित करने के लिए, अपने विशिष्ट सिस्टम सेटअप और एप्लिकेशन के आधार पर सिमुलेशन या मापन करें।
बीएलवीडीएस ओवरview पेज 4 पर
पेज 6 पर Intel डिवाइसेस में BLVDS टेक्नोलॉजी
पृष्ठ 9 पर BLVDS बिजली की खपत
बीएलवीडीएस डिजाइन पूर्वampले पेज 10 पर
प्रदर्शन विश्लेषण पृष्ठ 17 पर
AN 522 के लिए दस्तावेज़ संशोधन इतिहास: पृष्ठ 25 पर समर्थित Intel FPGA डिवाइस परिवारों में बस LVDS इंटरफ़ेस लागू करना
संबंधित जानकारी
पृष्ठ 7 पर Intel FPGA उपकरणों में BLVDS इंटरफ़ेस के लिए I/O मानक

बीएलवीडीएस ओवरview

विशिष्ट मल्टीपॉइंट BLVDS प्रणाली में कई ट्रांसमीटर और रिसीवर जोड़े (ट्रांसीवर) होते हैं जो बस से जुड़े होते हैं।
मल्टीपॉइंट बीएलवीडीएसपूर्ववर्ती चित्र में विन्यास इंटरकनेक्ट घनत्व को कम करते हुए द्विदिश आधा-द्वैध संचार प्रदान करता है। कोई भी ट्रांसीवर एक ट्रांसमीटर की भूमिका ग्रहण कर सकता है, शेष ट्रांसीवर रिसीवर के रूप में कार्य करता है (एक समय में केवल एक ट्रांसमीटर सक्रिय हो सकता है)। बस यातायात नियंत्रण, या तो एक प्रोटोकॉल या हार्डवेयर समाधान के माध्यम से आमतौर पर बस में चालक विवाद से बचने के लिए आवश्यक होता है। बस पर कैपेसिटिव लोडिंग और टर्मिनेशन से मल्टीपॉइंट बीएलवीडीएस का प्रदर्शन बहुत प्रभावित होता है।
डिज़ाइन संबंधी विचार
बेहतर सिग्नल अखंडता प्राप्त करने के लिए एक अच्छे मल्टीपॉइंट डिज़ाइन को बस में कैपेसिटिव लोड और टर्मिनेशन पर विचार करना चाहिए। आप लो पिन कैपेसिटेंस वाले ट्रांसीवर, कम कैपेसिटेंस वाले कनेक्टर और स्टब की लंबाई को छोटा रखकर लोड कैपेसिटेंस को कम कर सकते हैं। मल्टीपॉइंट बीएलवीडीएस डिज़ाइन विचार में से एक पूरी तरह से भरी हुई बस का प्रभावी अंतर प्रतिबाधा है, जिसे प्रभावी प्रतिबाधा कहा जाता है, और बस के माध्यम से प्रसार विलंब होता है। अन्य मल्टीपॉइंट BLVDS डिज़ाइन विचारों में विफल-सुरक्षित पूर्वाग्रह, कनेक्टर प्रकार और पिन-आउट, पीसीबी बस ट्रेस लेआउट और ड्राइवर एज रेट विनिर्देश शामिल हैं।
प्रभावी प्रतिबाधा
प्रभावी प्रतिबाधा बस ट्रेस विशेषता प्रतिबाधा Zo और बस पर कैपेसिटिव लोडिंग पर निर्भर करती है। कनेक्टर्स, प्लग-इन कार्ड पर स्टब, पैकेजिंग, और रिसीवर इनपुट कैपेसिटेंस सभी कैपेसिटिव लोडिंग में योगदान करते हैं, जो बस प्रभावी प्रतिबाधा को कम करता है।
समीकरण 1. प्रभावी विभेदक प्रतिबाधा समीकरण
भरी हुई बस (जेफ) के प्रभावी अंतर प्रतिबाधा का अनुमान लगाने के लिए इस समीकरण का उपयोग करें।कहाँ:

• Zdiff (Ω) ≈ 2 × Zo = बस की अंतर विशेषता प्रतिबाधा
•  सह (pF/इंच) = बस की प्रति इकाई लंबाई की विशेषता समाई
• सीएल (पीएफ) = प्रत्येक भार की समाई
•  एन = बस पर भार की संख्या
•  एच (इंच) = डी × एन = बस की कुल लंबाई
•  d (इंच) = प्रत्येक प्लग-इन कार्ड के बीच की दूरी
•  सीडी (पीएफ/इंच) = सीएल/डी = बस में प्रति यूनिट लंबाई वितरित क्षमता

लोड कैपेसिटेंस में वृद्धि या प्लग-इन कार्ड के बीच की दूरी प्रभावी प्रतिबाधा को कम कर देती है। सिस्टम के प्रदर्शन को अनुकूलित करने के लिए, कम कैपेसिटेंस ट्रांसीवर और कनेक्टर का चयन करना महत्वपूर्ण है। प्रत्येक रिसीवर स्टब लंबाई को कनेक्टर और ट्रांसीवर I/O पिन के बीच जितना संभव हो उतना छोटा रखें।
सामान्यीकृत प्रभावी प्रतिबाधा बनाम Cd/Co
यह आंकड़ा सामान्यीकृत प्रभावी प्रतिबाधा पर वितरित समाई के प्रभाव को दर्शाता है।बस के प्रत्येक छोर पर समाप्ति की आवश्यकता होती है, जबकि डेटा दोनों दिशाओं में प्रवाहित होता है। बस में प्रतिबिंब और घंटी बजने को कम करने के लिए, आपको समाप्ति रोकनेवाला को प्रभावी प्रतिबाधा से मेल खाना चाहिए। Cd/Co = 3 वाले सिस्टम के लिए, प्रभावी प्रतिबाधा Zdiff का 0.5 गुना है। बस में डबल टर्मिनेशन के साथ, चालक Zdiff के 0.25 गुना के बराबर भार देखता है; और इस प्रकार रिसीवर इनपुट में सिग्नल स्विंग और डिफरेंशियल शोर मार्जिन को कम करता है (यदि मानक एलवीडीएस ड्राइवर का उपयोग किया जाता है)। BLVDS ड्राइवर समान वॉल्यूम प्राप्त करने के लिए ड्राइव करंट को बढ़ाकर इस समस्या का समाधान करता हैtagरिसीवर इनपुट पर ई स्विंग।
प्रचार देरी
प्रसार विलंब (tPD = Zo × Co) ट्रांसमिशन लाइन प्रति यूनिट लंबाई के माध्यम से समय की देरी है। यह विशेषता प्रतिबाधा और विशेषता पर निर्भर करता है
बस की क्षमता।
प्रभावी प्रसार विलंब
भरी हुई बस के लिए, आप इस समीकरण से प्रभावी प्रसार विलंब की गणना कर सकते हैं। आप ड्राइवर A से रिसीवर B तक सिग्नल के प्रचार के लिए समय की गणना कर सकते हैं क्योंकि tPDEFF × ड्राइवर A और रिसीवर B के बीच की रेखा की लंबाई।

Intel उपकरणों में BLVDS प्रौद्योगिकी

समर्थित इंटेल उपकरणों में, BLVDS इंटरफ़ेस किसी भी पंक्ति या स्तंभ I / बैंकों में समर्थित है जो 1.8 V (Intel Arria 10 और Intel Cyclone 10 GX डिवाइस) या 2.5 V (अन्य समर्थित डिवाइस) के VCCIO द्वारा संचालित हैं। इन I/O बैंकों में, इंटरफ़ेस अंतर I/O पिन पर समर्थित है, लेकिन समर्पित क्लॉक इनपुट या क्लॉक आउटपुट पिन पर नहीं। हालाँकि, Intel Arria 10 और Intel Cyclone 10 GX उपकरणों में, BLVDS इंटरफ़ेस समर्पित क्लॉक पिन पर समर्थित है जो सामान्य I/Os के रूप में उपयोग किया जाता है।

•  BLVDS ट्रांसमीटर दो सिंगल-एंडेड आउटपुट बफ़र्स का उपयोग करता है, दूसरे आउटपुट बफ़र को उल्टे के रूप में प्रोग्राम किया जाता है।
•  बीएलवीडीएस रिसीवर एक समर्पित एलवीडीएस इनपुट बफर का उपयोग करता है।

समर्थित उपकरणों में BLVDS I/O बफ़र्सएप्लिकेशन प्रकार के आधार पर विभिन्न इनपुट या आउटपुट बफ़र्स का उपयोग करें:

• मल्टीड्रॉप एप्लिकेशन—इनपुट या आउटपुट बफ़र का उपयोग इस आधार पर करता है कि डिवाइस ड्राइवर या रिसीवर ऑपरेशन के लिए अभिप्रेत है या नहीं।
• बहुबिंदु अनुप्रयोग—आउटपुट बफ़र और इनपुट बफ़र समान I/O पिन साझा करते हैं। जब एलवीडीएस आउटपुट बफ़र सिग्नल नहीं भेज रहा होता है, तो आपको एक आउटपुट सक्षम (ओई) सिग्नल की आवश्यकता होती है।
•  आउटपुट बफ़र के लिए ऑन-चिप श्रृंखला समाप्ति (RS OCT) को सक्षम न करें।
• प्लग-इन कार्ड पर स्टब को प्रतिबाधा मिलान प्रदान करने के लिए आउटपुट बफ़र्स पर बाहरी प्रतिरोधों का उपयोग करें।
• डिफरेंशियल इनपुट बफर के लिए ऑन-चिप डिफरेंशियल टर्मिनेशन (RD OCT) को सक्षम न करें क्योंकि बस टर्मिनेशन आमतौर पर बस के दोनों सिरों पर बाहरी समाप्ति प्रतिरोधों का उपयोग करके कार्यान्वित किया जाता है।

Intel FPGA उपकरणों में BLVDS इंटरफ़ेस के लिए I/O मानक
आप समर्थित इंटेल उपकरणों के लिए प्रासंगिक I/O मानकों और वर्तमान शक्ति आवश्यकताओं का उपयोग करके BLVDS इंटरफ़ेस को लागू कर सकते हैं।
I/O मानक और सुविधाएँ समर्थित Intel उपकरणों में BLVDS इंटरफ़ेस के लिए समर्थन

1.  DIFFIO_TX पिन ट्रू LVDS डिफरेंशियल रिसीवर्स को सपोर्ट नहीं करता है।

अधिक जानकारी के लिए, संबंधित जानकारी अनुभाग में सूचीबद्ध संबंधित डिवाइस दस्तावेज़ देखें:

• पिन असाइनमेंट जानकारी के लिए, डिवाइस पिन-आउट देखें files.
• I/O मानक सुविधाओं के लिए, डिवाइस हैंडबुक I/O अध्याय देखें।
•  विद्युत विनिर्देशों के लिए, डिवाइस डेटाशीट या डीसी और स्विचिंग विशेषता दस्तावेज़ देखें।

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बीएलवीडीएस बिजली की खपत

• डिवाइस में अपने डिज़ाइन को लागू करने से पहले, BLVDS I/O बिजली की खपत का अनुमानित परिमाण प्राप्त करने के लिए आपके द्वारा उपयोग किए जाने वाले समर्थित डिवाइस के लिए एक्सेल-आधारित EPE का उपयोग करें।
•  इनपुट और द्विदिश पिन के लिए, BLVDS इनपुट बफ़र हमेशा सक्षम होता है। यदि बस में स्विचिंग गतिविधि है तो BLVDS इनपुट बफ़र बिजली की खपत करता है (उदाहरण के लिएampले, अन्य ट्रांसीवर डेटा भेज रहे हैं और प्राप्त कर रहे हैं, लेकिन साइक्लोन III डिवाइस इच्छित प्राप्तकर्ता नहीं है)।
•  यदि आप BLVDS को मल्टीड्रॉप में इनपुट बफ़र के रूप में या मल्टीपॉइंट अनुप्रयोगों में द्विदिश बफ़र के रूप में उपयोग करते हैं, तो Intel एक टॉगल दर दर्ज करने की अनुशंसा करता है जिसमें बस की सभी गतिविधियाँ शामिल होती हैं, न कि केवल Intel डिवाइस BLVDS इनपुट बफ़र के लिए लक्षित गतिविधियाँ।

Exampईपीई में बीएलवीडीएस आई/ओ डाटा एंट्री का ले
यह आंकड़ा साइक्लोन III EPE में BLVDS I/O प्रविष्टि दिखाता है। I/O मानकों के लिए अन्य समर्थित Intel उपकरणों के EPE में चयन करने के लिए, संबंधित जानकारी देखें।इंटेल अनुशंसा करता है कि आप अपना डिज़ाइन पूरा करने के बाद एक सटीक BLVDS I/O शक्ति विश्लेषण करने के लिए Intel Quartus Prime Power Analyzer Tool का उपयोग करें। पावर एनालाइजर टूल जगह-और-मार्ग पूरा होने के बाद डिजाइन की बारीकियों के आधार पर शक्ति का अनुमान लगाता है। पावर एनालाइज़र टूल उपयोगकर्ता द्वारा दर्ज, सिमुलेशन-व्युत्पन्न और अनुमानित सिग्नल गतिविधियों के संयोजन को लागू करता है, जो विस्तृत सर्किट मॉडल के साथ मिलकर बहुत सटीक बिजली अनुमान देता है।
संबंधित जानकारी

• पावर एनालिसिस चैप्टर, इंटेल क्वार्टस प्राइम प्रो एडिशन हैंडबुक
  Intel Stratix 10, Intel Arria 10, और Intel Cyclone 10 GX डिवाइस परिवारों के लिए Intel Quartus Prime Pro Edition Power Analyzer टूल के बारे में अधिक जानकारी प्रदान करता है।
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• अर्ली पावर एस्टिमेटर्स (ईपीई) और पावर एनालाइजर पेज
  EPE और Intel Quartus Prime Power Analyzer टूल के बारे में अधिक जानकारी प्रदान करता है।
• पृष्ठ 3 पर समर्थित Intel FPGA डिवाइस परिवारों में बस LVDS इंटरफ़ेस लागू करना
  BLVDS बिजली की खपत का अनुमान लगाने के लिए EPE में चयन करने के लिए I/O मानकों को सूचीबद्ध करता है।

बीएलवीडीएस डिजाइन पूर्वample
डिजाइन पूर्वample आपको दिखाता है कि इंटेल क्वार्टस प्राइम सॉफ्टवेयर में प्रासंगिक सामान्य उद्देश्य I/O (GPIO) IP कोर के साथ समर्थित उपकरणों में BLVDS I/O बफर को कैसे इंस्टेंट किया जाए।

•  Intel Stratix 10, Intel Arria 10, और Intel Cyclone 10 GX डिवाइस—GPIO Intel FPGA IP कोर का उपयोग करते हैं।
•  Intel MAX 10 डिवाइस—GPIO लाइट Intel FPGA IP कोर का उपयोग करें।
•  अन्य सभी समर्थित डिवाइस- ALTIOBUF IP कोर का उपयोग करें।

आप डिजाइन पूर्व डाउनलोड कर सकते हैंampसंबंधित जानकारी में लिंक से ली। BLVDS I/O बफ़र उदाहरण के लिए, Intel निम्नलिखित मदों की अनुशंसा करता है:

•  GPIO IP कोर को द्विदिश मोड में डिफरेंशियल मोड चालू करके लागू करें।
•  द्विदिश पिनों को I/O मानक असाइन करें:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, और Intel MAX 10 डिवाइस।
•  डिफरेंशियल SSTL-2 क्लास I या क्लास II—स्ट्रैटिक्स V, स्ट्रैटिक्स IV, स्ट्रैटिक्स III, एरिया V, एरिया II और साइक्लोन V डिवाइस।
• डिफरेंशियल SSTL-18 क्लास I या क्लास II—Intel Stratix 10, Intel Arria 10, और Intel Cyclone 10 GX डिवाइस।

लिखने और पढ़ने के संचालन के दौरान इनपुट या आउटपुट बफर ऑपरेशन

• ओई पोर्ट सिंगल-एंडेड आउटपुट बफ़र्स को सक्षम या अक्षम करने के लिए डिवाइस कोर से ओई सिग्नल प्राप्त करता है।
•  रीड ऑपरेशन के दौरान आउटपुट बफ़र्स को ट्राई-स्टेट करने के लिए ओई सिग्नल को कम रखें।
•  AND गेट का कार्य संचरित सिग्नल को डिवाइस कोर में वापस जाने से रोकना है। अंतर इनपुट बफ़र हमेशा सक्षम होता है।

संबंधित जानकारी

•  I/O बफ़र (ALTIOBUF) IP कोर उपयोगकर्ता मार्गदर्शिका
•  जीपीआईओ आईपी कोर उपयोगकर्ता गाइड
•  Intel MAX 10 I/O कार्यान्वयन मार्गदर्शिकाएँ
• इंटेल एफपीजीए आईपी कोर का परिचय
• डिजाइन पूर्वampएएन 522 के लिए लेस

पूर्व इंटेल क्वार्टस प्राइम डिजाइन प्रदान करता हैampलेस इस आवेदन नोट में प्रयोग किया जाता है।
डिजाइन पूर्वampइंटेल स्ट्रैटिक्स 10 उपकरणों के लिए दिशानिर्देश
ये कदम केवल इंटेल स्ट्रैटिक्स 10 उपकरणों पर लागू होते हैं। सुनिश्चित करें कि आप GPIO Intel FPGA IP कोर का उपयोग करते हैं।

1. एक GPIO Intel FPGA IP कोर बनाएं जो द्विदिश इनपुट और आउटपुट बफर का समर्थन कर सके:
   • एक। GPIO Intel FPGA IP कोर को इंस्टेंट करें।
   • बी। डेटा डायरेक्शन में, बीदिर का चयन करें।
   • सी। डेटा चौड़ाई में, 1 दर्ज करें।
   • डी। यूज डिफरेंशियल बफ़र चालू करें।
   • इ। रजिस्टर मोड में, कोई नहीं चुनें।
2. निम्नलिखित आकृति में दिखाए अनुसार मॉड्यूल और इनपुट और आउटपुट पोर्ट कनेक्ट करें:
   इनपुट और आउटपुट पोर्ट कनेक्शन उदाample इंटेल स्ट्रैटिक्स 10 उपकरणों के लिए
3. असाइनमेंट संपादक में, प्रासंगिक I/O मानक असाइन करें जैसा कि निम्न चित्र में दिखाया गया है। आप वर्तमान ताकत और स्लीव रेट विकल्प भी सेट कर सकते हैं। अन्यथा, इंटेल क्वार्टस प्राइम सॉफ्टवेयर डिफ़ॉल्ट सेटिंग्स मान लेता है।
   इंटेल स्ट्रैटिक्स 10 उपकरणों के लिए इंटेल क्वार्टस प्राइम असाइनमेंट संपादक में बीएलवीडीएस I/O असाइनमेंट
4. ModelSim* - Intel FPGA संस्करण सॉफ़्टवेयर के साथ कार्यात्मक सिमुलेशन संकलित करें और निष्पादित करें।

संबंधित जानकारी

• मॉडलसिम - इंटेल एफपीजीए संस्करण सॉफ्टवेयर समर्थन
  ModelSim - Intel FPGA संस्करण सॉफ़्टवेयर के बारे में अधिक जानकारी प्रदान करता है और इसमें स्थापना, उपयोग और समस्या निवारण जैसे विषयों के विभिन्न लिंक शामिल हैं।
• पृष्ठ 7 पर Intel FPGA उपकरणों में BLVDS इंटरफ़ेस के लिए I/O मानक
  उन पिनों और I/O मानकों को सूचीबद्ध करता है जिन्हें आप BLVDS अनुप्रयोगों के लिए समर्थित Intel FPGA उपकरणों में मैन्युअल रूप से असाइन कर सकते हैं।
• डिजाइन पूर्वampएएन 522 के लिए लेस
  पूर्व इंटेल क्वार्टस प्राइम डिजाइन प्रदान करता हैampलेस इस आवेदन नोट में प्रयोग किया जाता है।

डिजाइन पूर्वampइंटेल एरिया 10 उपकरणों के लिए दिशानिर्देश
ये चरण केवल Intel Quartus Prime Standard Edition का उपयोग करने वाले Intel Arria 10 उपकरणों पर लागू होते हैं। सुनिश्चित करें कि आप GPIO Intel FPGA IP कोर का उपयोग करते हैं।

1. StratixV_blvds.qar खोलें file स्ट्रैटिक्स वी डिजाइन पूर्व आयात करने के लिएampइंटेल क्वार्टस प्राइम स्टैंडर्ड एडिशन सॉफ्टवेयर में ले जाएं।
2. डिज़ाइन पूर्व माइग्रेट करेंampGPIO Intel FPGA IP कोर का उपयोग करने के लिए:
   • एक। मेनू पर, प्रोजेक्ट > IP घटकों को अपग्रेड करें चुनें।
   • बी। "ALIOBUF" इकाई पर डबल क्लिक करें।
     ALTIOBUF IP कोर के लिए MegaWizard प्लग-इन मैनेजर विंडो दिखाई देती है।
   • सी। मैच प्रोजेक्ट/डिफ़ॉल्ट बंद करें।
   • डी। वर्तमान में चयनित डिवाइस परिवार में, एरिया 10 का चयन करें।
   • इ। समाप्त पर क्लिक करें और फिर समाप्त पर क्लिक करें।
   • एफ। दिखाई देने वाले संवाद बॉक्स में, ठीक क्लिक करें।
     Intel Quartus Prime Pro Edition सॉफ़्टवेयर माइग्रेशन प्रक्रिया करता है और फिर GPIO IP पैरामीटर संपादक प्रदर्शित करता है।
3. द्विदिश इनपुट और आउटपुट बफर का समर्थन करने के लिए GPIO Intel FPGA IP कोर को कॉन्फ़िगर करें:
   • एक। डेटा डायरेक्शन में, बीदिर का चयन करें।
   • बी। डेटा चौड़ाई में, 1 दर्ज करें।
   • सी। यूज डिफरेंशियल बफ़र चालू करें।
   • डी। समाप्त पर क्लिक करें और आईपी कोर उत्पन्न करें।
4. निम्नलिखित आकृति में दिखाए अनुसार मॉड्यूल और इनपुट और आउटपुट पोर्ट कनेक्ट करें:
   इनपुट और आउटपुट पोर्ट कनेक्शन उदाample Intel Arria 10 डिवाइसेस के लिए
5. असाइनमेंट संपादक में, प्रासंगिक I/O मानक असाइन करें जैसा कि निम्न चित्र में दिखाया गया है। आप वर्तमान ताकत और स्लीव रेट विकल्प भी सेट कर सकते हैं। अन्यथा, Intel Quartus Prime Standard Edition सॉफ़्टवेयर Intel Arria 10 उपकरणों के लिए डिफ़ॉल्ट सेटिंग मान लेता है—विभेदक SSTL-18 वर्ग I या वर्ग II I/O मानक।
   Intel Arria 10 डिवाइसेस के लिए Intel Quartus Prime असाइनमेंट एडिटर में BLVDS I/O असाइनमेंटटिप्पणी:
   Intel Arria 10 उपकरणों के लिए, आप LVDS पिन के लिए असाइनमेंट संपादक के साथ मैन्युअल रूप से दोनों p और n पिन स्थान असाइन कर सकते हैं।
6. ModelSim - Intel FPGA संस्करण सॉफ़्टवेयर के साथ कार्यात्मक सिमुलेशन संकलित करें और निष्पादित करें।

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• पृष्ठ 7 पर Intel FPGA उपकरणों में BLVDS इंटरफ़ेस के लिए I/O मानक
  उन पिनों और I/O मानकों को सूचीबद्ध करता है जिन्हें आप BLVDS अनुप्रयोगों के लिए समर्थित Intel FPGA उपकरणों में मैन्युअल रूप से असाइन कर सकते हैं।
• डिजाइन पूर्वampएएन 522 के लिए लेस
  पूर्व इंटेल क्वार्टस प्राइम डिजाइन प्रदान करता हैampलेस इस आवेदन नोट में प्रयोग किया जाता है।

डिजाइन पूर्वampइंटेल मैक्स 10 उपकरणों के लिए दिशानिर्देश
ये चरण केवल Intel MAX 10 उपकरणों पर लागू होते हैं। सुनिश्चित करें कि आप जीपीआईओ लाइट इंटेल एफपीजीए आईपी कोर का उपयोग करते हैं।

1. एक जीपीआईओ लाइट इंटेल एफपीजीए आईपी कोर बनाएं जो द्विदिश इनपुट और आउटपुट बफर का समर्थन कर सके:
   • एक। GPIO लाइट Intel FPGA IP कोर को इंस्टेंट करें।
   • बी। डेटा डायरेक्शन में, बीदिर का चयन करें।
   • सी। डेटा चौड़ाई में, 1 दर्ज करें।
   • डी। स्यूडो डिफरेंशियल बफ़र का उपयोग चालू करें।
   • इ। रजिस्टर मोड में, बाईपास का चयन करें।
2. निम्नलिखित आकृति में दिखाए अनुसार मॉड्यूल और इनपुट और आउटपुट पोर्ट कनेक्ट करें:
    इनपुट और आउटपुट पोर्ट कनेक्शन उदाample Intel MAX 10 डिवाइसेस के लिए
3. असाइनमेंट संपादक में, प्रासंगिक I/O मानक असाइन करें जैसा कि निम्न चित्र में दिखाया गया है। आप वर्तमान ताकत और स्लीव रेट विकल्प भी सेट कर सकते हैं। अन्यथा, इंटेल क्वार्टस प्राइम सॉफ्टवेयर डिफ़ॉल्ट सेटिंग्स मान लेता है।
   Intel MAX 10 डिवाइसेस के लिए Intel Quartus Prime असाइनमेंट एडिटर में BLVDS I/O असाइनमेंट
4. ModelSim - Intel FPGA संस्करण सॉफ़्टवेयर के साथ कार्यात्मक सिमुलेशन संकलित करें और निष्पादित करें।

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  ModelSim - Intel FPGA संस्करण सॉफ़्टवेयर के बारे में अधिक जानकारी प्रदान करता है और इसमें स्थापना, उपयोग और समस्या निवारण जैसे विषयों के विभिन्न लिंक शामिल हैं।
• पृष्ठ 7 पर Intel FPGA उपकरणों में BLVDS इंटरफ़ेस के लिए I/O मानक
  उन पिनों और I/O मानकों को सूचीबद्ध करता है जिन्हें आप BLVDS अनुप्रयोगों के लिए समर्थित Intel FPGA उपकरणों में मैन्युअल रूप से असाइन कर सकते हैं।
• डिजाइन पूर्वampएएन 522 के लिए लेस
  पूर्व इंटेल क्वार्टस प्राइम डिजाइन प्रदान करता हैampलेस इस आवेदन नोट में प्रयोग किया जाता है।

डिजाइन पूर्वample Intel Arria 10, Intel Cyclone 10 GX, और Intel MAX 10 को छोड़कर सभी समर्थित उपकरणों के लिए दिशानिर्देश

ये चरण Intel Arria 10, Intel Cyclone 10 GX, और Intel MAX 10 को छोड़कर सभी समर्थित उपकरणों पर लागू होते हैं। सुनिश्चित करें कि आप ALTIOBUF IP कोर का उपयोग करते हैं।

1.  एक ALTIOBUF IP कोर बनाएं जो द्विदिश इनपुट और आउटपुट बफर का समर्थन कर सके:
   • एक। ALTIOBUF IP कोर को इंस्टेंट करें।
   • बी। मॉड्यूल को द्विदिश बफर के रूप में कॉन्फ़िगर करें।
   • सी। तत्काल किए जाने वाले बफ़र्स की संख्या में, 1 दर्ज करें।
   • डी। डिफरेंशियल मोड का उपयोग चालू करें।
2. निम्नलिखित आकृति में दिखाए अनुसार मॉड्यूल और इनपुट और आउटपुट पोर्ट कनेक्ट करें:
    इनपुट और आउटपुट पोर्ट कनेक्शन उदाampIntel Arria 10, Intel Cyclone 10 GX और Intel MAX 10 उपकरणों को छोड़कर सभी समर्थित उपकरणों के लिए
3. असाइनमेंट संपादक में, प्रासंगिक I/O मानक असाइन करें जैसा कि आपके डिवाइस के अनुसार निम्न आकृति में दिखाया गया है। आप वर्तमान ताकत और स्लीव रेट विकल्प भी सेट कर सकते हैं। अन्यथा, इंटेल क्वार्टस प्राइम सॉफ्टवेयर डिफ़ॉल्ट सेटिंग्स मान लेता है।
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III, और Cyclone III LS डिवाइस- BLVDS I/O मानक द्विदिश p और n पिन के लिए जैसा कि निम्नलिखित चित्र में दिखाया गया है।
   • स्ट्रैटिक्स वी, स्ट्रैटिक्स IV, स्ट्रैटिक्स III, एरिया वी, एरिया II और साइक्लोन वी डिवाइस—डिफरेंशियल एसएसटीएल-2 क्लास I या क्लास II I/O मानक।
     इंटेल क्वार्टस प्राइम असाइनमेंट एडिटर में BLVDS I/O असाइनमेंटटिप्पणी: आप असाइनमेंट संपादक के साथ प्रत्येक समर्थित डिवाइस के लिए मैन्युअल रूप से p और n पिन दोनों स्थान असाइन कर सकते हैं। समर्थित उपकरणों और उन पिनों के लिए जिन्हें आप मैन्युअल रूप से असाइन कर सकते हैं, संबंधित जानकारी देखें।
4. ModelSim - Intel FPGA संस्करण सॉफ़्टवेयर के साथ कार्यात्मक सिमुलेशन संकलित करें और निष्पादित करें।

Exampकार्यात्मक अनुकार परिणामों के ले
जब ओई सिग्नल जोर दिया जाता है, तो बीएलवीडीएस लिखित ऑपरेशन मोड में होता है। जब ओई सिग्नल निष्क्रिय हो जाता है, तो बीएलवीडीएस रीड ऑपरेशन मोड में होता है।टिप्पणी:
वेरिलॉग एचडीएल का उपयोग करके अनुकरण के लिए, आप blvds_tb.v टेस्टबेंच का उपयोग कर सकते हैं, जो संबंधित डिज़ाइन पूर्व में शामिल हैampले.
संबंधित जानकारी

• मॉडलसिम - इंटेल एफपीजीए संस्करण सॉफ्टवेयर समर्थन
  ModelSim - Intel FPGA संस्करण सॉफ़्टवेयर के बारे में अधिक जानकारी प्रदान करता है और इसमें स्थापना, उपयोग और समस्या निवारण जैसे विषयों के विभिन्न लिंक शामिल हैं।
• पृष्ठ 7 पर Intel FPGA उपकरणों में BLVDS इंटरफ़ेस के लिए I/O मानक
  उन पिनों और I/O मानकों को सूचीबद्ध करता है जिन्हें आप BLVDS अनुप्रयोगों के लिए समर्थित Intel FPGA उपकरणों में मैन्युअल रूप से असाइन कर सकते हैं।
• डिजाइन पूर्वampएएन 522 के लिए लेस
  पूर्व इंटेल क्वार्टस प्राइम डिजाइन प्रदान करता हैampलेस इस आवेदन नोट में प्रयोग किया जाता है।

अदाकारी का समीक्षण

मल्टीपॉइंट बीएलवीडीएस प्रदर्शन विश्लेषण बस समाप्ति, लोडिंग, ड्राइवर और रिसीवर विशेषताओं और सिस्टम पर ड्राइवर से रिसीवर के स्थान के प्रभाव को प्रदर्शित करता है। आप शामिल BLVDS डिज़ाइन पूर्व का उपयोग कर सकते हैंampबहुबिंदु अनुप्रयोग के प्रदर्शन का विश्लेषण करने के लिए:

•  चक्रवात III BLVDS डिजाइन पूर्वampले—यह डिज़ाइन पूर्वample सभी समर्थित स्ट्रैटिक्स, एरिया और साइक्लोन डिवाइस श्रृंखला पर लागू होता है। Intel Arria 10 या Intel Cyclone 10 GX डिवाइस परिवार के लिए, आपको डिज़ाइन को माइग्रेट करने की आवश्यकता हैampइससे पहले कि आप इसका उपयोग कर सकें, पहले संबंधित डिवाइस परिवार को ले जाएं।
• इंटेल मैक्स 10 BLVDS डिजाइन पूर्वampले—यह डिज़ाइन पूर्वample Intel MAX 10 डिवाइस परिवार पर लागू होता है।
• इंटेल स्ट्रैटिक्स 10 BLVDS डिजाइन पूर्वampले—यह डिज़ाइन पूर्वample इंटेल स्ट्रैटिक्स 10 डिवाइस परिवार के लिए लागू है।

टिप्पणी:
इस खंड में एक मल्टीपॉइंट BLVDS का प्रदर्शन विश्लेषण Cyclone III BLVDS इनपुट/आउटपुट बफर इंफॉर्मेशन स्पेसिफिकेशन (IBIS) मॉडल सिमुलेशन पर HyperLynx* में आधारित है।
Intel अनुशंसा करता है कि आप सिमुलेशन के लिए इन Intel IBIS मॉडल का उपयोग करें:

• स्ट्रैटिक्स III, स्ट्रैटिक्स IV, और स्ट्रैटिक्स वी डिवाइस-डिवाइस-विशिष्ट डिफरेंशियल एसएसटीएल-2 आईबीआईएस मॉडल
• Intel Stratix 10, Intel Arria 10(2) और Intel Cyclone 10 GX डिवाइस:
  •  आउटपुट बफर-डिफरेंशियल SSTL-18 IBIS मॉडल
  • इनपुट बफ़र-LVDS IBIS मॉडल

संबंधित जानकारी

• इंटेल एफपीजीए आईबीआईएस मॉडल पेज
  इंटेल एफपीजीए डिवाइस मॉडल के डाउनलोड प्रदान करता है।
•  डिजाइन पूर्वampएएन 522 के लिए लेस
  पूर्व इंटेल क्वार्टस प्राइम डिजाइन प्रदान करता हैampलेस इस आवेदन नोट में प्रयोग किया जाता है।

सिस्टम सेटअप

 चक्रवात III BLVDS ट्रांसीवर के साथ मल्टीपॉइंट BLVDS
यह आंकड़ा दस साइक्लोन III BLVDS ट्रांसीवर (U1 से U10 नाम) के साथ एक मल्टीपॉइंट टोपोलॉजी का योजनाबद्ध दिखाता है।माना जाता है कि बस ट्रांसमिशन लाइन में निम्नलिखित विशेषताएं हैं:

•  एक पट्टी रेखा
•  50 Ω की विशेषता प्रतिबाधा
• विशेषता समाई 3.6 pF प्रति इंच
•  10 इंच की लंबाई
• Intel Arria 10 IBIS मॉडल प्रारंभिक हैं और Intel IBIS मॉडल पर उपलब्ध नहीं हैं web पृष्ठ। यदि आपको इन प्रारंभिक Intel Arria 10 IBIS मॉडल की आवश्यकता है, तो Intel से संपर्क करें।
• लगभग 100 Ω की बस अंतर विशेषता प्रतिबाधा
•  1 इंच के प्रत्येक ट्रांसीवर के बीच की दूरी
• समाप्ति रोकनेवाला आरटी के साथ दोनों सिरों पर बस समाप्त हो गई

• 12 mA की डिफ़ॉल्ट ड्राइव शक्ति
• डिफ़ॉल्ट रूप से स्लो स्लीव रेट सेटिंग्स
• 6 pF के प्रत्येक ट्रांसीवर की पिन कैपेसिटेंस
•  प्रत्येक BLVDS ट्रांसीवर पर स्टब 1 Ω की विशेषता प्रतिबाधा और 50 pF प्रति इंच की विशेषता समाई की 3-इंच की माइक्रोस्ट्रिप है
•  बस में प्रत्येक ट्रांसीवर के कनेक्शन (कनेक्टर, पैड और पीसीबी के माध्यम से) की क्षमता 2 pF मानी जाती है
• प्रत्येक भार की कुल समाई लगभग 11 pF है

1-इंच लोड स्पेसिंग के लिए, वितरित कैपेसिटेंस 11 pF प्रति इंच के बराबर है। स्टब्स के कारण होने वाले प्रतिबिंब को कम करने के लिए, और बाहर आने वाले संकेतों को क्षीण करने के लिए भी
ड्राइवर के लिए, प्रत्येक ट्रांसीवर के आउटपुट पर एक प्रतिबाधा 50 Ω रोकनेवाला RS रखा जाता है।

बस समाप्ति
पूरी तरह से भरी हुई बस का प्रभावी प्रतिबाधा 52 Ω है यदि आप प्रभावी अंतर प्रतिबाधा समीकरण में बस विशेषता समाई और सेटअप की प्रति इकाई लंबाई वितरित धारिता को प्रतिस्थापित करते हैं। इष्टतम सिग्नल अखंडता के लिए, आपको आरटी से 52 Ω से मेल खाना चाहिए। निम्नलिखित आंकड़े रिसीवर इनपुट पिन पर डिफरेंशियल वेवफॉर्म (VID) पर मैच-, अंडर- और ओवर-टर्मिनेशन के प्रभाव दिखाते हैं। डेटा दर 100 एमबीपीएस है। इन आंकड़ों में, अंडर-टर्मिनेशन (आरटी = 25 Ω) के परिणामस्वरूप प्रतिबिंब और शोर मार्जिन में काफी कमी आई है। कुछ मामलों में, टर्मिनेशन के तहत रिसीवर थ्रेशोल्ड (VTH = ±100 mV) का भी उल्लंघन करता है। जब आरटी को 50 Ω में बदल दिया जाता है, तो वीटीएच के संबंध में पर्याप्त शोर मार्जिन होता है और प्रतिबिंब नगण्य होता है।

बस समाप्ति का प्रभाव (U1 में ड्राइवर, U2 में रिसीवर)
इस आंकड़े में, U1 ट्रांसमीटर के रूप में कार्य करता है और U2 से U10 रिसीवर हैं।

बस समाप्ति का प्रभाव (U1 में ड्राइवर, U10 में रिसीवर)
इस आंकड़े में, U1 ट्रांसमीटर के रूप में कार्य करता है और U2 से U10 रिसीवर हैं।

बस समाप्ति का प्रभाव (U5 में ड्राइवर, U6 में रिसीवर)
इस चित्र में, U5 ट्रांसमीटर है और बाकी रिसीवर हैं।

बस समाप्ति का प्रभाव (U5 में ड्राइवर, U10 में रिसीवर)
इस चित्र में, U5 ट्रांसमीटर है और बाकी रिसीवर हैं।बस में ड्राइवर और रिसीवर की सापेक्ष स्थिति भी प्राप्त सिग्नल की गुणवत्ता को प्रभावित करती है। चालक के निकटतम रिसीवर सबसे खराब ट्रांसमिशन लाइन प्रभाव का अनुभव करता है क्योंकि इस स्थान पर बढ़त दर सबसे तेज है। यह तब और भी बदतर हो जाता है जब चालक बस के बीच में स्थित होता है।
उदाहरणार्थampले, पृष्ठ 16 पर चित्र 20 और पृष्ठ 18 पर चित्र 21 की तुलना करें। रिसीवर U6 पर VID (U5 पर ड्राइवर) रिसीवर U2 (U1 पर ड्राइवर) की तुलना में बड़ी रिंगिंग दिखाता है। दूसरी ओर, जब रिसीवर ड्राइवर से और दूर स्थित होता है तो एज रेट धीमा हो जाता है। बस (U1.14) के एक छोर पर स्थित चालक और दूसरे छोर (U1) पर स्थित रिसीवर के साथ सबसे बड़ा उदय समय 10 ns दर्ज किया गया है।

ठूंठ की लंबाई
लंबी स्टब लंबाई न केवल ड्राइवर से रिसीवर तक उड़ान के समय को बढ़ाती है, बल्कि इसके परिणामस्वरूप एक बड़ा लोड कैपेसिटेंस भी होता है, जो बड़े प्रतिबिंब का कारण बनता है।

स्टब की लंबाई बढ़ने का प्रभाव (U1 में ड्राइवर, U10 में रिसीवर)
यह आंकड़ा VID की तुलना U10 से करता है जब स्टब की लंबाई एक इंच से बढ़ाकर दो इंच कर दी जाती है और ड्राइवर U1 पर होता है।

ठूंठ समाप्ति
आपको ड्राइवर प्रतिबाधा को स्टब विशेषता प्रतिबाधा से मेल खाना चाहिए। ड्राइवर आउटपुट पर सीरीज टर्मिनेशन रेसिस्टर RS लगाने से लॉन्ग स्टब और फास्ट एज रेट्स के कारण प्रतिकूल ट्रांसमिशन लाइन प्रभाव बहुत कम हो जाता है। इसके अलावा, रिसीवर के विनिर्देश को पूरा करने के लिए VID को क्षीण करने के लिए RS को बदला जा सकता है।

स्टब टर्मिनेशन का प्रभाव (U1 में ड्राइवर, U2 और U10 में रिसीवर)
यह आंकड़ा VID की तुलना U2 और U10 पर करता है जब U1 संचारण कर रहा होता है।

ड्राइवर स्लीव रेट
एक तेज़ स्लीव दर वृद्धि के समय को बेहतर बनाने में मदद करती है, विशेष रूप से ड्राइवर से दूर रिसीवर पर। हालाँकि, एक तेज़ स्लीव रेट भी परावर्तन के कारण रिंगिंग को बढ़ाता है।

ड्राइवर एज रेट का प्रभाव (U1 में ड्राइवर, U2 और U10 में रिसीवर)
यह आंकड़ा ड्राइवर स्लीव दर प्रभाव दिखाता है। 12 mA ड्राइव स्ट्रेंथ के साथ स्लो और फास्ट स्लीव रेट के बीच तुलना की जाती है। चालक U1 पर है और U2 और U10 पर अंतर तरंगों की जांच की जाती है।

समग्र प्रणाली प्रदर्शन

मल्टीपॉइंट BLVDS द्वारा समर्थित उच्चतम डेटा दर ड्राइवर से सबसे दूर के रिसीवर के नेत्र आरेख को देखकर निर्धारित की जाती है। इस स्थान पर, प्रेषित सिग्नल की सबसे धीमी बढ़त दर होती है और यह आंख खोलने को प्रभावित करता है। हालांकि प्राप्त सिग्नल की गुणवत्ता और शोर मार्जिन लक्ष्य अनुप्रयोगों पर निर्भर करते हैं, आंख खोलने के लिए व्यापक, बेहतर। हालाँकि, आपको ड्राइवर के निकटतम रिसीवर की भी जाँच करनी चाहिए, क्योंकि यदि रिसीवर ड्राइवर के करीब स्थित है तो ट्रांसमिशन लाइन का प्रभाव और भी बुरा होता है।
चित्र 23. 400 एमबीपीएस पर नेत्र आरेख (U1 में ड्राइवर, U2 और U10 में रिसीवर)
यह आंकड़ा 2 एमबीपीएस पर डेटा दर के लिए U10 (लाल वक्र) और U400 (नीला वक्र) पर आंखों के आरेखों को दिखाता है। सिमुलेशन में 1% यूनिट अंतराल का यादृच्छिक घबराना माना जाता है। ड्राइवर डिफ़ॉल्ट वर्तमान शक्ति और स्लीव रेट सेटिंग के साथ U1 पर है। इष्टतम आरटी = 50 Ω के साथ बस पूरी तरह भरी हुई है। सबसे छोटी आँख U10 पर खुलती है, जो U1 से सबसे दूर है। आंख की ऊंचाई एसampU0.5 और U692 के लिए क्रमशः 543 यूनिट अंतराल पर एलईडी 2 mV और 10 mV है। दोनों मामलों के लिए VTH = ±100 mV के संबंध में पर्याप्त शोर मार्जिन है।

AN 522 के लिए दस्तावेज़ संशोधन इतिहास: समर्थित Intel FPGA डिवाइस परिवारों में बस LVDS इंटरफ़ेस लागू करना

दस्तावेज़ / संसाधन

Intel AN 522 समर्थित FPGA डिवाइस परिवारों में बस LVDS इंटरफ़ेस लागू कर रहा है [पीडीएफ] उपयोगकर्ता गाइड AN 522 समर्थित FPGA डिवाइस परिवारों में बस LVDS इंटरफ़ेस लागू करना, AN 522, समर्थित FPGA डिवाइस परिवारों में बस LVDS इंटरफ़ेस लागू करना, समर्थित FPGA डिवाइस परिवारों में इंटरफ़ेस, FPGA डिवाइस परिवार

संदर्भ

• उपयोगकर्ता पुस्तिका