intel AN 522 په ملاتړ شوي FPGA وسیلو کورنیو کې د بس LVDS انٹرفیس پلي کول

د بس LVDS (BLVDS) د LVDS پوائنټ څخه تر پوائنټ ارتباط ظرفیت څو نقطې ترتیب ته غزوي. ملټي پواینټ BLVDS د ملټي پواینټ بیک پلین غوښتنلیکونو لپاره مؤثر حل وړاندې کوي.

په Intel FPGA وسیلو کې د BLVDS پلي کولو ملاتړ

تاسو کولی شئ د لیست شوي I/O معیارونو په کارولو سره پدې Intel وسیلو کې BLVDS انٹرفیس پلي کړئ.

یادونه:
په دې وسیلو کې د برنامه وړ ډرایو ځواک او د سلیو نرخ ځانګړتیاوې تاسو ته اجازه درکوي خپل ملټي پواینټ سیسټم د اعظمي فعالیت لپاره دودیز کړئ. د ملاتړ شوي ډیټا اعظمي کچې ټاکلو لپاره ، ستاسو د ځانګړي سیسټم تنظیم او غوښتنلیک پراساس سمولیشن یا اندازه کول ترسره کړئ.
BLVDS ختمview په 4 پاڼه کې
په Intel Devices کې BLVDS ټیکنالوژي په 6 پاڼه کې
د BLVDS بریښنا مصرف په 9 پاڼه کې
د BLVDS ډیزاین Exampپه 10 پا pageه کې
د فعالیت تحلیل په 17 پاڼه کې
د AN 522 لپاره د سند بیاکتنې تاریخ: په 25 مخ کې د ملاتړ شوي Intel FPGA وسیلې کورنۍ کې د بس LVDS انٹرفیس پلي کول
اړوند معلومات
په Intel FPGA وسیلو کې د BLVDS انٹرفیس لپاره I/O معیارونه په 7 پاڼه کې

BLVDS ختمview

عادي ملټي پواینټ BLVDS سیسټم یو شمیر ټرانسمیټر او رسیدونکي جوړه (ټرانسسیور) لري چې له بس سره وصل دي.
څو ټکي BLVDSپه مخکینۍ شکل کې ترتیب دوه اړخیز نیم دوه اړخیز ارتباط چمتو کوي پداسې حال کې چې د یو بل سره د نښلولو کثافت کموي. هر لیږدونکی کولی شي د لیږدونکي رول په غاړه واخلي، پاتې لیږدونکي د ریسیور په توګه کار کوي (یوازې یو لیږدونکی په یو وخت کې فعال کیدی شي). د بس ترافیک کنټرول، یا د پروتوکول یا هارډویر حل له لارې په عموم ډول اړین دی چې په بس کې د موټر چلوونکي شخړې څخه مخنیوی وشي. د ملټي پوائنټ BLVDS فعالیت په بس کې د ظرفیت بار کولو او پای ته رسیدو لخوا خورا اغیزمن کیږي.
د ډیزاین نظرونه
یو ښه ملټي پواینټ ډیزاین باید په بس کې د ظرفیت بار او پای ته رسیدو په پام کې ونیسي ترڅو غوره سیګنال بشپړتیا ترلاسه کړي. تاسو کولی شئ د ټیټ پن ظرفیت سره د ټرانسیور په غوره کولو سره ، د ټیټ ظرفیت سره نښلونکی او د سټب اوږدوالی لنډ ساتلو سره د بار ظرفیت کم کړئ. د څو نقطو BLVDS ډیزاین په پام کې نیولو څخه یو د بشپړ بار شوي بس اغیزمن توپیري خنډ دی، چې د اغیزمن خنډ په توګه راجع کیږي، او د بس له لارې د تکثیر ځنډ. نور ملټي پواینټ BLVDS ډیزاین ملاحظات د ناکامۍ خوندي تعصب ، د نښلونکي ډول او پن آوټ ، د PCB بس ټریس ترتیب ، او د ډرایور څنډې نرخ مشخصات شامل دي.
اغېزمن مخنیوی
اغېزمن خنډ د بس په ټریس ځانګړتیاوو او په بس کې د ظرفیت لوړولو پورې اړه لري. نښلونکي، په پلګ ان کارت کې سټب، بسته بندي، او د رسیدونکي ان پټ ظرفیت ټول د ظرفیت لوړولو کې مرسته کوي، کوم چې د بس اغیزمن خنډ کموي.
مساوي 1. اغیزمن توپیري خنډ مساوات
دا معادل د بار شوي بس (Zeff) اغیزمن توپیري خنډ اټکل کولو لپاره وکاروئ.چیرته:

• Zdiff (Ω) ≈ 2 × Zo = د بس توپیري ځانګړتیا خنډ
•  Co (pF/inch) = د بس د هر واحد اوږدوالی ځانګړتیا وړ ظرفیت
• CL (pF) = د هر بار ظرفیت
•  N = په بس کې د بارونو شمیر
•  H (انچ) = d × N = د بس ټول اوږدوالی
•  d (انچ) = د هر پلګ ان کارت تر مینځ فاصله
•  Cd (pF/inch) = CL/d = د بس په اوږدو کې د هر واحد اوږدوالی توزیع شوی ظرفیت

د بار کولو ظرفیت کې زیاتوالی یا د پلګ ان کارتونو ترمینځ نږدې فاصله اغیزمن خنډ کموي. د سیسټم فعالیت ښه کولو لپاره، دا مهمه ده چې د ټیټ ظرفیت لیږدونکي او نښلونکی غوره کړئ. د هر رسیور سټب اوږدوالی د نښلونکي او ټرانسیور I/O پن تر مینځ د امکان تر حده لنډ وساتئ.
د Cd/Co په مقابل کې نورمال شوي اغیزمن خنډ
دا شمیره د توزیع شوي ظرفیت اغیزې په نورمال شوي اغیزمن خنډ باندې ښیې.د بس په هر پای کې پای ته اړتیا ده، پداسې حال کې چې ډاټا دواړه لوري ته ځي. په بس کې د انعکاس او زنګ وهلو کمولو لپاره، تاسو باید د پای ته رسیدو مقاومت د اغیزمن خنډ سره مل کړئ. د یو سیسټم لپاره چې د Cd/Co = 3 سره وي، اغیزمن خنډ د Zdiff 0.5 ځله دی. په بس کې د دوه ځله پای ته رسیدو سره، چلوونکی د Zdiff 0.25 ځله مساوي بار ویني؛ او په دې توګه د رسیدونکي آخذونو په اوږدو کې د سیګنالونو سوینګ او توپیري شور مارجن کموي (که چیرې معیاري LVDS ډرایور کارول کیږي). د BLVDS ډرایور دا مسله د ورته والی ترلاسه کولو لپاره د ډرایو اوسني زیاتولو سره حل کويtagد رسیدونکي آخذونو کې تیریږي.
د تکثیر ځنډ
د تکثیر ځنډ (tPD = Zo × Co) د هر واحد اوږدوالی د لیږد لین له لارې د وخت ځنډ دی. دا د ځانګړتياوو او ځانګړنو پورې اړه لري
د بس ظرفیت.
د اغیزمن تکثیر ځنډ
د بار شوي بس لپاره، تاسو کولی شئ د دې معادلې سره د اغیزمن تبلیغ ځنډ محاسبه کړئ. تاسو کولی شئ د سیګنال لپاره وخت محاسبه کړئ چې د ډرایور A څخه ترلاسه کونکي B ته د TPDEFF × د ډرایور A او رسیدونکي B ترمینځ د کرښې اوږدوالی په توګه تبلیغ وکړي.

په Intel وسیلو کې د BLVDS ټیکنالوژي

په ملاتړ شوي Intel وسیلو کې، د BLVDS انٹرفیس په هر قطار یا کالم I/ بانکونو کې ملاتړ کیږي چې د 1.8 V VCCIO (Intel Arria 10 او Intel Cyclone 10 GX وسیلې) یا 2.5 V (نور ملاتړ شوي وسیلې) لخوا پرمخ وړل کیږي. په دې I/O بانکونو کې، انٹرفیس په توپیر I/O پنونو کې مالتړ کیږي مګر د وقف شوي ساعت ان پټ یا د کلاک آوټ پوټ پنونو کې نه. په هرصورت، په Intel Arria 10 او Intel Cyclone 10 GX وسیلو کې، د BLVDS انٹرفیس په وقف شوي ساعت پنونو کې ملاتړ کیږي چې د عمومي I/Os په توګه کارول کیږي.

•  د BLVDS ټرانسمیټر دوه واحد پای شوي محصول بفرونه کاروي د دوهم محصول بفر سره چې د برعکس په توګه برنامه شوي.
•  د BLVDS ریسیور د وقف شوي LVDS ان پټ بفر کاروي.

په ملاتړ شوي وسیلو کې BLVDS I/O بفرونهد غوښتنلیک ډول پورې اړه لري مختلف ان پټ یا آؤټ پوټ بفرونه وکاروئ:

• ملټي ډراپ غوښتنلیک — د ان پټ یا آوټ پټ بفر څخه کار واخلئ پدې پورې اړه لري چې ایا وسیله د ډرایور یا رسیدونکي عملیاتو لپاره ټاکل شوې ده.
• ملټي پواینټ غوښتنلیک — د محصول بفر او ان پټ بفر ورته I/O پنونه شریکوي. تاسو د LVDS محصول بفر درې اړخیزه کولو لپاره د محصول فعال (oe) سیګنال ته اړتیا لرئ کله چې سیګنالونه نه لیږل کیږي.
•  د محصول بفر لپاره د آن چپ لړۍ پای ته رسیدو (RS OCT) فعال مه کوئ.
• د محصول بفرونو کې بهرني مقاومت کونکي وکاروئ ترڅو د پلګ ان کارت سټب ته د خنډ سره سمون چمتو کړي.
• د ډیفرینشل ان پټ بفر لپاره آن چپ ډیفرینشل ټرمینیشن (RD OCT) فعال مه کوئ ځکه چې د بس پای ته رسیدل معمولا د بس په دواړو سرونو کې د بهرني ختمیدو مقاومت کونکو په کارولو سره پلي کیږي.

د Intel FPGA وسیلو کې د BLVDS انٹرفیس لپاره I/O معیارونه
تاسو کولی شئ د ملاتړ شوي Intel وسیلو لپاره د اړونده I/O معیارونو او اوسني ځواک اړتیاو په کارولو سره د BLVDS انٹرفیس پلي کړئ.
په ملاتړ شوي Intel وسیلو کې د BLVDS انٹرفیس لپاره I/O معیاري او ځانګړتیاوې ملاتړ

1.  DIFFIO_TX پن د ریښتیني LVDS توپیر اخیستونکي ملاتړ نه کوي.

د لا زیاتو معلوماتو لپاره، د اړونده وسایلو اسنادو ته مراجعه وکړئ لکه څنګه چې د اړونده معلوماتو برخه کې لیست شوي:

• د پن دندې معلوماتو لپاره، د وسیلې پن آوټ ته مراجعه وکړئ files.
• د I/O معیارونو ځانګړتیاو لپاره، د وسیلې لاسي کتاب I/O څپرکی ته مراجعه وکړئ.
•  د بریښنایی مشخصاتو لپاره ، د وسیلې ډیټا شیټ یا DC او د بدلولو ځانګړتیاو سند ته مراجعه وکړئ.

اړوند معلومات

•  Intel Stratix 10 Pin-out Files
•  Stratix V Pin-out Files
• Stratix IV پن-آوټ Files
•  د Stratix III وسیله پین ​​آوټ Files
•  د انټیل اریریا 10 وسیله پین ​​آوټ Files
•  د اریریا V وسیله پین ​​آوټ Files
•  د اریریا II GX وسیله پین ​​آوټ Files
• د انټیل سایکلون 10 GX وسیله پین ​​آوټ Files
• د انټیل سایکلون 10 LP وسیلې پین آوټ Files
• د سایکلون V وسیله پین ​​آوټ Files
•  د سایکلون IV وسیله پین ​​آوټ Files
• د سایکلون III وسیله پین ​​آوټ Files
• د Intel MAX 10 وسیله پین ​​آوټ Files
• Intel Stratix 10 عمومي هدف I/O کارن لارښود
•  I/O ځانګړتیاوې په Stratix V وسیلو کې
•  I/O ځانګړتیاوې په Stratix IV آلې کې
•  د Stratix III وسیله I/O ځانګړتیاوې
• I/O ځانګړتیاوې په Stratix V وسیلو کې
•  I/O ځانګړتیاوې په Stratix IV آلې کې
•  د Stratix III وسیله I/O ځانګړتیاوې
•  په Intel Arria 10 وسیلو کې I/O او لوړ سرعت I/O
•  I/O ځانګړتیاوې په Arria V وسیلو کې
• I/O ځانګړتیاوې په Arria II وسیلو کې
•  په Intel Cyclone 10 GX وسیلو کې I/O او لوړ سرعت I/O
•  په Intel Cyclone 10 LP وسیلو کې I/O او لوړ سرعت I/O
• I/O ځانګړتیاوې په سایکلون V وسیلو کې
• I/O ځانګړتیاوې په سایکلون IV وسیلو کې
•  I/O ځانګړتیاوې د سایکلون III وسیلې کورنۍ کې
• Intel MAX 10 عمومي هدف I/O کارن لارښود
•  د Intel Stratix 10 وسیلې ډیټاشیټ
• د Stratix V وسیلې ډیټاشیټ
•  د Stratix IV وسیلو لپاره د DC او سویچ کولو ځانګړتیاوې
•  د Stratix III وسیلې ډیټاشیټ: DC او د بدلولو ځانګړتیاوې
•  د Intel Arria 10 وسیلې ډیټاشیټ
•  د آریا وی وسیلې ډیټاشیټ
• د اریریا II وسیلو لپاره د وسیلې ډیټاشیټ
• د Intel Cyclone 10 GX وسیلې ډیټاشیټ
•  د انټیل سایکلون 10 ایل پی وسیلې ډیټاشیټ
•  د سایکلون V وسیلې ډیټاشیټ
•  د سایکلون IV وسیلې ډیټاشیټ
• د سایکلون III وسیلې ډیټاشیټ
• د Intel MAX 10 وسیلې ډیټاشیټ

د BLVDS بریښنا مصرف

• په وسیله کې ستاسو ډیزاین پلي کولو دمخه ، د ملاتړ شوي وسیلې لپاره د Excel-based EPE وکاروئ چې تاسو یې د BLVDS I/O بریښنا مصرف اټکل شوي اندازې ترلاسه کولو لپاره کاروئ.
•  د ان پټ او دوه طرفه پنونو لپاره، د BLVDS ان پټ بفر تل فعال وي. د BLVDS ان پټ بفر بریښنا مصرفوي که چیرې په بس کې د بدلولو فعالیت شتون ولري (د مثال لپارهample، نور لیږدونکي معلومات لیږدوي او ترلاسه کوي، مګر د سایکلون III وسیله مطلوب ترلاسه کونکی ندی).
•  که تاسو BLVDS په ملټي ډراپ کې د ان پټ بفر په توګه یا په ملټي پواینټ غوښتنلیکونو کې د دوه اړخیز بفر په توګه کاروئ، انټیل وړاندیز کوي چې د ټګل نرخ داخل کړي چې په بس کې ټول فعالیتونه پکې شامل دي، نه یوازې هغه فعالیتونه چې د Intel وسیلې BLVDS ان پټ بفر لپاره هدف شوي.

Exampپه EPE کې د BLVDS I/O ډیټا ننوتنه
دا ارقام د سایکلون III EPE کې د BLVDS I/O ننوتل ښیې. د نورو ملاتړ شوي Intel وسیلو په EPE کې د غوره کولو لپاره د I/O معیارونو لپاره ، اړوند معلوماتو ته مراجعه وکړئ.انټیل وړاندیز کوي چې تاسو د خپل ډیزاین بشپړولو وروسته د دقیق BLVDS I/O بریښنا تحلیل ترسره کولو لپاره د Intel Quartus Prime Power Analyzer Tool وکاروئ. د بریښنا تحلیل کونکي وسیله د ځای او لارې بشپړیدو وروسته د ډیزاین ځانګړتیاو پراساس بریښنا اټکل کوي. د بریښنا تحلیل کونکي وسیله د کارونکي داخل شوي ، سمولیشن څخه اخیستل شوي ، او اټکل شوي سیګنال فعالیتونو ترکیب پلي کوي کوم چې د تفصيلي سرکټ ماډلونو سره یوځای د بریښنا خورا دقیق اټکلونه تولیدوي.
اړوند معلومات

• د بریښنا تحلیل څپرکی، د Intel Quartus Prime Pro Edition لاسی کتاب
  د Intel Stratix 10, Intel Arria 10, and Intel Cyclone 10 GX وسیلې کورنیو لپاره د Intel Quartus Prime Pro Edition Power Analyzer tool په اړه نور معلومات چمتو کوي.
• د بریښنا تحلیل څپرکی، د Intel Quartus Prime Standard Edition لاسی کتاب
  د ‏‎Intel Quartus Prime Standard Edition Power Analyzer tool for Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, and Intel‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ MAX 10 وسیلې کورنۍ.
• د بریښنا لومړني اټکل کونکي (EPE) او د بریښنا تحلیل کونکي پاڼه
  د ‏‎EPE and Intel Quartus Prime Power Analyzer Tool‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ
• په 3 پاڼه کې د ملاتړ شوي Intel FPGA وسیلې کورنۍ کې د بس LVDS انٹرفیس پلي کول
  د BLVDS بریښنا مصرف اټکل کولو لپاره په EPE کې غوره کولو لپاره د I/O معیارونه لیست کړئ.

د BLVDS ډیزاین Example
ډیزاین example تاسو ته ښیې چې څنګه د Intel Quartus Prime سافټویر کې د اړوند عمومي هدف I/O (GPIO) IP کور سره په ملاتړ شوي وسیلو کې د BLVDS I/O بفر انسټیټیوټ کړئ.

•  Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسایل — د GPIO Intel FPGA IP کور کاروي.
•  د Intel MAX 10 وسیلې — د GPIO Lite Intel FPGA IP کور وکاروئ.
•  نور ټول ملاتړ شوي وسایل — د ALTIOBUF IP کور وکاروئ.

تاسو کولی شئ ډیزاین ډاونلوډ کړئ exampد اړونده معلوماتو له لینک څخه. د BLVDS I/O بفر مثال لپاره، Intel لاندې توکي وړاندیز کوي:

•  د GPIO IP کور په دوه اړخیز حالت کې پلي کړئ د توپیر حالت فعالولو سره.
•  دوه طرفه پنونو ته د I/O معیار وټاکئ:
•  BLVDS — Intel Cyclone 10 LP، Cyclone IV، Cyclone III، او Intel MAX 10 وسیلې.
•  توپیر SSTL-2 ټولګي I یا کلاس II — Stratix V، Stratix IV، Stratix III، Arria V، Arria II، او د سایکلون V وسایل.
• توپیر SSTL-18 ټولګي I یا کلاس II—Intel Stratix 10، Intel Arria 10، او Intel Cyclone 10 GX وسایل.

د لیکلو او لوستلو عملیاتو په جریان کې د ننوتلو یا محصول بفر عملیات

• oe پورټ د وسیلې کور څخه oe سیګنال ترلاسه کوي ترڅو د واحد پای شوي محصول بفر فعال یا غیر فعال کړي.
•  د oe سیګنال ټیټ وساتئ ترڅو د لوستلو عملیاتو په جریان کې د محصول بفرونو درې اړخیز حالت ته راشي.
•  د AND دروازې دنده دا ده چې لیږدول شوي سیګنال بیرته د وسیلې کور ته له تګ څخه ودروي. د توپیر ان پټ بفر تل فعال وي.

اړوند معلومات

•  I/O بفر (ALTIOBUF) د IP کور کارونکي لارښود
•  د GPIO IP کور کارونکي لارښود
•  د Intel MAX 10 I/O پلي کولو لارښودونه
• د Intel FPGA IP کور پیژندنه
• ډیزاین Exampد AN 522 لپاره

د Intel Quartus Prime ډیزاین وړاندې کوي exampپه دې غوښتنلیک یادښت کې کارول کیږي.
ډیزاین Exampد Intel Stratix 10 وسیلو لپاره لارښوونې
دا مرحلې یوازې د Intel Stratix 10 وسیلو لپاره پلي کیږي. ډاډ ترلاسه کړئ چې تاسو د GPIO Intel FPGA IP کور کاروئ.

1. د GPIO Intel FPGA IP کور رامینځته کړئ چې کولی شي د دوه اړخیز ان پټ او آوټ پوټ بفر ملاتړ وکړي:
   • a. د GPIO Intel FPGA IP کور انسټیټیټ کړئ.
   • ب. د ډیټا لارښود کې ، بیدیر غوره کړئ.
   • ج. د ډیټا په عرض کې، 1 داخل کړئ.
   • d. د توپیر بفر کارول فعال کړئ.
   • e. د راجستر حالت کې، هیڅ یو غوره کړئ.
2. ماډلونه او د ان پټ او آوټ پوټ بندرونه سره وصل کړئ لکه څنګه چې په لاندې شکل کې ښودل شوي:
   د ننوتلو او محصول بندرونو ارتباط Exampد Intel Stratix 10 وسیلو لپاره
3. په اسائنمنٹ ایډیټر کې، اړونده I/O معیار وټاکئ لکه څنګه چې په لاندې شکل کې ښودل شوي. تاسو کولی شئ اوسنی ځواک او د سلیو نرخ اختیارونه هم تنظیم کړئ. که نه نو، د Intel Quartus Prime سافټویر د ډیفالټ ترتیبات په غاړه اخلي.
   د BLVDS I/O دنده د Intel Quartus Prime Assignment Editor کې د Intel Stratix 10 وسیلو لپاره
4. د ماډل سیم * - د Intel FPGA ایډیشن سافټویر سره د فعالیت سمول تالیف او ترسره کړئ.

اړوند معلومات

• ماډل سیم - د انټیل FPGA نسخه سافټویر ملاتړ
  د ModelSim - Intel FPGA Edition سافټویر په اړه نور معلومات وړاندې کوي او د موضوعاتو لپاره مختلف لینکونه لري لکه نصب، کارول، او ستونزې حل کول.
• په Intel FPGA وسیلو کې د BLVDS انٹرفیس لپاره I/O معیارونه په 7 پاڼه کې
  د پنونو او I/O معیارونو لیست کړئ تاسو کولی شئ په لاسي ډول د BLVDS غوښتنلیکونو لپاره ملاتړ شوي Intel FPGA وسیلو کې وټاکئ.
• ډیزاین Exampد AN 522 لپاره
  د Intel Quartus Prime ډیزاین وړاندې کوي exampپه دې غوښتنلیک یادښت کې کارول کیږي.

ډیزاین Exampد Intel Arria 10 وسیلو لپاره لارښوونې
دا مرحلې د Intel Arria 10 وسیلو لپاره د تطبیق وړ دي یوازې د Intel Quartus Prime Standard Edition کاروي. ډاډ ترلاسه کړئ چې تاسو د GPIO Intel FPGA IP کور کاروئ.

1. StratixV_blvds.qar خلاص کړئ file د Stratix V ډیزاین واردولو لپاره exampد Intel Quartus Prime Standard Edition سافټویر ته لاړ شئ.
2. د ډیزاین پخوانی مهاجرتampد GPIO Intel FPGA IP کور کارولو لپاره:
   • a. په مینو کې، پروژه غوره کړئ ➤ د IP اجزاو لوړ کړئ.
   • ب. د "ALIOBUF" ادارې دوه ځله کلیک وکړئ.
     د ALTIOBUF IP کور لپاره د میګا ویزرډ پلگ ان مدیر کړکۍ څرګندیږي.
   • ج. د میچ پروژه / ډیفالټ بند کړئ.
   • d. په اوسني ټاکل شوي وسیله کورنۍ کې، Arria 10 غوره کړئ.
   • e. په پای کې کلیک وکړئ او بیا پای کلیک وکړئ.
   • f. په ډیالوګ بکس کې چې څرګندیږي ، په OK کلیک وکړئ.
     د Intel Quartus Prime Pro Edition سافټویر د مهاجرت پروسه ترسره کوي او بیا د GPIO IP پیرامیټر مدیر ښکاره کوي.
3. د GPIO Intel FPGA IP کور تنظیم کړئ ترڅو د دوه طرفه ان پټ او آوټ پټ بفر ملاتړ وکړي:
   • a. د ډیټا لارښود کې ، بیدیر غوره کړئ.
   • ب. د ډیټا په عرض کې، 1 داخل کړئ.
   • ج. د توپیر بفر کارول فعال کړئ.
   • d. په پای کې کلیک وکړئ او د IP کور تولید کړئ.
4. ماډلونه او د ان پټ او آوټ پوټ بندرونه سره وصل کړئ لکه څنګه چې په لاندې شکل کې ښودل شوي:
   د ننوتلو او محصول بندرونو ارتباط Exampد Intel Arria 10 وسیلو لپاره
5. په اسائنمنٹ ایډیټر کې، اړونده I/O معیار وټاکئ لکه څنګه چې په لاندې شکل کې ښودل شوي. تاسو کولی شئ اوسنی ځواک او د سلیو نرخ اختیارونه هم تنظیم کړئ. که نه نو، د Intel Quartus Prime Standard Edition سافټویر د Intel Arria 10 وسیلو لپاره ډیفالټ ترتیبات په غاړه لري — توپیر SSTL-18 ټولګي I یا کلاس II I/O معیار.
   د Intel Arria 10 وسیلو لپاره د Intel Quartus Prime Assignment Editor کې د BLVDS I/O دندهیادونه:
   د Intel Arria 10 وسیلو لپاره، تاسو کولی شئ په لاسي ډول د LVDS پنونو لپاره دواړه p او n پن ځایونه د تفویض مدیر سره وټاکئ.
6. د ماډل سیم - انټیل FPGA ایډیشن سافټویر سره فعال سمولیشن تالیف او ترسره کړئ.

اړوند معلومات

• ماډل سیم - د انټیل FPGA نسخه سافټویر ملاتړ
  د ModelSim - Intel FPGA Edition سافټویر په اړه نور معلومات وړاندې کوي او د موضوعاتو لپاره مختلف لینکونه لري لکه نصب، کارول، او ستونزې حل کول.
• په Intel FPGA وسیلو کې د BLVDS انٹرفیس لپاره I/O معیارونه په 7 پاڼه کې
  د پنونو او I/O معیارونو لیست کړئ تاسو کولی شئ په لاسي ډول د BLVDS غوښتنلیکونو لپاره ملاتړ شوي Intel FPGA وسیلو کې وټاکئ.
• ډیزاین Exampد AN 522 لپاره
  د Intel Quartus Prime ډیزاین وړاندې کوي exampپه دې غوښتنلیک یادښت کې کارول کیږي.

ډیزاین Exampد Intel MAX 10 وسیلو لپاره لارښوونې
دا مرحلې یوازې د Intel MAX 10 وسیلو لپاره پلي کیږي. ډاډ ترلاسه کړئ چې تاسو د GPIO Lite Intel FPGA IP کور کاروئ.

1. د GPIO Lite Intel FPGA IP کور جوړ کړئ چې کولی شي د دوه اړخیزه ان پټ او آوټ پوټ بفر ملاتړ وکړي:
   • a. د GPIO لایټ انټیل FPGA IP کور انسټیټ کړئ.
   • ب. د ډیټا لارښود کې ، بیدیر غوره کړئ.
   • ج. د ډیټا په عرض کې، 1 داخل کړئ.
   • d. د pseudo توپیر بفر کارول فعال کړئ.
   • e. د راجستر حالت کې، بای پاس غوره کړئ.
2. ماډلونه او د ان پټ او آوټ پوټ بندرونه سره وصل کړئ لکه څنګه چې په لاندې شکل کې ښودل شوي:
    د ننوتلو او محصول بندرونو ارتباط Exampد Intel MAX 10 وسیلو لپاره
3. په اسائنمنٹ ایډیټر کې، اړونده I/O معیار وټاکئ لکه څنګه چې په لاندې شکل کې ښودل شوي. تاسو کولی شئ اوسنی ځواک او د سلیو نرخ اختیارونه هم تنظیم کړئ. که نه نو، د Intel Quartus Prime سافټویر د ډیفالټ ترتیبات په غاړه اخلي.
   د Intel MAX 10 وسیلو لپاره د Intel Quartus Prime Assignment Editor کې د BLVDS I/O دنده
4. د ماډل سیم - انټیل FPGA ایډیشن سافټویر سره فعال سمولیشن تالیف او ترسره کړئ.

اړوند معلومات

• ماډل سیم - د انټیل FPGA نسخه سافټویر ملاتړ
  د ModelSim - Intel FPGA Edition سافټویر په اړه نور معلومات وړاندې کوي او د موضوعاتو لپاره مختلف لینکونه لري لکه نصب، کارول، او ستونزې حل کول.
• په Intel FPGA وسیلو کې د BLVDS انٹرفیس لپاره I/O معیارونه په 7 پاڼه کې
  د پنونو او I/O معیارونو لیست کړئ تاسو کولی شئ په لاسي ډول د BLVDS غوښتنلیکونو لپاره ملاتړ شوي Intel FPGA وسیلو کې وټاکئ.
• ډیزاین Exampد AN 522 لپاره
  د Intel Quartus Prime ډیزاین وړاندې کوي exampپه دې غوښتنلیک یادښت کې کارول کیږي.

ډیزاین Exampد ټولو ملاتړ شوي وسیلو لپاره لارښوونې پرته له Intel Arria 10، Intel Cyclone 10 GX، او Intel MAX 10

دا مرحلې د Intel Arria 10، Intel Cyclone 10 GX، او Intel MAX 10 پرته په ټولو ملاتړ شوي وسیلو باندې د تطبیق وړ دي. ډاډ ترلاسه کړئ چې تاسو د ALTIOBUF IP کور کاروئ.

1.  د ALTIOBUF IP کور جوړ کړئ چې کولی شي د دوه اړخیز ان پټ او محصول بفر ملاتړ وکړي:
   • a. د ALTIOBUF IP کور انسټیټ کړئ.
   • ب. ماډل د دوه اړخیز بفر په توګه تنظیم کړئ.
   • ج. په هغه څه کې چې د بفرونو شمیر به سمدستي وي، 1 داخل کړئ.
   • d. د توپیر حالت وکاروئ فعال کړئ.
2. ماډلونه او د ان پټ او آوټ پوټ بندرونه سره وصل کړئ لکه څنګه چې په لاندې شکل کې ښودل شوي:
    د ننوتلو او محصول بندرونو ارتباط Exampد ټولو ملاتړ شوي وسیلو لپاره پرته د Intel Arria 10، Intel Cyclone 10 GX، او Intel MAX 10 وسیلو پرته
3. په اسائنمینټ ایډیټر کې، اړونده I/O معیار وټاکئ لکه څنګه چې ستاسو د آلې سره سم په لاندې شکل کې ښودل شوي. تاسو کولی شئ اوسنی ځواک او د سلیو نرخ اختیارونه هم تنظیم کړئ. که نه نو، د Intel Quartus Prime سافټویر د ډیفالټ ترتیبات په غاړه اخلي.
   • د Intel Cyclone 10 LP، Cyclone IV، Cyclone III، او Cyclone III LS وسیلې—BLVDS I/O معیاري د دوه طرفه p او n پنونو ته لکه څنګه چې په لاندې شکل کې ښودل شوي.
   • Stratix V، Stratix IV، Stratix III، Arria V، Arria II، او د سایکلون V وسایل — توپیر SSTL-2 ټولګي I یا کلاس II I/O معیاري.
     د Intel Quartus Prime Assignment Editor کې د BLVDS I/O دندهیادونه: تاسو کولی شئ په لاسي ډول د هر ملاتړ شوي وسیلې لپاره د تفویض مدیر سره د p او n پن ځایونه وټاکئ. د ملاتړ شوي وسیلو او پنونو لپاره چې تاسو یې په لاسي ډول ټاکلی شئ، اړونده معلوماتو ته مراجعه وکړئ.
4. د ماډل سیم - انټیل FPGA ایډیشن سافټویر سره فعال سمولیشن تالیف او ترسره کړئ.

Exampد فعالیت سمولو پایلې
کله چې د oe سیګنال تاکید کیږي ، BLVDS د لیکلو عملیاتو حالت کې دی. کله چې د oe سیګنال بند شي ، BLVDS د لوستلو عملیاتو حالت کې وي.یادونه:
د ویریلوګ HDL کارولو سمولو لپاره ، تاسو کولی شئ د blvds_tb.v ټیسټ بینچ وکاروئ ، کوم چې په اړوند ډیزاین کې شامل دیample.
اړوند معلومات

• ماډل سیم - د انټیل FPGA نسخه سافټویر ملاتړ
  د ModelSim - Intel FPGA Edition سافټویر په اړه نور معلومات وړاندې کوي او د موضوعاتو لپاره مختلف لینکونه لري لکه نصب، کارول، او ستونزې حل کول.
• په Intel FPGA وسیلو کې د BLVDS انٹرفیس لپاره I/O معیارونه په 7 پاڼه کې
  د پنونو او I/O معیارونو لیست کړئ تاسو کولی شئ په لاسي ډول د BLVDS غوښتنلیکونو لپاره ملاتړ شوي Intel FPGA وسیلو کې وټاکئ.
• ډیزاین Exampد AN 522 لپاره
  د Intel Quartus Prime ډیزاین وړاندې کوي exampپه دې غوښتنلیک یادښت کې کارول کیږي.

د فعالیت تحلیل

د ملټي پوائنټ BLVDS فعالیت تحلیل د بس پای ته رسیدو ، بار کولو ، ډرایور او رسیدونکي ځانګړتیاو اغیزه ښیې ، او په سیسټم کې د ډرایور څخه د رسیدونکي موقعیت. تاسو کولی شئ د شامل شوي BLVDS ډیزاین استعمال کړئ exampد څو نقطو غوښتنلیک فعالیت تحلیل کولو لپاره:

•  سایکلون III BLVDS ډیزاین example—دا ډیزاین example د ټولو ملاتړ شوي سټراټیکس ، اریریا ، او سایکلون وسیلې لړۍ باندې پلي کیږي. د Intel Arria 10 یا Intel Cyclone 10 GX وسیلې کورنۍ لپاره، تاسو اړتیا لرئ چې د ډیزاین پخوانی مهاجرت وکړئampمخکې لدې چې تاسو یې وکاروئ د اړوندې وسیلې کورنۍ ته لیږئ.
• د Intel MAX 10 BLVDS ډیزاین example—دا ډیزاین example د Intel MAX 10 وسیلې کورنۍ کې پلي کیږي.
• د Intel Stratix 10 BLVDS ډیزاین example—دا ډیزاین example د انټیل سټراټیکس 10 وسیلې کورنۍ کې پلي کیږي.

یادونه:
پدې برخه کې د څو نقطو BLVDS فعالیت تحلیل په HyperLynx* کې د سایکلون III BLVDS ان پټ/آؤټ پټ بفر معلوماتو توضیحاتو (IBIS) ماډل سمولیشن پراساس دی.
Intel وړاندیز کوي چې تاسو د سمولو لپاره دا Intel IBIS ماډلونه وکاروئ:

• Stratix III، Stratix IV، او Stratix V وسیلې — د وسیلې ځانګړي توپیر SSTL-2 IBIS ماډل
• Intel Stratix 10، Intel Arria 10(2) او Intel Cyclone 10 GX وسایل:
  •  د محصول بفر - توپیر SSTL-18 IBIS ماډل
  • ان پټ بفر — LVDS IBIS ماډل

اړوند معلومات

• د Intel FPGA IBIS ماډل پاڼه
  د Intel FPGA وسیلې ماډلونو ډاونلوډونه چمتو کوي.
•  ډیزاین Exampد AN 522 لپاره
  د Intel Quartus Prime ډیزاین وړاندې کوي exampپه دې غوښتنلیک یادښت کې کارول کیږي.

د سیسټم تنظیم کول

 ملټي پواینټ BLVDS د سایکلون III BLVDS لیږدونکي سره
دا ارقام د لسو سایکلون III BLVDS ټرانسیسیورونو (د U1 څخه U10 نومول شوي) سره د ملټي پواینټ ټوپولوژي سکیماټیک ښیې.داسې انګیرل کیږي چې د بس لیږد لاین لاندې ځانګړتیاوې لري:

•  یوه پټه کرښه
•  د 50 Ω ځانګړتیاوی خنډ
• د 3.6 pF په هر انچ کې د ځانګړتیا وړ ظرفیت
•  د 10 انچو اوږدوالی
• د Intel Arria 10 IBIS ماډل لومړني دي او د Intel IBIS ماډل کې شتون نلري web پاڼه که تاسو دې لومړني Intel Arria 10 IBIS ماډلونو ته اړتیا لرئ، د Intel سره اړیکه ونیسئ.
• د بس توپیر ځانګړتیا تقریبا 100 Ω
•  د هر ټرانسیور تر مینځ فاصله د 1 انچ
• بس په دواړو سرونو کې د ټرمینیشن ریسیسټر RT سره پای ته ورسید

• د ډیفالټ ډرایو ځواک 12 mA
• د ډیفالټ لخوا ورو ورو نرخ تنظیمات
• د 6 pF د هر لیږدونکي پن ظرفیت
•  په هر BLVDS ټرانسیور کې سټب د 1 انچ مایکروسټریپ د ځانګړتیا 50 Ω او د ځانګړتیا وړ ظرفیت 3 pF په هر انچ کې دی
•  بس ته د هر ټرانسسیور د اتصال ظرفیت (د نښلونکي، پیډ، او په PCB کې) د 2 pF اټکل کیږي
• د هر بار ټول ظرفیت تقریبا 11 pF دی

د 1 انچ د بار کولو فاصله لپاره، ویشل شوی ظرفیت په هر انچ کې د 11 pF سره مساوي دی. د سټبونو له امله رامینځته شوي انعکاس کمولو لپاره ، او همدارنګه د وتلو سیګنالونو کمولو لپاره
ډرایور، د 50 Ω ریزیسټور RS سره یو خنډ د هر ټرانسیور په محصول کې ځای په ځای شوی.

د بس ختمول
د بشپړ بار شوي بس اغیزمن خنډ 52 Ω دی که تاسو د بس ځانګړتیا وړ ظرفیت او د تنظیم شوي هر واحد اوږدوالي توزیع شوي ظرفیت په مؤثره توپیري انډول مساوات کې ځای په ځای کړئ. د مطلوب سیګنال بشپړتیا لپاره ، تاسو باید RT له 52 Ω سره میچ کړئ. لاندې ارقام د ترلاسه کونکي ان پټ پنونو کې د توپیر څپې (VID) باندې د میچ شوي - ، لاندې - او ډیر پای اغیزې ښیې. د معلوماتو کچه 100 Mbps ده. په دې ارقامو کې، زیرمه (RT = 25 Ω) د انعکاس او د شور مارجن د پام وړ کمښت پایله ده. په ځینو مواردو کې، د پای ته رسیدو لاندې حتی د رسیدونکي حد څخه سرغړونه کوي (VTH = ± 100 mV). کله چې RT 50 Ω ته بدل شي، د VTH په اړه د پام وړ شور حاشیه شتون لري او انعکاس د پام وړ نه دی.

د بس د ختمیدو اغیزه (په U1 کې ډرایور، په U2 کې رسیدونکی)
پدې شکل کې، U1 د لیږدونکي په توګه کار کوي او U2 څخه U10 ترلاسه کونکي دي.

د بس د ختمیدو اغیزه (په U1 کې ډرایور، په U10 کې رسیدونکی)
پدې شکل کې، U1 د لیږدونکي په توګه کار کوي او U2 څخه U10 ترلاسه کونکي دي.

د بس د ختمیدو اغیزه (په U5 کې ډرایور، په U6 کې رسیدونکی)
په دې شکل کې، U5 لیږدونکی دی او پاتې یې اخیستونکي دي.

د بس د ختمیدو اغیزه (په U5 کې ډرایور، په U10 کې رسیدونکی)
په دې شکل کې، U5 لیږدونکی دی او پاتې یې اخیستونکي دي.په بس کې د ډرایور او اخیستونکي نسبي موقعیت هم د ترلاسه شوي سیګنال کیفیت اغیزه کوي. ډرایور ته نږدې رسیدونکی د ټرانسمیشن لاین ترټولو خراب اغیز تجربه کوي ځکه چې پدې ځای کې د څنډې کچه خورا ګړندۍ ده. دا هغه وخت خرابیږي کله چې چلوونکی د بس په مینځ کې موقعیت ولري.
د مثال لپارهampپه 16 مخ کې 20 شکل او په 18 پاڼه کې 21 شکل پرتله کړئ. VID په رسیدونکي U6 کې (ډرایور په U5 کې) د رسیدونکي U2 (ډرایور په U1 کې) کې د هغې په پرتله لوی زنګونه ښیې. له بلې خوا، د څنډې کچه ورو کیږي کله چې رسیدونکی د چلوونکي څخه ډیر لرې موقعیت لري. ترټولو لوی لوړیدو وخت ثبت شوی 1.14 ns دی چې ډریور د بس په یوه پای کې موقعیت لري (U1) او رسیدونکی په بل پای کې (U10).

د ډډ اوږدوالی
د سټب اوږدوالی نه یوازې د ډرایور څخه ترلاسه کونکي ته د الوتنې وخت ډیروي ، بلکه د لوی بار ظرفیت لامل کیږي ، کوم چې د لوی انعکاس لامل کیږي.

د ډډ اوږدوالي د زیاتوالي اغیز (په U1 کې ډرایور، په U10 کې رسیدونکی)
دا ارقام په U10 کې VID پرتله کوي کله چې د سټب اوږدوالی له یو انچ څخه دوه انچو ته لوړیږي او چلوونکی په U1 کې وي.

د سټب ختمول
تاسو باید د ډریور خنډ د سټب ځانګړتیا خنډ سره مطابقت ولرئ. د ډرایور په محصول کې د لړۍ پای ته رسیدو ریزیسټور RS ځای په ځای کول د لیږد منفي لین اغیز خورا کموي چې د اوږد سټب او ګړندي څنډه نرخونو له امله رامینځته کیږي. سربیره پردې ، RS د VID کمولو لپاره بدل کیدی شي ترڅو د رسیدونکي مشخصات پوره کړي.

د سټب ختمیدو اغیزه (په U1 کې ډرایور، په U2 او U10 کې رسیدونکی)
دا ارقام په U2 او U10 کې VID پرتله کوي کله چې U1 لیږدوي.

د موټر چلوونکي سلیو نرخ
یو ګړندی سلیو نرخ د لوړیدو وخت ښه کولو کې مرسته کوي ، په ځانګړي توګه د ډرایور څخه ترټولو لرې رسیدونکي کې. په هرصورت، یو ګړندی سلیو نرخ هم د انعکاس له امله د زنګ وهلو وده کوي.

د ډرایور د څنډې د نرخ اغیزه (په U1 کې ډرایور، په U2 او U10 کې رسیدونکی)
دا شمیره د موټر چلوونکي سلیو نرخ اغیزه ښیې. د 12 mA ډرایو ځواک سره د ورو او ګړندي سلیو نرخ ترمینځ پرتله کیږي. ډرایور په U1 کې دی او په U2 او U10 کې د توپیر څپې معاینه کیږي.

په ټولیز ډول د سیسټم فعالیت

د ډیټا ترټولو لوړه کچه چې د ملټي پواینټ BLVDS لخوا ملاتړ کیږي د موټر چلوونکي څخه د لرې ترلاسه کونکي د سترګو ډیاګرام په لیدو سره ټاکل کیږي. په دې ځای کې، لیږدول شوي سیګنال د ټیټ څنډه کچه لري او د سترګو په پرانیستلو اغیزه کوي. که څه هم د ترلاسه شوي سیګنال کیفیت او د شور مارجن هدف په غوښتنلیکونو پورې اړه لري ، څومره چې د سترګو خلاصیدل پراخه وي ، ښه. په هرصورت، تاسو باید د ډرایور نږدې نږدې ریسیور هم وګورئ، ځکه چې د لیږد لین اغیزې خرابې وي که چیرې ریسیور د موټر چلوونکي ته نږدې وي.
23 شکل. د سترګو ډیاګرام په 400 Mbps کې (ډرایور په U1 کې، رسیدونکی په U2 او U10 کې)
دا ارقام په U2 (سور منحنی) او U10 (نیلي منحنی) کې د 400 Mbps د ډیټا نرخ لپاره د سترګو ډیاګرامونه څرګندوي. په سمولیشن کې د 1٪ واحد وقفې تصادفي جټټر فرض کیږي. ډرایور په U1 کې د ډیفالټ اوسني ځواک او سلیو نرخ ترتیباتو سره دی. بس په بشپړ ډول د مطلوب RT = 50 Ω سره بار شوی. د سترګو ترټولو کوچنی خلاص په U10 کې دی، کوم چې له U1 څخه خورا لرې دی. د سترګو لوړوالیampد 0.5 واحد په وقفه کې رهبري کیږي په ترتیب سره د U692 او U543 لپاره 2 mV او 10 mV. د دواړو قضیو لپاره د VTH = ±100 mV په اړه د پام وړ شور حاشیه شتون لري.

د AN 522 لپاره د سند بیاکتنې تاریخ: په ملاتړ شوي Intel FPGA وسیلې کورنۍ کې د بس LVDS انٹرفیس پلي کول

اسناد / سرچینې

intel AN 522 په ملاتړ شوي FPGA وسیلو کورنیو کې د بس LVDS انٹرفیس پلي کول [pdf] د کارونکي لارښود AN 522 په ملاتړ شوي FPGA وسیلو کورنیو کې د بس LVDS انٹرفیس پلي کول، AN 522، د ملاتړ شوي FPGA وسیلې کورنیو کې د بس LVDS انٹرفیس پلي کول، د ملاتړ شوي FPGA وسیلې کورنۍ کې انٹرفیس، د FPGA وسیلې کورنۍ

حوالې

• د کارن لارښود