intel AN 522 Implementazione dell'interfaccia Bus LVDS nelle famiglie di dispositivi FPGA supportate

Bus LVDS (BLVDS) estende la capacità della comunicazione punto-punto LVDS alla configurazione multipunto. Multipoint BLVDS offre una soluzione efficiente per applicazioni backplane multipunto.

Supporto dell'implementazione BLVDS nei dispositivi Intel FPGA

È possibile implementare le interfacce BLVDS in questi dispositivi Intel utilizzando gli standard I/O elencati.

Nota:
Le funzioni programmabili per la forza dell'unità e la velocità di variazione di questi dispositivi consentono di personalizzare il sistema multipoint per ottenere le massime prestazioni. Per determinare la velocità dati massima supportata, eseguire una simulazione o una misurazione in base all'impostazione e all'applicazione del sistema specifico.
BLVDS Finitaview a pagina 4
Tecnologia BLVDS nei dispositivi Intel a pagina 6
Consumo energetico BLVDS a pagina 9
BLVDS Design Esample a pagina 10
Analisi delle prestazioni a pagina 17
Cronologia delle revisioni del documento per AN 522: implementazione dell'interfaccia Bus LVDS nelle famiglie di dispositivi Intel FPGA supportate a pagina 25
Informazioni correlate
Standard I/O per l'interfaccia BLVDS nei dispositivi Intel FPGA a pagina 7

BLVDS Finitaview

Il tipico sistema BLVDS multipunto è costituito da un numero di coppie di trasmettitori e ricevitori (ricetrasmettitori) collegati al bus.
BLVDS multipuntoLa configurazione nella figura precedente fornisce comunicazioni half-duplex bidirezionali riducendo al minimo la densità di interconnessione. Qualsiasi ricetrasmettitore può assumere il ruolo di trasmettitore, con i restanti ricetrasmettitori che fungono da ricevitori (solo un trasmettitore alla volta può essere attivo). Il controllo del traffico del bus, tramite un protocollo o una soluzione hardware, è in genere necessario per evitare la contesa dei conducenti sul bus. Le prestazioni di un BLVDS multipunto sono fortemente influenzate dal carico capacitivo e dalla terminazione sul bus.
Considerazioni sulla progettazione
Un buon progetto multipunto deve considerare il carico capacitivo e la terminazione sul bus per ottenere una migliore integrità del segnale. È possibile ridurre al minimo la capacità di carico selezionando un ricetrasmettitore con bassa capacità dei pin, un connettore con bassa capacità e mantenendo la lunghezza dello stub corta. Una delle considerazioni di progettazione BLVDS multipunto è l'impedenza differenziale effettiva di un bus a pieno carico, indicata come impedenza effettiva, e il ritardo di propagazione attraverso il bus. Altre considerazioni sulla progettazione di BLVDS multipunto includono polarizzazione fail-safe, tipo di connettore e pin-out, layout della traccia del bus PCB e specifiche di edge rate del driver.
Impedenza effettiva
L'impedenza effettiva dipende dall'impedenza caratteristica della traccia del bus Zo e dal carico capacitivo sul bus. I connettori, lo stub sulla scheda plug-in, l'imballaggio e la capacità di ingresso del ricevitore contribuiscono tutti al carico capacitivo, che riduce l'impedenza effettiva del bus.
Equazione 1. Equazione dell'impedenza differenziale effettiva
Utilizzare questa equazione per approssimare l'impedenza differenziale effettiva del bus caricato (Zeff).Dove:

• Zdiff (Ω) ≈ 2 × Zo = l'impedenza caratteristica differenziale del bus
•  Co (pF/inch) = capacità caratteristica per unità di lunghezza del bus
• CL (pF) = capacità di ciascun carico
•  N = numero di carichi sul bus
•  H (pollici) = d × N = lunghezza totale del bus
•  d (pollici) = distanza tra ciascuna scheda plug-in
•  Cd (pF/inch) = CL/d = capacità distribuita per unità di lunghezza lungo il bus

L'incremento della capacità di carico o la minore distanza tra le schede plug-in riduce l'impedenza effettiva. Per ottimizzare le prestazioni del sistema, è importante selezionare un ricetrasmettitore e un connettore a bassa capacità. Mantieni il più corto possibile ogni lunghezza dello stub del ricevitore tra il connettore e il pin I/O del ricetrasmettitore.
Impedenza effettiva normalizzata rispetto a Cd/Co
Questa figura mostra gli effetti della capacità distribuita sull'impedenza effettiva normalizzata.La terminazione è richiesta a ciascuna estremità del bus, mentre i dati fluiscono in entrambe le direzioni. Per ridurre la riflessione e il ronzio sul bus, è necessario far corrispondere la resistenza di terminazione all'impedenza effettiva. Per un sistema con Cd/Co = 3, l'impedenza effettiva è 0.5 volte Zdiff. Con doppie terminazioni sul bus, l'autista vede un carico equivalente di 0.25 volte Zdiff; e quindi riduce l'oscillazione dei segnali e il margine di rumore differenziale attraverso gli ingressi del ricevitore (se viene utilizzato il driver LVDS standard). Il driver BLVDS risolve questo problema aumentando la corrente di pilotaggio per ottenere un volume similetage swing agli ingressi del ricevitore.
Ritardo di propagazione
Il ritardo di propagazione (tPD = Zo × Co) è il ritardo di tempo attraverso la linea di trasmissione per unità di lunghezza. Dipende dall'impedenza caratteristica e dalla caratteristica
capacità del bus.
Ritardo di propagazione effettivo
Per un bus carico, puoi calcolare il ritardo di propagazione effettivo con questa equazione. È possibile calcolare il tempo di propagazione del segnale dal driver A al ricevitore B come tPDEFF × lunghezza della linea tra il driver A e il ricevitore B.

Tecnologia BLVDS nei dispositivi Intel

Nei dispositivi Intel supportati, l'interfaccia BLVDS è supportata in qualsiasi riga o colonna I/banchi alimentati da un VCCIO di 1.8 V (dispositivi Intel Arria 10 e Intel Cyclone 10 GX) o 2.5 V (altri dispositivi supportati). In questi banchi I/O, l'interfaccia è supportata sui pin I/O differenziali ma non sui pin di ingresso o uscita clock dedicati. Tuttavia, nei dispositivi Intel Arria 10 e Intel Cyclone 10 GX, l'interfaccia BLVDS è supportata su pin di clock dedicati utilizzati come I/O generali.

•  Il trasmettitore BLVDS utilizza due buffer di uscita single-ended con il secondo buffer di uscita programmato come invertito.
•  Il ricevitore BLVDS utilizza un buffer di ingresso LVDS dedicato.

Buffer I/O BLVDS nei dispositivi supportatiUtilizzare diversi buffer di input o output a seconda del tipo di applicazione:

• Applicazione multidrop: utilizza il buffer di input o output a seconda che il dispositivo sia destinato al funzionamento del driver o del ricevitore.
• Applicazione multipunto: il buffer di output e il buffer di input condividono gli stessi pin I/O. È necessario un segnale di abilitazione dell'uscita (oe) per tri-state il buffer di uscita LVDS quando non sta inviando segnali.
•  Non abilitare la terminazione in serie su chip (RS OCT) per il buffer di output.
• Utilizzare resistori esterni nei buffer di uscita per fornire l'adattamento dell'impedenza allo stub sulla scheda plug-in.
• Non abilitare la terminazione differenziale su chip (RD OCT) per il buffer di ingresso differenziale perché la terminazione del bus viene solitamente implementata utilizzando i resistori di terminazione esterni su entrambe le estremità del bus.

Standard I/O per l'interfaccia BLVDS nei dispositivi Intel FPGA
È possibile implementare l'interfaccia BLVDS utilizzando gli standard I/O pertinenti e i requisiti di robustezza della corrente per i dispositivi Intel supportati.
Standard I/O e funzionalità Supporto per l'interfaccia BLVDS nei dispositivi Intel supportati

1.  Il pin DIFFIO_TX non supporta i veri ricevitori differenziali LVDS.

Per ulteriori informazioni, fare riferimento alla rispettiva documentazione del dispositivo come elencato nella sezione delle informazioni correlate:

• Per informazioni sull'assegnazione dei pin, fare riferimento alla piedinatura del dispositivo files.
• Per le caratteristiche degli standard I/O fare riferimento al capitolo I/O del manuale del dispositivo.
•  Per le specifiche elettriche, fare riferimento alla scheda tecnica del dispositivo o al documento DC e caratteristiche di commutazione.

Informazioni correlate

•  Pin-out Intel Stratix 10 Files
•  Piedinatura Stratix V Files
• Piedinatura Stratix IV Files
•  Pin-out del dispositivo Stratix III Files
•  Pin-out del dispositivo Intel Arria 10 Files
•  Piedinatura del dispositivo Arria V Files
•  Piedinatura del dispositivo Arria II GX Files
• Pin-out del dispositivo Intel Cyclone 10 GX Files
• Pin-out del dispositivo Intel Cyclone 10 LP Files
• Pin-out del dispositivo Cyclone V Files
•  Pin-out del dispositivo Cyclone IV Files
• Pin-out del dispositivo Cyclone III Files
• Pin-out del dispositivo Intel MAX 10 Files
• Guida dell'utente di Intel Stratix 10 General Purpose I/O
•  Funzionalità I/O nei dispositivi Stratix V
•  Funzionalità I/O nel dispositivo Stratix IV
•  Caratteristiche I/O del dispositivo Stratix III
• Funzionalità I/O nei dispositivi Stratix V
•  Funzionalità I/O nel dispositivo Stratix IV
•  Caratteristiche I/O del dispositivo Stratix III
•  I/O e I/O ad alta velocità nei dispositivi Intel Arria 10
•  Funzionalità I/O nei dispositivi Arria V
• Funzionalità I/O nei dispositivi Arria II
•  I/O e I/O ad alta velocità nei dispositivi Intel Cyclone 10 GX
•  I/O e I/O ad alta velocità nei dispositivi Intel Cyclone 10 LP
• Funzionalità I/O nei dispositivi Cyclone V
• Funzionalità I/O nei dispositivi Cyclone IV
•  Funzionalità I/O nella famiglia di dispositivi Cyclone III
• Guida per l'utente di Intel MAX 10 General Purpose I/O
•  Scheda tecnica del dispositivo Intel Stratix 10
• Scheda tecnica del dispositivo Stratix V
•  Caratteristiche CC e di commutazione per dispositivi Stratix IV
•  Scheda tecnica del dispositivo Stratix III: DC e caratteristiche di commutazione
•  Scheda tecnica del dispositivo Intel Arria 10
•  Scheda tecnica del dispositivo Arria V
• Scheda tecnica del dispositivo per i dispositivi Arria II
• Scheda tecnica del dispositivo Intel Cyclone 10 GX
•  Scheda tecnica del dispositivo Intel Cyclone 10 LP
•  Scheda tecnica del dispositivo Cyclone V
•  Scheda tecnica del dispositivo Cyclone IV
• Scheda tecnica del dispositivo Cyclone III
• Scheda tecnica del dispositivo Intel MAX 10

Consumo energetico BLVDS

• Prima di implementare il tuo progetto nel dispositivo, utilizza l'EPE basato su Excel per il dispositivo supportato che utilizzi per ottenere una stima dell'entità del consumo energetico I/O BLVDS.
•  Per i pin di input e bidirezionali, il buffer di input BLVDS è sempre abilitato. Il buffer di ingresso BLVDS consuma energia se è presente un'attività di commutazione sul bus (ad esample, altri ricetrasmettitori stanno inviando e ricevendo dati, ma il dispositivo Cyclone III non è il destinatario previsto).
•  Se utilizzi BLVDS come buffer di input in multidrop o come buffer bidirezionale in applicazioni multipoint, Intel consiglia di inserire una frequenza di commutazione che includa tutte le attività sul bus, non solo le attività destinate al buffer di input BLVDS del dispositivo Intel.

Example di BLVDS I/O Data Entry nell'EPE
Questa figura mostra la voce I/O BLVDS nel Cyclone III EPE. Per gli standard I/O da selezionare nell'EPE di altri dispositivi Intel supportati, fare riferimento alle informazioni correlate.Intel consiglia di utilizzare Intel Quartus Prime Power Analyzer Tool per eseguire un'accurata analisi dell'alimentazione I/O BLVDS dopo aver completato il progetto. Lo strumento Power Analyzer stima la potenza in base alle specifiche del progetto dopo che il posizionamento e il percorso sono stati completati. Lo strumento Power Analyzer applica una combinazione di attività del segnale immesse dall'utente, derivate dalla simulazione e stimate che, combinate con i modelli circuitali dettagliati, producono stime di potenza molto accurate.
Informazioni correlate

• Capitolo sull'analisi della potenza, manuale Intel Quartus Prime Pro Edition
  Fornisce ulteriori informazioni sullo strumento Intel Quartus Prime Pro Edition Power Analyzer per le famiglie di dispositivi Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX.
• Capitolo sull'analisi energetica, manuale Intel Quartus Prime Standard Edition
  Fornisce ulteriori informazioni sullo strumento Intel Quartus Prime Standard Edition Power Analyzer per Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III e Intel MAX 10 famiglie di dispositivi.
• Pagina Early Power Estimators (EPE) e Power Analyzer
  Fornisce ulteriori informazioni sull'EPE e sullo strumento Intel Quartus Prime Power Analyzer.
• Implementazione dell'interfaccia Bus LVDS nelle famiglie di dispositivi Intel FPGA supportate a pagina 3
  Elenca gli standard I/O da selezionare nell'EPE per stimare il consumo energetico del BLVDS.

BLVDS Design Esample
Il disegno esample mostra come istanziare il buffer I/O BLVDS nei dispositivi supportati con i relativi core IP I/O (GPIO) per uso generico pertinenti nel software Intel Quartus Prime.

•  Dispositivi Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX: utilizzano il core IP FPGA Intel GPIO.
•  Dispositivi Intel MAX 10: utilizza il core IP FPGA Intel GPIO Lite.
•  Tutti gli altri dispositivi supportati: utilizzano il core IP ALTIOBUF.

Puoi scaricare il design esample dal link nella relativa informativa. Per l'istanza buffer I/O BLVDS, Intel consiglia i seguenti elementi:

•  Implementa il core IP GPIO in modalità bidirezionale con la modalità differenziale attivata.
•  Assegnare lo standard I/O ai pin bidirezionali:
•  BLVDS: dispositivi Intel Cyclone 10 LP, Cyclone IV, Cyclone III e Intel MAX 10.
•  SSTL-2 differenziale Classe I o Classe II: dispositivi Stratix V, Stratix IV, Stratix III, Arria V, Arria II e Cyclone V.
• SSTL-18 differenziale Classe I o Classe II: dispositivi Intel Stratix 10, Intel Arria 10 e Intel Cyclone 10 GX.

Funzionamento dei buffer di input o output durante le operazioni di scrittura e lettura

• La porta oe riceve il segnale oe dal core del dispositivo per abilitare o disabilitare i buffer di output single-ended.
•  Mantenere il segnale oe basso per tri-state i buffer di uscita durante l'operazione di lettura.
•  La funzione della porta AND è impedire al segnale trasmesso di tornare nel nucleo del dispositivo. Il buffer di ingresso differenziale è sempre abilitato.

Informazioni correlate

•  Buffer I/O (ALTIOBUF) IP Core Guida per l'utente
•  Guida per l'utente di GPIO IP Core
•  Guide all'implementazione di Intel MAX 10 I/O
• Introduzione ai core IP FPGA Intel
• Design esample per AN 522

Fornisce il design Intel Quartus Prime exampfile utilizzati in questa nota applicativa.
Design esample Linee guida per i dispositivi Intel Stratix 10
Questi passaggi sono applicabili solo ai dispositivi Intel Stratix 10. Assicurarsi di utilizzare il core IP FPGA Intel GPIO.

1. Crea un core IP FPGA Intel GPIO in grado di supportare un buffer di input e output bidirezionale:
   • un. Crea un'istanza del core IP FPGA Intel GPIO.
   • b. In Direzione dati selezionare Bidir.
   • c. In Larghezza dati, inserisci 1.
   • d. Attiva Usa buffer differenziale.
   • e. In modalità Registra, selezionare nessuno.
2. Collegare i moduli e le porte di ingresso e uscita come mostrato nella figura seguente:
   Collegamento porte di ingresso e uscita esampfile per dispositivi Intel Stratix 10
3. Nell'editor di assegnazione, assegnare lo standard I/O pertinente come mostrato nella figura seguente. È inoltre possibile impostare le opzioni di forza e velocità di rotazione correnti. In caso contrario, il software Intel Quartus Prime assume le impostazioni predefinite.
   Assegnazione I/O BLVDS nell'editor di assegnazione Intel Quartus Prime per dispositivi Intel Stratix 10
4. Compila ed esegui la simulazione funzionale con il software ModelSim* – Intel FPGA Edition.

Informazioni correlate

• ModelSim – Supporto software Intel FPGA Edition
  Fornisce ulteriori informazioni sul software ModelSim – Intel FPGA Edition e contiene vari collegamenti ad argomenti quali installazione, utilizzo e risoluzione dei problemi.
• Standard I/O per l'interfaccia BLVDS nei dispositivi Intel FPGA a pagina 7
  Elenca i pin e gli standard I/O che puoi assegnare manualmente nei dispositivi Intel FPGA supportati per le applicazioni BLVDS.
• Design esample per AN 522
  Fornisce il design Intel Quartus Prime exampfile utilizzati in questa nota applicativa.

Design esample Linee guida per i dispositivi Intel Arria 10
Questi passaggi sono applicabili solo ai dispositivi Intel Arria 10 che utilizzano Intel Quartus Prime Standard Edition. Assicurarsi di utilizzare il core IP FPGA Intel GPIO.

1. Apri StratixV_blvds.qar file per importare il design Stratix V esample nel software Intel Quartus Prime Standard Edition.
2. Migrare il design esample per utilizzare il core IP FPGA Intel GPIO:
   • un. Nel menu selezionare Progetto ➤ Aggiorna componenti IP.
   • b. Fare doppio clic sull'entità "ALIOBUF".
     Viene visualizzata la finestra MegaWizard Plug-In Manager per ALTIOBUF IP core.
   • c. Disattiva Abbina progetto/predefinito.
   • d. In Famiglia di dispositivi attualmente selezionata, seleziona Arria 10.
   • e. Fare clic su Fine e quindi fare nuovamente clic su Fine.
   • f. Nella finestra di dialogo visualizzata, fare clic su OK.
     Il software Intel Quartus Prime Pro Edition esegue il processo di migrazione e quindi visualizza l'editor dei parametri IP GPIO.
3. Configurare il core IP FPGA Intel GPIO per supportare un buffer di input e output bidirezionale:
   • un. In Direzione dati selezionare Bidir.
   • b. In Larghezza dati, inserisci 1.
   • c. Attiva Usa buffer differenziale.
   • d. Fare clic su Fine e generare il core IP.
4. Collegare i moduli e le porte di ingresso e uscita come mostrato nella figura seguente:
   Collegamento porte di ingresso e uscita esampfile per dispositivi Intel Arria 10
5. Nell'editor di assegnazione, assegnare lo standard I/O pertinente come mostrato nella figura seguente. È inoltre possibile impostare le opzioni di forza e velocità di rotazione correnti. In caso contrario, il software Intel Quartus Prime Standard Edition assume le impostazioni predefinite per i dispositivi Intel Arria 10: differenziale SSTL-18 Class I o Class II I/O standard.
   Assegnazione I/O BLVDS nell'editor di assegnazione Intel Quartus Prime per dispositivi Intel Arria 10Nota:
   Per i dispositivi Intel Arria 10, puoi assegnare manualmente le posizioni dei pin p e n per i pin LVDS con l'editor di assegnazione.
6. Compila ed esegui la simulazione funzionale con il software ModelSim – Intel FPGA Edition.

Informazioni correlate

• ModelSim – Supporto software Intel FPGA Edition
  Fornisce ulteriori informazioni sul software ModelSim – Intel FPGA Edition e contiene vari collegamenti ad argomenti quali installazione, utilizzo e risoluzione dei problemi.
• Standard I/O per l'interfaccia BLVDS nei dispositivi Intel FPGA a pagina 7
  Elenca i pin e gli standard I/O che puoi assegnare manualmente nei dispositivi Intel FPGA supportati per le applicazioni BLVDS.
• Design esample per AN 522
  Fornisce il design Intel Quartus Prime exampfile utilizzati in questa nota applicativa.

Design esample Linee guida per i dispositivi Intel MAX 10
Questi passaggi sono applicabili solo ai dispositivi Intel MAX 10. Assicurarsi di utilizzare il core IP FPGA Intel GPIO Lite.

1. Crea un core IP FPGA Intel GPIO Lite in grado di supportare un buffer di input e output bidirezionale:
   • un. Crea un'istanza del core IP FPGA Intel GPIO Lite.
   • b. In Direzione dati selezionare Bidir.
   • c. In Larghezza dati, inserisci 1.
   • d. Attiva Usa buffer pseudo differenziale.
   • e. In modalità Registra, seleziona Ignora.
2. Collegare i moduli e le porte di ingresso e uscita come mostrato nella figura seguente:
    Collegamento porte di ingresso e uscita esampfile per dispositivi Intel MAX 10
3. Nell'editor di assegnazione, assegnare lo standard I/O pertinente come mostrato nella figura seguente. È inoltre possibile impostare le opzioni di forza e velocità di rotazione correnti. In caso contrario, il software Intel Quartus Prime assume le impostazioni predefinite.
   Assegnazione I/O BLVDS nell'editor di assegnazione Intel Quartus Prime per dispositivi Intel MAX 10
4. Compila ed esegui la simulazione funzionale con il software ModelSim – Intel FPGA Edition.

Informazioni correlate

• ModelSim – Supporto software Intel FPGA Edition
  Fornisce ulteriori informazioni sul software ModelSim – Intel FPGA Edition e contiene vari collegamenti ad argomenti quali installazione, utilizzo e risoluzione dei problemi.
• Standard I/O per l'interfaccia BLVDS nei dispositivi Intel FPGA a pagina 7
  Elenca i pin e gli standard I/O che puoi assegnare manualmente nei dispositivi Intel FPGA supportati per le applicazioni BLVDS.
• Design esample per AN 522
  Fornisce il design Intel Quartus Prime exampfile utilizzati in questa nota applicativa.

Design esample Linee guida per tutti i dispositivi supportati tranne Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10

Questi passaggi sono applicabili a tutti i dispositivi supportati ad eccezione di Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10. Assicurati di utilizzare il core IP ALTIOBUF.

1.  Crea un core IP ALTIOBUF in grado di supportare un buffer di input e output bidirezionale:
   • un. Crea un'istanza del core IP ALTIOBUF.
   • b. Configurare il modulo come buffer bidirezionale.
   • c. In Qual è il numero di buffer di cui creare un'istanza, immettere 1.
   • d. Attiva Usa modalità differenziale.
2. Collegare i moduli e le porte di ingresso e uscita come mostrato nella figura seguente:
    Collegamento porte di ingresso e uscita esample per tutti i dispositivi supportati ad eccezione dei dispositivi Intel Arria 10, Intel Cyclone 10 GX e Intel MAX 10
3. Nell'editor di assegnazione, assegna lo standard I/O pertinente come mostrato nella figura seguente in base al tuo dispositivo. È inoltre possibile impostare le opzioni di forza e velocità di rotazione correnti. In caso contrario, il software Intel Quartus Prime assume le impostazioni predefinite.
   • Dispositivi Intel Cyclone 10 LP, Cyclone IV, Cyclone III e Cyclone III LS: standard I/O BLVDS per i pin bidirezionali pe n come mostrato nella figura seguente.
   • Dispositivi Stratix V, Stratix IV, Stratix III, Arria V, Arria II e Cyclone V: standard I/O differenziale SSTL-2 Classe I o Classe II.
     Assegnazione I/O BLVDS nell'editor di assegnazione di Intel Quartus PrimeNota: È possibile assegnare manualmente le posizioni dei pin p e n per ciascun dispositivo supportato con l'editor di assegnazione. Per i dispositivi supportati e i pin che puoi assegnare manualmente, fai riferimento alle relative informazioni.
4. Compila ed esegui la simulazione funzionale con il software ModelSim – Intel FPGA Edition.

Example dei risultati della simulazione funzionale
Quando viene asserito il segnale oe, il BLVDS è in modalità operazione di scrittura. Quando il segnale oe viene deasserito, il BLVDS è in modalità operativa di lettura.Nota:
Per la simulazione utilizzando Verilog HDL, è possibile utilizzare il testbench blvds_tb.v, incluso nel rispettivo design examplui.
Informazioni correlate

• ModelSim – Supporto software Intel FPGA Edition
  Fornisce ulteriori informazioni sul software ModelSim – Intel FPGA Edition e contiene vari collegamenti ad argomenti quali installazione, utilizzo e risoluzione dei problemi.
• Standard I/O per l'interfaccia BLVDS nei dispositivi Intel FPGA a pagina 7
  Elenca i pin e gli standard I/O che puoi assegnare manualmente nei dispositivi Intel FPGA supportati per le applicazioni BLVDS.
• Design esample per AN 522
  Fornisce il design Intel Quartus Prime exampfile utilizzati in questa nota applicativa.

Analisi delle prestazioni

L'analisi delle prestazioni BLVDS multipunto dimostra l'impatto della terminazione del bus, del carico, delle caratteristiche del driver e del ricevitore e della posizione del ricevitore rispetto al driver sul sistema. È possibile utilizzare il design BLVDS incluso esample per analizzare le prestazioni di un'applicazione multipunto:

•  Design Cyclone III BLVDS esample: questo disegno esample è applicabile a tutte le serie di dispositivi Stratix, Arria e Cyclone supportate. Per la famiglia di dispositivi Intel Arria 10 o Intel Cyclone 10 GX, è necessario migrare il design example alla rispettiva famiglia di dispositivi prima di poterlo utilizzare.
• Design Intel MAX 10 BLVDS esample: questo disegno esample è applicabile alla famiglia di dispositivi Intel MAX 10.
• Design Intel Stratix 10 BLVDS esample: questo disegno esample è applicabile alla famiglia di dispositivi Intel Stratix 10.

Nota:
L'analisi delle prestazioni di un BLVDS multipunto in questa sezione si basa sulla simulazione del modello IBIS (Input/Output Buffer Information Specification) di Cyclone III BLVDS in HyperLynx*.
Intel consiglia di utilizzare questi modelli Intel IBIS per la simulazione:

• Dispositivi Stratix III, Stratix IV e Stratix V: modello IBIS SSTL-2 differenziale specifico per dispositivo
• Dispositivi Intel Stratix 10, Intel Arria 10(2) e Intel Cyclone 10 GX:
  •  Buffer di output: modello SSTL-18 IBIS differenziale
  • Buffer di input: modello LVDS IBIS

Informazioni correlate

• Pagina del modello Intel FPGA IBIS
  Fornisce download di modelli di dispositivi Intel FPGA.
•  Design esample per AN 522
  Fornisce il design Intel Quartus Prime exampfile utilizzati in questa nota applicativa.

Configurazione del sistema

 BLVDS multipunto con ricetrasmettitori Cyclone III BLVDS
Questa figura mostra lo schema di una topologia multipunto con dieci ricetrasmettitori Cyclone III BLVDS (denominati da U1 a U10).Si suppone che la linea di trasmissione bus abbia le seguenti caratteristiche:

•  Una striscia
•  Impedenza caratteristica di 50 Ω
• Capacità caratteristica di 3.6 pF per pollice
•  Lunghezza di 10 pollici
• I modelli Intel Arria 10 IBIS sono preliminari e non sono disponibili sul modello Intel IBIS web pagina. Se hai bisogno di questi modelli Intel Arria 10 IBIS preliminari, contatta Intel.
• Impedenza caratteristica differenziale del bus di circa 100 Ω
•  Spaziatura tra ciascun ricetrasmettitore di 1 pollice
• Bus terminato su entrambe le estremità con resistenza di terminazione RT

• Forza di pilotaggio predefinita di 12 mA
• Impostazioni della velocità di risposta lenta per impostazione predefinita
• Capacità dei pin di ciascun ricetrasmettitore di 6 pF
•  Lo stub su ciascun ricetrasmettitore BLVDS è una microstriscia da 1 pollice con impedenza caratteristica di 50 Ω e capacità caratteristica di 3 pF per pollice
•  Si presume che la capacità della connessione (connettore, pad e via in PCB) di ciascun transceiver al bus sia di 2 pF
• La capacità totale di ciascun carico è di circa 11 pF

Per una distanza di carico di 1 pollice, la capacità distribuita è pari a 11 pF per pollice. Per ridurre la riflessione causata dagli stub, e anche per attenuare i segnali in uscita
il driver, all'uscita di ciascun ricetrasmettitore è posto un resistore RS da 50 Ω di adattamento di impedenza.

Fermata autobus
L'impedenza effettiva del bus a pieno carico è 52 Ω se si sostituisce la capacità caratteristica del bus e la capacità distribuita per unità di lunghezza della configurazione nell'equazione dell'impedenza differenziale effettiva. Per un'integrità ottimale del segnale, è necessario far corrispondere RT a 52 Ω. Le seguenti figure mostrano gli effetti di corrispondenza, sotto e sovraterminazione sulla forma d'onda differenziale (VID) sui pin di ingresso del ricevitore. La velocità dati è di 100 Mbps. In queste figure, la sottoterminazione (RT = 25 Ω) comporta riflessioni e una significativa riduzione del margine di rumore. In alcuni casi, la terminazione viola addirittura la soglia del ricevitore (VTH = ±100 mV). Quando RT è cambiato a 50 Ω, c'è un sostanziale margine di rumore rispetto a VTH e la riflessione è trascurabile.

Effetto della terminazione del bus (conducente in U1, ricevitore in U2)
In questa figura, U1 funge da trasmettitore e da U2 a U10 sono i ricevitori.

Effetto della terminazione del bus (conducente in U1, ricevitore in U10)
In questa figura, U1 funge da trasmettitore e da U2 a U10 sono i ricevitori.

Effetto della terminazione del bus (conducente in U5, ricevitore in U6)
In questa figura, U5 è il trasmettitore e il resto sono i ricevitori.

Effetto della terminazione del bus (conducente in U5, ricevitore in U10)
In questa figura, U5 è il trasmettitore e il resto sono i ricevitori.Anche la posizione relativa del driver e del ricevitore sul bus influisce sulla qualità del segnale ricevuto. Il ricevitore più vicino al conducente subisce il peggior effetto della linea di trasmissione perché in questa posizione l'edge rate è il più veloce. La situazione peggiora quando l'autista si trova al centro dell'autobus.
Per esempioample, confrontare la Figura 16 a pagina 20 e la Figura 18 a pagina 21. VID al ricevitore U6 (driver in U5) mostra una suoneria maggiore di quella al ricevitore U2 (driver in U1). D'altra parte, l'edge rate viene rallentato quando il ricevitore si trova più lontano dal driver. Il tempo di salita maggiore registrato è di 1.14 ns con il driver posizionato a un'estremità del bus (U1) e il ricevitore all'altra estremità (U10).

Lunghezza tronco
Una maggiore lunghezza dello stub non solo aumenta il tempo di volo dal driver al ricevitore, ma si traduce anche in una maggiore capacità di carico, che provoca una maggiore riflessione.

Effetto dell'aumento della lunghezza dello stub (driver in U1, ricevitore in U10)
Questa cifra confronta il VID a U10 quando la lunghezza dello stub viene aumentata da un pollice a due pollici e il driver è a U1.

Terminazione stub
È necessario far corrispondere l'impedenza del driver all'impedenza caratteristica dello stub. Il posizionamento di un resistore di terminazione in serie RS all'uscita del driver riduce notevolmente l'effetto negativo della linea di trasmissione causato da stub lunghi e velocità di bordo elevate. Inoltre, RS può essere modificato per attenuare il VID per soddisfare le specifiche del ricevitore.

Effetto della terminazione dello stub (driver in U1, ricevitore in U2 e U10)
Questa cifra confronta il VID a U2 e U10 quando U1 sta trasmettendo.

Velocità di variazione del driver
Una velocità di risposta rapida aiuta a migliorare il tempo di salita, specialmente nel ricevitore più lontano dal driver. Tuttavia, uno slew rate più veloce amplifica anche lo squillo dovuto alla riflessione.

Effetto del Driver Edge Rate (Autista in U1, Ricevitore in U2 e U10)
Questa figura mostra l'effetto della velocità di variazione del driver. Viene effettuato un confronto tra lo slew rate lento e veloce con una potenza di azionamento di 12 mA. Il driver è in U1 e vengono esaminate le forme d'onda differenziali in U2 e U10.

Prestazioni complessive del sistema

La massima velocità dati supportata da un BLVDS multipunto viene determinata osservando il diagramma a occhio del ricevitore più lontano da un driver. In questa posizione, il segnale trasmesso ha la frequenza dei bordi più lenta e influisce sull'apertura degli occhi. Sebbene la qualità del segnale ricevuto e l'obiettivo del margine di rumore dipendano dalle applicazioni, maggiore è l'apertura dell'occhio, meglio è. Tuttavia, è necessario controllare anche il ricevitore più vicino al conducente, poiché gli effetti sulla linea di trasmissione tendono ad essere peggiori se il ricevitore si trova più vicino al conducente.
Figura 23. Diagramma ad occhio a 400 Mbps (driver in U1, ricevitore in U2 e U10)
Questa figura illustra i diagrammi a occhio su U2 (curva rossa) e U10 (curva blu) per una velocità dati a 400 Mbps. Nella simulazione si assume un jitter casuale di un intervallo unitario dell'1%. Il driver è su U1 con le impostazioni predefinite di forza corrente e velocità di variazione. Il bus è a pieno carico con RT ottimale = 50 Ω. L'apertura degli occhi più piccola è a U10, che è la più lontana da U1. L'altezza degli occhi sampled all'intervallo di 0.5 unità è 692 mV e 543 mV per U2 e U10, rispettivamente. Esiste un notevole margine di rumore rispetto a VTH = ±100 mV per entrambi i casi.

Cronologia delle revisioni del documento per AN 522: implementazione dell'interfaccia Bus LVDS nelle famiglie di dispositivi Intel FPGA supportate

Documenti / Risorse

intel AN 522 Implementazione dell'interfaccia Bus LVDS nelle famiglie di dispositivi FPGA supportate [pdf] Guida utente AN 522 Implementazione dell'interfaccia Bus LVDS nelle famiglie di dispositivi FPGA supportate, AN 522, Implementazione dell'interfaccia Bus LVDS nelle famiglie di dispositivi FPGA supportate, Interfaccia nelle famiglie di dispositivi FPGA supportate, Famiglie di dispositivi FPGA

Riferimenti

• Manuale d'uso