intel AN 522 Mengimplementasikan Antarmuka Bus LVDS di Kelompok Perangkat FPGA yang Didukung

Bus LVDS (BLVDS) memperluas kemampuan komunikasi point-to-point LVDS ke konfigurasi multipoint. Multipoint BLVDS menawarkan solusi efisien untuk aplikasi backplane multipoint.

Dukungan Implementasi BLVDS di Perangkat Intel FPGA

Anda dapat mengimplementasikan antarmuka BLVDS di perangkat Intel ini menggunakan standar I/O yang tercantum.

Catatan:
Fitur kekuatan penggerak dan laju perubahan tegangan yang dapat diprogram pada perangkat ini memungkinkan Anda menyesuaikan sistem multipoint untuk kinerja maksimum. Untuk menentukan kecepatan data maksimum yang didukung, lakukan simulasi atau pengukuran berdasarkan pengaturan sistem dan aplikasi spesifik Anda.
BLVDS Berakhirview di halaman 4
Teknologi BLVDS di Perangkat Intel di halaman 6
Konsumsi Daya BLVDS di halaman 9
Desain BLVDS Mantanampada di halaman 10
Analisis Kinerja di halaman 17
Riwayat Revisi Dokumen untuk AN 522: Menerapkan Antarmuka Bus LVDS di Rangkaian Perangkat Intel FPGA yang Didukung di halaman 25
Informasi Terkait
Standar I/O untuk Antarmuka BLVDS di Perangkat Intel FPGA di halaman 7

BLVDS Berakhirview

Sistem BLVDS multipoint tipikal terdiri dari sejumlah pasangan pemancar dan penerima (transceiver) yang terhubung ke bus.
BLVDS multi titikKonfigurasi pada gambar sebelumnya menyediakan komunikasi setengah dupleks dua arah sekaligus meminimalkan kepadatan interkoneksi. Setiap transceiver dapat berperan sebagai pemancar, sedangkan transceiver lainnya bertindak sebagai penerima (hanya satu pemancar yang dapat aktif pada satu waktu). Pengendalian lalu lintas bus, baik melalui protokol atau solusi perangkat keras biasanya diperlukan untuk menghindari perselisihan pengemudi di dalam bus. Kinerja BLVDS multipoint sangat dipengaruhi oleh pembebanan kapasitif dan terminasi pada bus.
Pertimbangan Desain
Desain multipoint yang baik harus mempertimbangkan beban kapasitif dan terminasi pada bus untuk mendapatkan integritas sinyal yang lebih baik. Anda dapat meminimalkan kapasitansi beban dengan memilih transceiver dengan kapasitansi pin rendah, konektor dengan kapasitansi rendah, dan menjaga panjang stub tetap pendek. Salah satu pertimbangan desain BLVDS multipoint adalah impedansi diferensial efektif dari bus yang terisi penuh, disebut impedansi efektif, dan penundaan propagasi melalui bus. Pertimbangan desain BLVDS multipoint lainnya mencakup biasing fail-safe, jenis konektor dan pin-out, tata letak jejak bus PCB, dan spesifikasi kecepatan tepi driver.
Impedansi Efektif
Impedansi efektif bergantung pada impedansi karakteristik jejak bus Zo dan pembebanan kapasitif pada bus. Konektor, stub pada kartu plug-in, kemasan, dan kapasitansi masukan penerima semuanya berkontribusi terhadap pembebanan kapasitif, yang mengurangi impedansi efektif bus.
Persamaan 1. Persamaan Impedansi Diferensial Efektif
Gunakan persamaan ini untuk memperkirakan impedansi diferensial efektif dari bus yang dibebani (Zeff).Di mana:

• Zdiff (Ω) ≈ 2 × Zo = impedansi karakteristik diferensial bus
•  Co (pF/inci) = kapasitansi karakteristik per satuan panjang bus
• CL (pF) = kapasitansi setiap beban
•  N = jumlah muatan pada bus
•  H (inci) = d × N = panjang total bus
•  d (inci) = jarak antar masing-masing kartu plug-in
•  Cd (pF/inci) = CL/d = kapasitansi terdistribusi per satuan panjang melintasi bus

Peningkatan kapasitansi beban atau jarak yang lebih dekat antara kartu plug-in mengurangi impedansi efektif. Untuk mengoptimalkan kinerja sistem, penting untuk memilih transceiver dan konektor kapasitansi rendah. Jaga agar setiap panjang stub receiver antara konektor dan pin I/O transceiver sependek mungkin.
Impedansi Efektif yang Dinormalisasi versus Cd/Co
Gambar ini menunjukkan pengaruh kapasitansi terdistribusi pada impedansi efektif yang dinormalisasi.Penghentian diperlukan di setiap ujung bus, sementara data mengalir di kedua arah. Untuk mengurangi pantulan dan dering pada bus, Anda harus mencocokkan resistor terminasi dengan impedansi efektif. Untuk sistem dengan Cd/Co = 3, impedansi efektifnya adalah 0.5 kali Zdiff. Dengan penghentian ganda pada bus, pengemudi melihat beban setara 0.25 kali Zdiff; dan dengan demikian mengurangi ayunan sinyal dan margin kebisingan diferensial di seluruh input penerima (jika driver LVDS standar digunakan). Driver BLVDS mengatasi masalah ini dengan meningkatkan arus penggerak untuk mencapai volume serupatage berayun pada input penerima.
Penundaan Perambatan
Keterlambatan propagasi (tPD = Zo × Co) adalah waktu tunda melalui saluran transmisi per satuan panjang. Itu tergantung pada impedansi karakteristik dan karakteristiknya
kapasitansi bus.
Penundaan Propagasi yang Efektif
Untuk bus dengan muatan, Anda dapat menghitung penundaan propagasi efektif dengan persamaan ini. Anda dapat menghitung waktu perambatan sinyal dari driver A ke penerima B sebagai tPDEFF × panjang garis antara driver A dan penerima B.

Teknologi BLVDS di Perangkat Intel

Pada perangkat Intel yang didukung, antarmuka BLVDS didukung di setiap baris atau kolom I/bank yang didukung oleh VCCIO 1.8 V (perangkat Intel Arria 10 dan Intel Cyclone 10 GX) atau 2.5 V (perangkat lain yang didukung). Di bank I/O ini, antarmuka didukung pada pin I/O diferensial tetapi tidak pada pin input jam atau pin output jam khusus. Namun, di perangkat Intel Arria 10 dan Intel Cyclone 10 GX, antarmuka BLVDS didukung pada pin jam khusus yang digunakan sebagai I/O umum.

•  Pemancar BLVDS menggunakan dua buffer keluaran berujung tunggal dengan buffer keluaran kedua diprogram sebagai terbalik.
•  Penerima BLVDS menggunakan buffer input LVDS khusus.

Buffer I/O BLVDS di Perangkat yang DidukungGunakan buffer input atau output yang berbeda tergantung pada jenis aplikasi:

• Aplikasi multidrop—menggunakan buffer input atau output tergantung pada apakah perangkat ditujukan untuk pengoperasian driver atau penerima.
• Aplikasi multipoint—buffer keluaran dan buffer masukan berbagi pin I/O yang sama. Anda memerlukan sinyal pengaktifan keluaran (oe) untuk menetapkan tiga status buffer keluaran LVDS ketika tidak mengirimkan sinyal.
•  Jangan aktifkan penghentian seri pada chip (RS OCT) untuk buffer keluaran.
• Gunakan resistor eksternal pada buffer keluaran untuk memberikan pencocokan impedansi ke stub pada kartu plug-in.
• Jangan aktifkan terminasi diferensial pada chip (RD OCT) untuk buffer input diferensial karena terminasi bus biasanya diimplementasikan menggunakan resistor terminasi eksternal di kedua ujung bus.

Standar I/O untuk Antarmuka BLVDS di Perangkat Intel FPGA
Anda dapat mengimplementasikan antarmuka BLVDS menggunakan standar I/O yang relevan dan persyaratan kekuatan saat ini untuk perangkat Intel yang didukung.
Standar dan Fitur I/O Dukungan untuk Antarmuka BLVDS di Perangkat Intel yang Didukung

1.  Pin DIFFIO_TX tidak mendukung penerima diferensial LVDS yang sebenarnya.

Untuk informasi lebih lanjut, lihat dokumentasi masing-masing perangkat sebagaimana tercantum di bagian informasi terkait:

• Untuk informasi penetapan pin, lihat pin-out perangkat files.
• Untuk fitur standar I/O, lihat bab I/O buku pegangan perangkat.
•  Untuk spesifikasi kelistrikan, lihat lembar data perangkat atau dokumen karakteristik DC dan switching.

Informasi Terkait

•  Pin-Out Intel Stratix 10 Files
•  Pin-Out Stratix V Files
• Pin-Out Stratix IV Files
•  Pin-Out Perangkat Stratix III Files
•  Pin-Out Perangkat Intel Arria 10 Files
•  Pin-Out Perangkat Arria V Files
•  Pin-Out Perangkat Arria II GX Files
• Pin-Out Perangkat Intel Cyclone 10 GX Files
• Pin-Out Perangkat Intel Cyclone 10 LP Files
• Pin-Out Perangkat Topan V Files
•  Pin-Out Perangkat Siklon IV Files
• Pin-Out Perangkat Cyclone III Files
• Pin-Out Perangkat Intel MAX 10 Files
• Panduan Pengguna I/O Tujuan Umum Intel Stratix 10
•  Fitur I/O di Perangkat Stratix V
•  Fitur I/O di Perangkat Stratix IV
•  Fitur I/O Perangkat Stratix III
• Fitur I/O di Perangkat Stratix V
•  Fitur I/O di Perangkat Stratix IV
•  Fitur I/O Perangkat Stratix III
•  I/O dan I/O Kecepatan Tinggi di Perangkat Intel Arria 10
•  Fitur I/O di Perangkat Arria V
• Fitur I/O di Perangkat Arria II
•  I/O dan I/O Kecepatan Tinggi di Perangkat Intel Cyclone 10 GX
•  I/O dan I/O Kecepatan Tinggi di Perangkat Intel Cyclone 10 LP
• Fitur I/O di Perangkat Cyclone V
• Fitur I/O di Perangkat Cyclone IV
•  Fitur I/O dalam Rangkaian Perangkat Cyclone III
• Panduan Pengguna I/O Tujuan Umum Intel MAX 10
•  Lembar Data Perangkat Intel Stratix 10
• Lembar Data Perangkat Stratix V
•  Karakteristik DC dan Switching untuk Perangkat Stratix IV
•  Lembar Data Perangkat Stratix III: Karakteristik DC dan Switching
•  Lembar Data Perangkat Intel Arria 10
•  Lembar Data Perangkat Arria V
• Lembar Data Perangkat untuk Perangkat Arria II
• Lembar Data Perangkat Intel Cyclone 10 GX
•  Lembar Data Perangkat Intel Cyclone 10 LP
•  Lembar Data Perangkat Topan V
•  Lembar Data Perangkat Topan IV
• Lembar Data Perangkat Cyclone III
• Lembar Data Perangkat Intel MAX 10

Konsumsi Daya BLVDS

• Sebelum menerapkan desain Anda ke perangkat, gunakan EPE berbasis Excel untuk perangkat pendukung yang Anda gunakan untuk mendapatkan perkiraan besarnya konsumsi daya I/O BLVDS.
•  Untuk pin input dan dua arah, buffer input BLVDS selalu diaktifkan. Buffer input BLVDS mengkonsumsi daya jika ada aktivitas switching pada bus (misalnyaample, transceiver lain mengirim dan menerima data, namun perangkat Cyclone III bukan penerima yang dituju).
•  Jika Anda menggunakan BLVDS sebagai buffer input dalam multidrop atau sebagai buffer dua arah dalam aplikasi multipoint, Intel menyarankan untuk memasukkan tingkat peralihan yang mencakup semua aktivitas di bus, bukan hanya aktivitas yang ditujukan untuk buffer input BLVDS perangkat Intel.

Example Entri Data I/O BLVDS di EPE
Gambar ini menunjukkan entri BLVDS I/O di Cyclone III EPE. Untuk memilih standar I/O di EPE perangkat Intel lain yang didukung, lihat informasi terkait.Intel menyarankan Anda menggunakan Alat Penganalisis Daya Intel Quartus Prime untuk melakukan analisis daya I/O BLVDS yang akurat setelah Anda menyelesaikan desain. Alat Penganalisis Daya memperkirakan daya berdasarkan spesifikasi desain setelah lokasi dan rute selesai. Alat Penganalisis Daya menerapkan kombinasi aktivitas sinyal yang dimasukkan pengguna, diturunkan dari simulasi, dan diperkirakan, yang dikombinasikan dengan model sirkuit terperinci, menghasilkan perkiraan daya yang sangat akurat.
Informasi Terkait

• Bab Analisis Kekuatan, Buku Panduan Intel Quartus Prime Pro Edition
  Memberikan informasi selengkapnya tentang alat Power Analyzer Intel Quartus Prime Pro Edition untuk rangkaian perangkat Intel Stratix 10, Intel Arria 10, dan Intel Cyclone 10 GX.
• Bab Analisis Kekuatan, Buku Panduan Intel Quartus Prime Standard Edition
  Memberikan informasi lebih lanjut tentang alat Power Analyzer Intel Quartus Prime Standard Edition untuk Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, dan Intel MAX 10 kelompok perangkat.
• Halaman Pengukur Daya Awal (EPE) dan Penganalisis Daya
  Memberikan informasi lebih lanjut tentang EPE dan alat Intel Quartus Prime Power Analyzer.
• Mengimplementasikan Antarmuka Bus LVDS di Rangkaian Perangkat Intel FPGA yang Didukung di halaman 3
  Mencantumkan standar I/O yang akan dipilih di EPE untuk memperkirakan konsumsi daya BLVDS.

Desain BLVDS Mantanample
Desain eksample menunjukkan kepada Anda cara membuat instance buffer I/O BLVDS di perangkat yang didukung dengan inti IP I/O tujuan umum (GPIO) yang relevan di perangkat lunak Intel Quartus Prime.

•  Perangkat Intel Stratix 10, Intel Arria 10, dan Intel Cyclone 10 GX—menggunakan inti IP GPIO Intel FPGA.
•  Perangkat Intel MAX 10—menggunakan inti IP Intel FPGA GPIO Lite.
•  Semua perangkat lain yang didukung—menggunakan inti IP ALTIOBUF.

Anda dapat mengunduh desain example dari tautan di informasi terkait. Untuk instans buffer I/O BLVDS, Intel merekomendasikan item berikut:

•  Terapkan inti IP GPIO dalam mode dua arah dengan mode diferensial diaktifkan.
•  Tetapkan standar I/O ke pin dua arah:
•  BLVDS—Perangkat Intel Cyclone 10 LP, Cyclone IV, Cyclone III, dan Intel MAX 10.
•  Diferensial SSTL-2 Kelas I atau Kelas II—Perangkat Stratix V, Stratix IV, Stratix III, Arria V, Arria II, dan Cyclone V.
• Diferensial SSTL-18 Kelas I atau Kelas II—Perangkat Intel Stratix 10, Intel Arria 10, dan Intel Cyclone 10 GX.

Operasi Buffer Input atau Output Selama Operasi Tulis dan Baca

• Port oe menerima sinyal oe dari inti perangkat untuk mengaktifkan atau menonaktifkan buffer keluaran ujung tunggal.
•  Pertahankan sinyal oe tetap rendah untuk menetapkan tiga status buffer keluaran selama operasi baca.
•  Fungsi gerbang AND adalah untuk menghentikan sinyal yang dikirimkan agar tidak kembali ke inti perangkat. Buffer input diferensial selalu diaktifkan.

Informasi Terkait

•  I/O Buffer (ALTIOBUF) Panduan Pengguna Inti IP
•  Panduan Pengguna Inti IP GPIO
•  Panduan Implementasi I/O Intel MAX 10
• Pengantar Intel FPGA IP Cores
• Desain Exampfile untuk AN 522

Menyediakan desain Intel Quartus Prime examples yang digunakan dalam catatan aplikasi ini.
Desain Example Pedoman untuk Perangkat Intel Stratix 10
Langkah-langkah ini hanya berlaku untuk perangkat Intel Stratix 10. Pastikan Anda menggunakan inti IP GPIO Intel FPGA.

1. Buat inti IP GPIO Intel FPGA yang dapat mendukung buffer input dan output dua arah:
   • A. Buat instance inti IP GPIO Intel FPGA.
   • B. Di Arah Data, pilih Bidir.
   • C. Di Lebar data, masukkan 1.
   • D. Aktifkan Gunakan buffer diferensial.
   • e. Dalam mode Daftar, pilih tidak ada.
2. Hubungkan modul dan port input dan output seperti yang ditunjukkan pada gambar berikut:
   Koneksi Port Input dan Output Example untuk Perangkat Intel Stratix 10
3. Di Editor Penugasan, tetapkan standar I/O yang relevan seperti yang ditunjukkan pada gambar berikut. Anda juga dapat mengatur opsi kekuatan dan laju perubahan tegangan saat ini. Jika tidak, perangkat lunak Intel Quartus Prime akan menggunakan pengaturan default.
   Penetapan I/O BLVDS di Editor Penugasan Intel Quartus Prime untuk Perangkat Intel Stratix 10
4. Kompilasi dan lakukan simulasi fungsional dengan perangkat lunak ModelSim* – Intel FPGA Edition.

Informasi Terkait

• ModelSim – Dukungan Perangkat Lunak Edisi Intel FPGA
  Memberikan informasi lebih lanjut tentang ModelSim – perangkat lunak Intel FPGA Edition dan berisi berbagai tautan ke topik seperti instalasi, penggunaan, dan pemecahan masalah.
• Standar I/O untuk Antarmuka BLVDS di Perangkat Intel FPGA di halaman 7
  Mencantumkan pin dan standar I/O yang dapat Anda tetapkan secara manual di perangkat Intel FPGA yang didukung untuk aplikasi BLVDS.
• Desain Exampfile untuk AN 522
  Menyediakan desain Intel Quartus Prime examples yang digunakan dalam catatan aplikasi ini.

Desain Example Pedoman untuk Perangkat Intel Arria 10
Langkah-langkah ini hanya berlaku untuk perangkat Intel Arria 10 yang menggunakan Intel Quartus Prime Standard Edition. Pastikan Anda menggunakan inti IP GPIO Intel FPGA.

1. Buka StratixV_blvds.qar file untuk mengimpor desain Stratix V exampfile ke dalam perangkat lunak Intel Quartus Prime Standard Edition.
2. Migrasikan desain example untuk menggunakan inti IP GPIO Intel FPGA:
   • A. Pada menu, pilih Proyek ➤ Tingkatkan Komponen IP.
   • B. Klik dua kali entitas “ALIOBUF”.
     Jendela MegaWizard Plug-In Manager untuk inti IP ALTIOBUF muncul.
   • C. Matikan Cocokkan proyek/default.
   • D. Di keluarga perangkat yang saat ini dipilih, pilih Arria 10.
   • e. Klik Selesai lalu klik Selesai lagi.
   • F. Pada kotak dialog yang muncul, klik OK.
     Perangkat lunak Intel Quartus Prime Pro Edition melakukan proses migrasi dan kemudian menampilkan editor parameter IP GPIO.
3. Konfigurasikan inti IP GPIO Intel FPGA untuk mendukung buffer input dan output dua arah:
   • A. Di Arah Data, pilih Bidir.
   • B. Di Lebar data, masukkan 1.
   • C. Aktifkan Gunakan buffer diferensial.
   • D. Klik Selesai dan buat inti IP.
4. Hubungkan modul dan port input dan output seperti yang ditunjukkan pada gambar berikut:
   Koneksi Port Input dan Output Example untuk Perangkat Intel Arria 10
5. Di Editor Penugasan, tetapkan standar I/O yang relevan seperti yang ditunjukkan pada gambar berikut. Anda juga dapat mengatur opsi kekuatan dan laju perubahan tegangan saat ini. Jika tidak, perangkat lunak Intel Quartus Prime Standard Edition mengasumsikan pengaturan default untuk perangkat Intel Arria 10—Diferensial SSTL-18 Kelas I atau Standar I/O Kelas II.
   Penetapan I/O BLVDS di Editor Penugasan Intel Quartus Prime untuk Perangkat Intel Arria 10Catatan:
   Untuk perangkat Intel Arria 10, Anda dapat menetapkan lokasi pin p dan n secara manual untuk pin LVDS dengan Assignment Editor.
6. Kompilasi dan lakukan simulasi fungsional dengan perangkat lunak ModelSim – Intel FPGA Edition.

Informasi Terkait

• ModelSim – Dukungan Perangkat Lunak Edisi Intel FPGA
  Memberikan informasi lebih lanjut tentang ModelSim – perangkat lunak Intel FPGA Edition dan berisi berbagai tautan ke topik seperti instalasi, penggunaan, dan pemecahan masalah.
• Standar I/O untuk Antarmuka BLVDS di Perangkat Intel FPGA di halaman 7
  Mencantumkan pin dan standar I/O yang dapat Anda tetapkan secara manual di perangkat Intel FPGA yang didukung untuk aplikasi BLVDS.
• Desain Exampfile untuk AN 522
  Menyediakan desain Intel Quartus Prime examples yang digunakan dalam catatan aplikasi ini.

Desain Example Pedoman untuk Perangkat Intel MAX 10
Langkah-langkah ini hanya berlaku untuk perangkat Intel MAX 10. Pastikan Anda menggunakan inti IP Intel FPGA GPIO Lite.

1. Buat inti IP Intel FPGA GPIO Lite yang dapat mendukung buffer input dan output dua arah:
   • A. Buat instance inti IP GPIO Lite Intel FPGA.
   • B. Di Arah Data, pilih Bidir.
   • C. Di Lebar data, masukkan 1.
   • D. Aktifkan Gunakan buffer diferensial semu.
   • e. Dalam mode Daftar, pilih Lewati.
2. Hubungkan modul dan port input dan output seperti yang ditunjukkan pada gambar berikut:
    Koneksi Port Input dan Output Example untuk Perangkat Intel MAX 10
3. Di Editor Penugasan, tetapkan standar I/O yang relevan seperti yang ditunjukkan pada gambar berikut. Anda juga dapat mengatur opsi kekuatan dan laju perubahan tegangan saat ini. Jika tidak, perangkat lunak Intel Quartus Prime akan menggunakan pengaturan default.
   Penetapan I/O BLVDS di Editor Penugasan Intel Quartus Prime untuk Perangkat Intel MAX 10
4. Kompilasi dan lakukan simulasi fungsional dengan perangkat lunak ModelSim – Intel FPGA Edition.

Informasi Terkait

• ModelSim – Dukungan Perangkat Lunak Edisi Intel FPGA
  Memberikan informasi lebih lanjut tentang ModelSim – perangkat lunak Intel FPGA Edition dan berisi berbagai tautan ke topik seperti instalasi, penggunaan, dan pemecahan masalah.
• Standar I/O untuk Antarmuka BLVDS di Perangkat Intel FPGA di halaman 7
  Mencantumkan pin dan standar I/O yang dapat Anda tetapkan secara manual di perangkat Intel FPGA yang didukung untuk aplikasi BLVDS.
• Desain Exampfile untuk AN 522
  Menyediakan desain Intel Quartus Prime examples yang digunakan dalam catatan aplikasi ini.

Desain Example Pedoman untuk Semua Perangkat yang Didukung Kecuali Intel Arria 10, Intel Cyclone 10 GX, dan Intel MAX 10

Langkah-langkah ini berlaku untuk semua perangkat yang didukung kecuali Intel Arria 10, Intel Cyclone 10 GX, dan Intel MAX 10. Pastikan Anda menggunakan inti IP ALTIOBUF.

1.  Buat inti IP ALTIOBUF yang dapat mendukung buffer input dan output dua arah:
   • A. Buat instance inti IP ALTIOBUF.
   • B. Konfigurasikan modul Sebagai buffer dua arah.
   • C. Di Berapa jumlah buffer yang akan dipakai, masukkan 1.
   • D. Aktifkan Gunakan mode diferensial.
2. Hubungkan modul dan port input dan output seperti yang ditunjukkan pada gambar berikut:
    Koneksi Port Input dan Output Example untuk Semua Perangkat yang Didukung Kecuali Perangkat Intel Arria 10, Intel Cyclone 10 GX, dan Intel MAX 10
3. Di Editor Penugasan, tetapkan standar I/O yang relevan seperti yang ditunjukkan pada gambar berikut sesuai dengan perangkat Anda. Anda juga dapat mengatur opsi kekuatan dan laju perubahan tegangan saat ini. Jika tidak, perangkat lunak Intel Quartus Prime akan menggunakan pengaturan default.
   • Perangkat Intel Cyclone 10 LP, Cyclone IV, Cyclone III, dan Cyclone III LS—standar I/O BLVDS ke pin p dan n dua arah seperti yang ditunjukkan pada gambar berikut.
   • Perangkat Stratix V, Stratix IV, Stratix III, Arria V, Arria II, dan Cyclone V—Standar I/O SSTL-2 Kelas I atau Kelas II Diferensial.
     Penetapan I/O BLVDS di Editor Penugasan Intel Quartus PrimeCatatan: Anda dapat menetapkan lokasi pin p dan n secara manual untuk setiap perangkat yang didukung dengan Assignment Editor. Untuk perangkat yang didukung dan pin yang dapat Anda tetapkan secara manual, lihat informasi terkait.
4. Kompilasi dan lakukan simulasi fungsional dengan perangkat lunak ModelSim – Intel FPGA Edition.

Example Hasil Simulasi Fungsional
Ketika sinyal oe dinyatakan, BLVDS berada dalam mode operasi tulis. Ketika sinyal oe dihilangkan, BLVDS berada dalam mode operasi baca.Catatan:
Untuk simulasi menggunakan Verilog HDL, Anda dapat menggunakan testbench blvds_tb.v, yang disertakan dalam desain masing-masing exampsaya.
Informasi Terkait

• ModelSim – Dukungan Perangkat Lunak Edisi Intel FPGA
  Memberikan informasi lebih lanjut tentang ModelSim – perangkat lunak Intel FPGA Edition dan berisi berbagai tautan ke topik seperti instalasi, penggunaan, dan pemecahan masalah.
• Standar I/O untuk Antarmuka BLVDS di Perangkat Intel FPGA di halaman 7
  Mencantumkan pin dan standar I/O yang dapat Anda tetapkan secara manual di perangkat Intel FPGA yang didukung untuk aplikasi BLVDS.
• Desain Exampfile untuk AN 522
  Menyediakan desain Intel Quartus Prime examples yang digunakan dalam catatan aplikasi ini.

Analisis Kinerja

Analisis kinerja BLVDS multipoint menunjukkan dampak terminasi bus, pembebanan, karakteristik pengemudi dan penerima, serta lokasi penerima dari pengemudi pada sistem. Anda dapat menggunakan desain BLVDS yang disertakan, misalnyaampfile untuk menganalisis kinerja aplikasi multipoint:

•  Desain Cyclone III BLVDS example—desain ini example berlaku untuk semua seri perangkat Stratix, Arria, dan Cyclone yang didukung. Untuk rangkaian perangkat Intel Arria 10 atau Intel Cyclone 10 GX, Anda perlu memigrasikan desain example ke keluarga perangkat masing-masing terlebih dahulu sebelum Anda dapat menggunakannya.
• Desain Intel MAX 10 BLVDS bekasample—desain ini example berlaku untuk rangkaian perangkat Intel MAX 10.
• Desain Intel Stratix 10 BLVDS bekasample—desain ini example berlaku untuk rangkaian perangkat Intel Stratix 10.

Catatan:
Analisis kinerja BLVDS multititik di bagian ini didasarkan pada simulasi model spesifikasi informasi buffer input/output (IBIS) Cyclone III BLVDS di HyperLynx*.
Intel menyarankan Anda menggunakan model Intel IBIS berikut untuk simulasi:

• Perangkat Stratix III, Stratix IV, dan Stratix V—model IBIS Diferensial SSTL-2 khusus perangkat
• Perangkat Intel Stratix 10, Intel Arria 10(2) dan Intel Cyclone 10 GX:
  •  Buffer keluaran—Model IBIS SSTL-18 Diferensial
  • Buffer masukan—model LVDS IBIS

Informasi Terkait

• Halaman Model Intel FPGA IBIS
  Menyediakan pengunduhan model perangkat Intel FPGA.
•  Desain Exampfile untuk AN 522
  Menyediakan desain Intel Quartus Prime examples yang digunakan dalam catatan aplikasi ini.

Pengaturan Sistem

 BLVDS multipoint dengan Transceiver BLVDS Cyclone III
Gambar ini menunjukkan skema topologi multipoint dengan sepuluh transceiver Cyclone III BLVDS (bernama U1 hingga U10).Saluran transmisi bus diasumsikan mempunyai karakteristik sebagai berikut:

•  Garis strip
•  Impedansi karakteristik 50 Ω
• Kapasitansi karakteristik 3.6 pF per inci
•  Panjang 10 inci
• Model Intel Arria 10 IBIS masih bersifat pendahuluan dan tidak tersedia pada model Intel IBIS web halaman. Jika Anda memerlukan model awal Intel Arria 10 IBIS ini, hubungi Intel.
• Impedansi karakteristik diferensial bus sekitar 100 Ω
•  Jarak antar masing-masing transceiver 1 inci
• Bus diakhiri pada kedua ujungnya dengan resistor terminasi RT

• Kekuatan penggerak default adalah 12 mA
• Pengaturan laju perubahan tegangan lambat secara default
• Kapasitansi pin setiap transceiver adalah 6 pF
•  Stub pada setiap transceiver BLVDS adalah mikrostrip 1 inci dengan impedansi karakteristik 50 Ω dan kapasitansi karakteristik 3 pF per inci
•  Kapasitansi koneksi (konektor, pad, dan via PCB) masing-masing transceiver ke bus diasumsikan 2 pF
• Total kapasitansi setiap beban kira-kira 11 pF

Untuk jarak beban 1 inci, kapasitansi terdistribusi sama dengan 11 pF per inci. Untuk mengurangi pantulan yang ditimbulkan oleh stub tersebut, dan juga untuk melemahkan sinyal yang keluar
driver, resistor RS 50 Ω yang cocok dengan impedansi ditempatkan pada output setiap transceiver.

Pemberhentian Bus
Impedansi efektif bus yang terisi penuh adalah 52 Ω jika Anda mengganti kapasitansi karakteristik bus dan kapasitansi terdistribusi per satuan panjang pengaturan ke dalam persamaan impedansi diferensial efektif. Untuk integritas sinyal optimal, Anda harus mencocokkan RT hingga 52 Ω. Gambar berikut menunjukkan efek terminasi yang cocok, di bawah, dan berlebihan pada bentuk gelombang diferensial (VID) pada pin input penerima. Kecepatan datanya 100 Mbps. Pada gambar ini, terminasi bawah (RT = 25 Ω) menghasilkan pantulan dan penurunan margin kebisingan secara signifikan. Dalam beberapa kasus, terminasi bahkan melanggar ambang batas penerima (VTH = ±100 mV). Ketika RT diubah menjadi 50 Ω, terdapat margin kebisingan yang besar sehubungan dengan VTH dan pantulan dapat diabaikan.

Pengaruh Penghentian Bus (Pengemudi di U1, Penerima di U2)
Pada gambar ini, U1 bertindak sebagai pemancar dan U2 hingga U10 sebagai penerima.

Pengaruh Penghentian Bus (Pengemudi di U1, Penerima di U10)
Pada gambar ini, U1 bertindak sebagai pemancar dan U2 hingga U10 sebagai penerima.

Pengaruh Penghentian Bus (Pengemudi di U5, Penerima di U6)
Pada gambar ini, U5 adalah pemancar dan sisanya adalah penerima.

Pengaruh Penghentian Bus (Pengemudi di U5, Penerima di U10)
Pada gambar ini, U5 adalah pemancar dan sisanya adalah penerima.Posisi relatif pengemudi dan penerima pada bus juga mempengaruhi kualitas sinyal yang diterima. Penerima terdekat dengan pengemudi mengalami efek saluran transmisi terburuk karena di lokasi ini kecepatan tepinya paling cepat. Hal ini diperparah ketika pengemudi berada di tengah-tengah bus.
Misalnyaample, bandingkan Gambar 16 di halaman 20 dan Gambar 18 di halaman 21. VID pada receiver U6 (driver di U5) menunjukkan dering yang lebih besar dibandingkan pada receiver U2 (driver di U1). Di sisi lain, kecepatan tepi melambat ketika penerima ditempatkan jauh dari pengemudi. Waktu naik terbesar yang tercatat adalah 1.14 ns dengan pengemudi berada di salah satu ujung bus (U1) dan penerima di ujung lainnya (U10).

Panjang Rintisan
Panjang stub yang lebih panjang tidak hanya menambah waktu terbang dari pengemudi ke penerima, namun juga menghasilkan kapasitansi beban yang lebih besar, yang menyebabkan pantulan lebih besar.

Pengaruh Pertambahan Panjang Stub (Pengemudi di U1, Penerima di U10)
Angka ini membandingkan VID di U10 ketika panjang stub ditambah dari satu inci menjadi dua inci dan pengemudi berada di U1.

Penghentian Rintisan
Anda harus mencocokkan impedansi driver dengan impedansi karakteristik stub. Menempatkan resistor terminasi seri RS pada output driver sangat mengurangi efek saluran transmisi yang merugikan yang disebabkan oleh stub yang panjang dan laju tepi yang cepat. Selain itu, RS dapat diubah untuk melemahkan VID agar memenuhi spesifikasi penerima.

Pengaruh Terminasi Stub (Driver di U1, Penerima di U2 dan U10)
Angka ini membandingkan VID pada U2 dan U10 saat U1 melakukan transmisi.

Tingkat Perubahan Perubahan Pengemudi
Laju perubahan tegangan yang cepat membantu meningkatkan waktu naik, terutama pada penerima yang paling jauh dari pengemudi. Namun, laju perubahan tegangan yang lebih cepat juga memperbesar dering akibat pantulan.

Pengaruh Driver Edge Rate (Driver di U1, Receiver di U2 dan U10)
Gambar ini menunjukkan pengaruh laju perubahan tegangan pengemudi. Perbandingan dilakukan antara laju perubahan tegangan lambat dan cepat dengan kekuatan penggerak 12 mA. Pengemudi berada di U1 dan bentuk gelombang diferensial di U2 dan U10 diperiksa.

Kinerja Sistem Secara Keseluruhan

Kecepatan data tertinggi yang didukung oleh BLVDS multipoint ditentukan dengan melihat diagram mata penerima terjauh dari pengemudi. Di lokasi ini, sinyal yang ditransmisikan memiliki kecepatan tepi paling lambat dan mempengaruhi pembukaan mata. Meskipun kualitas sinyal yang diterima dan target margin noise bergantung pada aplikasinya, semakin lebar bukaan mata, semakin baik. Namun, Anda juga harus memeriksa receiver yang paling dekat dengan pengemudi, karena efek saluran transmisi cenderung lebih buruk jika receiver terletak lebih dekat dengan pengemudi.
Gambar 23. Eye Diagram pada 400 Mbps (Driver di U1, Receiver di U2 dan U10)
Gambar ini mengilustrasikan diagram mata pada U2 (kurva merah) dan U10 (kurva biru) untuk kecepatan data 400 Mbps. Jitter acak dengan interval satuan 1% diasumsikan dalam simulasi. Pengemudi berada di U1 dengan pengaturan kekuatan arus dan laju perubahan tegangan default. Bus terisi penuh dengan RT optimal = 50 Ω. Bukaan mata terkecil ada di U10, yang terjauh dari U1. Tinggi mata sampdipimpin pada interval 0.5 unit masing-masing adalah 692 mV dan 543 mV untuk U2 dan U10. Terdapat margin kebisingan yang besar sehubungan dengan VTH = ±100 mV untuk kedua kasus.

Riwayat Revisi Dokumen untuk AN 522: Menerapkan Antarmuka Bus LVDS di Rangkaian Perangkat Intel FPGA yang Didukung

Dokumen / Sumber Daya

intel AN 522 Mengimplementasikan Antarmuka Bus LVDS di Kelompok Perangkat FPGA yang Didukung [Bahasa Indonesia:] Panduan Pengguna AN 522 Mengimplementasi Antarmuka Bus LVDS pada Rangkaian Perangkat FPGA yang Didukung, AN 522, Mengimplementasikan Antarmuka LVDS Bus pada Rangkaian Perangkat FPGA yang Didukung, Antarmuka dalam Rangkaian Perangkat FPGA yang Didukung, Rangkaian Perangkat FPGA

Referensi

• Panduan Pengguna