intel AN 522 Inatekeleza Kiolesura cha LVDS cha Basi katika Familia za Kifaa cha FPGA

LVDS ya basi (BLVDS) huongeza uwezo wa mawasiliano ya uhakika wa LVDS hadi usanidi wa pointi nyingi. Multipoint BLVDS inatoa suluhu faafu kwa utumizi wa ndege nyingi za nyuma.

Usaidizi wa Utekelezaji wa BLVDS katika Vifaa vya Intel FPGA

Unaweza kutekeleza miingiliano ya BLVDS katika vifaa hivi vya Intel kwa kutumia viwango vya I/O vilivyoorodheshwa.

Kumbuka:
Nguvu za kiendeshi zinazoweza kuratibiwa na vipengele vya kiwango kidogo katika vifaa hivi vinakuruhusu kubinafsisha mfumo wako wa pointi nyingi kwa utendakazi wa juu zaidi. Ili kubainisha kiwango cha juu zaidi cha kiwango cha data kinachotumika, fanya uigaji au kipimo kulingana na usanidi na programu mahususi ya mfumo wako.
BLVDS Juuview kwenye ukurasa wa 4
Teknolojia ya BLVDS katika Vifaa vya Intel kwenye ukurasa wa 6
Matumizi ya Nguvu ya BLVDS kwenye ukurasa wa 9
BLVDS Design Example kwenye ukurasa wa 10
Uchambuzi wa Utendaji kwenye ukurasa wa 17
Historia ya Marekebisho ya Hati ya AN 522: Utekelezaji wa Kiolesura cha Basi cha LVDS katika Familia za Kifaa cha Intel FPGA kwenye ukurasa wa 25.
Habari Zinazohusiana
Viwango vya I/O vya Kiolesura cha BLVDS katika Vifaa vya Intel FPGA kwenye ukurasa wa 7

BLVDS Juuview

Mfumo wa kawaida wa BLVDS wa alama nyingi hujumuisha idadi ya visambazaji na vipokezi jozi (vipitisha sauti) ambavyo vimeunganishwa kwenye basi.
Multipoint BLVDSUsanidi katika kielelezo kilichotangulia hutoa mawasiliano ya nusu-duplex ya pande mbili huku ikipunguza msongamano wa muunganisho. Kisambaza data chochote kinaweza kuchukua jukumu la kisambaza data, huku vipokea sauti vilivyosalia vikitenda kama vipokezi (kisambazaji kisambaza data kimoja pekee ndicho kinachoweza kufanya kazi kwa wakati mmoja). Udhibiti wa trafiki wa basi, ama kupitia itifaki au suluhisho la maunzi kwa kawaida huhitajika ili kuzuia ugomvi wa madereva kwenye basi. Utendaji wa BLVDS nyingi huathiriwa sana na upakiaji wa capacitive na kusitisha kwenye basi.
Mazingatio ya Kubuni
Muundo mzuri wa pointi nyingi lazima uzingatie mzigo wa capacitive na kusimamishwa kwenye basi ili kupata uadilifu bora wa ishara. Unaweza kupunguza uwezo wa upakiaji kwa kuchagua kipitisha sauti chenye uwezo wa chini wa pini, kiunganishi chenye uwezo wa chini, na kupunguza urefu wa stub. Mojawapo ya mambo mengi yanayozingatiwa katika muundo wa BLVDS ni uzuiaji ufaao wa utofauti wa basi lililopakia kikamilifu, linalojulikana kama kizuizi kinachofaa, na kucheleweshwa kwa uenezi kupitia basi. Mazingatio mengine ya muundo wa BLVDS yenye pointi nyingi ni pamoja na upendeleo usio salama, aina ya kiunganishi na pin-out, mpangilio wa ufuatiliaji wa basi wa PCB, na vipimo vya kiwango cha kingo za dereva.
Impedans Ufanisi
Uzuiaji unaofaa unategemea basi kufuatilia tabia ya Zo na upakiaji wa capacitive kwenye basi. Viunganishi, viunga kwenye kadi ya programu-jalizi, kifungashio, na uwezo wa ingizo wa kipokeaji vyote huchangia katika upakiaji wa uwezo, ambao hupunguza kizuizi cha basi.
Mlinganyo wa 1. Mlinganyo wa Ufanisi wa Uzuiaji wa Tofauti
Tumia mlinganyo huu kukadiria uzuiaji bora wa basi lililopakiwa (Zeff).Wapi:

• Zdiff (Ω) ≈ 2 × Zo = tabia tofauti ya impedance ya basi
•  Co (pF/inch) = uwezo wa tabia kwa kila urefu wa kitengo cha basi
• CL (pF) = uwezo wa kila mzigo
•  N = idadi ya mizigo kwenye basi
•  H (inch) = d × N = jumla ya urefu wa basi
•  d (inch) = nafasi kati ya kila kadi ya programu-jalizi
•  Cd (pF/inch) = CL/d = uwezo uliosambazwa kwa kila urefu wa kitengo kwenye basi

Ongezeko la uwezo wa kupakia au nafasi inayokaribiana kati ya kadi za programu-jalizi hupunguza kizuizi kinachofaa. Ili kuboresha utendaji wa mfumo, ni muhimu kuchagua transceiver ya uwezo mdogo na kontakt. Weka urefu wa kila kipokezi kati ya kiunganishi na pini ya I/O ya transceiver kwa ufupi iwezekanavyo.
Uzuiaji Ufanisi wa Kawaida dhidi ya Cd/Co
Takwimu hii inaonyesha athari za uwezo uliosambazwa kwenye impedance ya kawaida ya ufanisi.Kukomesha inahitajika katika kila mwisho wa basi, wakati data inapita pande zote mbili. Ili kupunguza kutafakari na kupigia basi, lazima ufanane na upinzani wa kukomesha kwa impedance yenye ufanisi. Kwa mfumo na Cd/Co = 3, impedance yenye ufanisi ni mara 0.5 ya Zdiff. Kwa kukomesha mara mbili kwenye basi, dereva anaona mzigo sawa wa mara 0.25 za Zdiff; na kwa hivyo hupunguza swing ya mawimbi na ukingo wa kelele tofauti kwenye pembejeo za kipokeaji (ikiwa kiendeshi cha kawaida cha LVDS kinatumika). Kiendeshaji cha BLVDS kinashughulikia suala hili kwa kuongeza mkondo wa kiendeshi ili kufikia ujazo sawatage swing kwenye pembejeo za mpokeaji.
Kuchelewa kwa Uenezi
Kucheleweshwa kwa uenezi (tPD = Zo × Co) ni kucheleweshwa kwa wakati kupitia laini ya usambazaji kwa urefu wa kitengo. Inategemea impedance ya tabia na tabia
uwezo wa basi.
Kucheleweshwa kwa Uenezi kwa Ufanisi
Kwa basi iliyopakiwa, unaweza kukokotoa ucheleweshaji bora wa uenezi kwa mlinganyo huu. Unaweza kukokotoa muda wa mawimbi ya kueneza kutoka kwa kiendeshi A hadi kipokezi B kama tPDEFF × urefu wa mstari kati ya kiendeshi A na kipokezi B.

Teknolojia ya BLVDS katika Vifaa vya Intel

Katika vifaa vya Intel vinavyotumika, kiolesura cha BLVDS kinaweza kutumika katika safu mlalo au safu wima yoyote ya I/mabenki ambayo inaendeshwa na VCCIO ya 1.8 V (vifaa vya Intel Arria 10 na Intel Cyclone 10 GX) au 2.5 V (vifaa vingine vinavyotumika). Katika benki hizi za I/O, kiolesura kinatumika kwenye pini tofauti za I/O lakini si kwenye pembejeo maalum za saa au pini za kutoa saa. Hata hivyo, katika vifaa vya Intel Arria 10 na Intel Cyclone 10 GX, kiolesura cha BLVDS kinaweza kutumika kwenye pini maalum za saa ambazo hutumiwa kama I/O za jumla.

•  Kisambaza data cha BLVDS hutumia vibafa viwili vya pato vilivyo na kikomo kimoja na bafa ya pato ya pili iliyopangwa kama iliyogeuzwa.
•  Kipokezi cha BLVDS hutumia bafa maalum ya kuingiza data ya LVDS.

Vibafa vya BLVDS I/O katika Vifaa VinavyotumikaTumia vihifadhi tofauti vya pembejeo au pato kulingana na aina ya programu:

• Utumizi wa matone mengi-tumia bafa ya ingizo au towe kulingana na kama kifaa kimekusudiwa kwa uendeshaji wa kiendeshi au kipokezi.
• Utumizi wa pointi nyingi—bafa ya pato na bafa ya ingizo hushiriki pini zile zile za I/O. Unahitaji mawimbi ya kuwezesha (oe) ili kubainisha bafa ya pato la LVDS wakati haitumi ishara.
•  Usiwashe usitishaji wa mfululizo wa on-chip (RS OCT) kwa bafa ya kutoa.
• Tumia vipingamizi vya nje kwenye vidhibiti vya kutoa matokeo ili kutoa ulinganishaji wa kizuizi kwa mbegu kwenye kadi ya programu-jalizi.
• Usiwashe uondoaji wa utofautishaji kwenye chip (RD OCT) kwa bafa ya pembejeo tofauti kwa sababu uondoaji wa basi kwa kawaida hutekelezwa kwa kutumia vipingamizi vya nje vya kusimamisha basi katika ncha zote mbili za basi.

Viwango vya I/O vya Kiolesura cha BLVDS katika Vifaa vya Intel FPGA
Unaweza kutekeleza kiolesura cha BLVDS kwa kutumia viwango vinavyohusika vya I/O na mahitaji ya sasa ya nguvu kwa vifaa vinavyotumika vya Intel.
Usaidizi wa Kawaida wa I/O na Vipengele vya Kiolesura cha BLVDS katika Vifaa vya Intel Vinavyotumika

1.  Pini ya DIFFIO_TX haiauni vipokeaji tofauti vya LVDS.

Kwa maelezo zaidi, rejelea hati husika za kifaa kama ilivyoorodheshwa katika sehemu ya taarifa inayohusiana:

• Kwa maelezo ya siri ya kazi, rejelea ubao wa kifaa files.
• Kwa vipengele vya viwango vya I/O, rejelea sura ya kitabu cha I/O cha kifaa.
•  Kwa vipimo vya umeme, rejelea hifadhidata ya kifaa au DC na hati ya sifa za kubadili.

Habari Zinazohusiana

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Kifaa cha Stratix III Pin-Out Files
•  Intel Arria 10 Pin-Out kifaa Files
•  Pin-Out ya Kifaa cha Arria V Files
•  Arria II GX Pin-Out ya Kifaa Files
• Kifaa cha Intel Cyclone 10 GX Pin-Out Files
• Kifaa cha Intel Cyclone 10 LP Pin-Out Files
• Cyclone V Device Pin-Out Files
•  Cyclone IV Device Pin-Out Files
• Pin-Out ya Kifaa cha Cyclone III Files
• Intel MAX 10 Pin-Out ya Kifaa Files
• Mwongozo wa Mtumiaji wa Intel Stratix 10 wa Madhumuni ya Jumla ya I/O
•  Vipengele vya I/O katika Vifaa vya Stratix V
•  Vipengele vya I/O katika Kifaa cha Stratix IV
•  Vipengele vya I/O vya Kifaa cha Stratix III
• Vipengele vya I/O katika Vifaa vya Stratix V
•  Vipengele vya I/O katika Kifaa cha Stratix IV
•  Vipengele vya I/O vya Kifaa cha Stratix III
•  I/O na I/O ya Kasi ya Juu katika Vifaa 10 vya Intel Arria
•  Vipengele vya I/O katika Vifaa vya Arria V
• Vipengele vya I/O katika Vifaa vya Arria II
•  I/O na I/O ya Kasi ya Juu katika Vifaa vya Intel Cyclone 10 GX
•  I/O na I/O ya Kasi ya Juu katika Vifaa vya Intel Cyclone 10 LP
• Vipengele vya I/O katika Vifaa vya Cyclone V
• Vipengele vya I/O katika Vifaa vya Cyclone IV
•  Vipengele vya I/O katika Familia ya Kifaa cha Cyclone III
• Mwongozo wa Mtumiaji wa Intel MAX 10 wa Madhumuni ya Jumla ya I/O
•  Karatasi ya data ya Kifaa cha Intel Stratix 10
• Karatasi ya data ya Kifaa cha Stratix V
•  DC na Kubadilisha Tabia kwa Vifaa vya Stratix IV
•  Karatasi ya Data ya Kifaa cha Stratix III: DC na Sifa za Kubadilisha
•  Karatasi ya data ya Kifaa cha Intel Arria 10
•  Karatasi ya data ya Kifaa cha Arria V
• Laha ya Data ya Kifaa kwa Vifaa vya Arria II
• Karatasi ya data ya Kifaa cha Intel Cyclone 10 GX
•  Karatasi ya data ya Kifaa cha Intel Cyclone 10 LP
•  Karatasi ya data ya Kifaa cha Cyclone V
•  Karatasi ya data ya Kifaa cha Cyclone IV
• Karatasi ya data ya Kifaa cha Cyclone III
• Karatasi ya data ya Kifaa cha Intel MAX 10

Matumizi ya Nguvu ya BLVDS

• Kabla ya kutekeleza muundo wako kwenye kifaa, tumia EPE yenye msingi wa Excel kwa kifaa kinachotumika unachotumia kupata makadirio ya ukubwa wa matumizi ya nishati ya BLVDS I/O.
•  Kwa pini za kuingiza na kuelekeza pande mbili, bafa ya ingizo ya BLVDS huwashwa kila wakati. Bafa ya ingizo ya BLVDS hutumia nishati ikiwa kuna shughuli ya kubadili basi (kwa mfanoample, vipokea sauti vingine vinatuma na kupokea data, lakini kifaa cha Cyclone III sio mpokeaji aliyekusudiwa).
•  Iwapo unatumia BLVDS kama bafa ya ingizo katika matone mengi au kama bafa ya njia mbili katika programu za pointi nyingi, Intel inapendekeza uweke kiwango cha kugeuza ambacho kinajumuisha shughuli zote kwenye basi, si shughuli zinazolengwa tu kwa bafa ya kuingiza data ya kifaa cha Intel BLVDS.

Example ya Uingizaji Data wa BLVDS I/O katika EPE
Takwimu hii inaonyesha kuingia kwa BLVDS I/O katika Kimbunga cha III EPE. Kwa viwango vya I/O vya kuchagua katika EPE ya vifaa vingine vya Intel vinavyotumika, rejelea maelezo yanayohusiana.Intel inapendekeza kwamba utumie Zana ya Intel Quartus Prime Power Analyzer ili kufanya uchanganuzi sahihi wa nishati ya BLVDS I/O baada ya kukamilisha muundo wako. Zana ya Kichanganuzi cha Nguvu hukadiria nguvu kulingana na maelezo mahususi ya muundo baada ya mahali-na-njia kukamilika. Zana ya Kichanganuzi Nishati hutumika mseto wa shughuli za mawimbi zilizowekwa na mtumiaji, zinazotokana na uigaji na makadirio, ambayo, pamoja na miundo ya kina ya saketi, hutoa makadirio sahihi zaidi ya nishati.
Habari Zinazohusiana

• Sura ya Uchambuzi wa Nguvu, Kitabu cha Mwongozo cha Toleo la Intel Quartus Prime Pro
  Hutoa maelezo zaidi kuhusu zana ya Kichanganuzi cha Nguvu cha Intel Quartus Prime Pro Edition kwa ajili ya familia za vifaa vya Intel Stratix 10, Intel Arria 10 na Intel Cyclone 10 GX.
• Sura ya Uchambuzi wa Nguvu, Kitabu cha Mwongozo cha Toleo la Kawaida la Intel Quartus
  Hutoa maelezo zaidi kuhusu zana ya Uchanganuzi wa Nguvu ya Toleo la Intel Quartus Prime Standard kwa Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, na Intel. Familia za vifaa MAX 10.
• Ukurasa wa Wakadiriaji wa Nguvu za Mapema (EPE) na Kichanganuzi cha Nguvu
  Hutoa maelezo zaidi kuhusu EPE na zana ya Intel Quartus Prime Power Analyzer.
• Utekelezaji wa Kiolesura cha Basi la LVDS katika Familia za Kifaa cha Intel FPGA kwenye ukurasa wa 3
  Huorodhesha viwango vya I/O vya kuchagua katika EPE ili kukadiria matumizi ya nishati ya BLVDS.

BLVDS Design Example
Ubunifu wa zamaniample hukuonyesha jinsi ya kusakinisha bafa ya BLVDS I/O katika vifaa vinavyotumika kwa madhumuni ya jumla ya misimbo ya IP ya I/O (GPIO) katika programu ya Intel Quartus Prime.

•  Intel Stratix 10, Intel Arria 10, na Intel Cyclone 10 GX vifaa—tumia msingi wa IP wa GPIO Intel FPGA.
•  Vifaa vya Intel MAX 10—tumia msingi wa IP wa GPIO Lite Intel FPGA.
•  Vifaa vingine vyote vinavyotumika—tumia msingi wa IP wa ALTIOBUF.

Unaweza kupakua muundo wa zamaniample kutoka kwa kiunga katika habari inayohusiana. Kwa mfano wa bafa ya BLVDS I/O, Intel inapendekeza vitu vifuatavyo:

•  Tekeleza msingi wa IP wa GPIO katika hali ya kuelekeza pande mbili huku utofautishaji umewashwa.
•  Agiza kiwango cha I/O kwa pini za mwelekeo mbili:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, na vifaa vya Intel MAX 10.
•  Tofauti ya SSTL-2 ya Daraja la I au Daraja la II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II, na vifaa vya Cyclone V.
• Tofauti za SSTL-18 za Daraja la I au Daraja la II—Intel Stratix 10, Intel Arria 10, na vifaa vya Intel Cyclone 10 GX.

Uendeshaji wa Vibari vya Kuingiza au Pato Wakati wa Uendeshaji wa Kuandika na Kusoma

• Lango la oe hupokea mawimbi ya oe kutoka kwa msingi wa kifaa ili kuwezesha au kuzima vibafa vya pato la mwisho mmoja.
•  Weka mawimbi ya oe kuwa ya chini ili kutaja bafa tatu wakati wa utendakazi wa kusoma.
•  Kazi ya lango la AND ni kuzuia mawimbi yaliyotumwa kurudi kwenye msingi wa kifaa. Bafa ya pembejeo tofauti huwashwa kila wakati.

Habari Zinazohusiana

•  I/O Buffer (ALTIOBUF) Mwongozo wa Mtumiaji wa Msingi wa IP
•  Mwongozo wa Mtumiaji wa GPIO IP Core
•  Miongozo ya Utekelezaji ya Intel MAX 10 I/O
• Utangulizi wa Intel FPGA IP Cores
• Kubuni Examples kwa AN 522

Hutoa muundo wa Intel Quartus Prime examples kutumika katika note hii ya maombi.
Kubuni Example Miongozo ya Intel Stratix 10 Devices
Hatua hizi zinatumika kwa vifaa vya Intel Stratix 10 pekee. Hakikisha kuwa unatumia msingi wa IP wa GPIO Intel FPGA.

1. Unda msingi wa IP wa GPIO Intel FPGA ambao unaweza kusaidia pembejeo ya pande mbili na bafa ya pato:
   • a. Sakinisha msingi wa IP wa GPIO Intel FPGA.
   • b. Katika Mwelekeo wa Data, chagua Bidir.
   • c. Katika upana wa data, ingiza 1.
   • d. Washa Tumia bafa tofauti.
   • e. Katika hali ya Usajili, chagua hakuna.
2. Unganisha moduli na milango ya kuingiza na kutoa kama inavyoonyeshwa kwenye takwimu ifuatayo:
   Muunganisho wa Bandari za Kuingiza na Kutoa Mfample kwa Intel Stratix 10 Devices
3. Katika Kihariri cha Ugavi, weka kiwango cha I/O husika kama inavyoonyeshwa kwenye kielelezo kifuatacho. Unaweza pia kuweka nguvu za sasa na chaguo za kiwango kidogo. Vinginevyo, programu ya Intel Quartus Prime inachukua mipangilio ya chaguo-msingi.
   Mgawo wa BLVDS I/O katika Mhariri Mkuu wa Ugawaji wa Intel Quartus kwa Vifaa vya Intel Stratix 10
4. Kusanya na utekeleze uigaji unaofanya kazi kwa kutumia ModelSim* - programu ya Toleo la Intel FPGA.

Habari Zinazohusiana

• ModelSim - Msaada wa Programu ya Toleo la Intel FPGA
  Hutoa maelezo zaidi kuhusu programu ya Toleo la ModelSim - Intel FPGA na ina viungo mbalimbali vya mada kama vile usakinishaji, matumizi na utatuzi wa matatizo.
• Viwango vya I/O vya Kiolesura cha BLVDS katika Vifaa vya Intel FPGA kwenye ukurasa wa 7
  Huorodhesha pini na viwango vya I/O unavyoweza kukabidhi mwenyewe katika vifaa vinavyotumika vya Intel FPGA kwa programu za BLVDS.
• Kubuni Examples kwa AN 522
  Hutoa muundo wa Intel Quartus Prime examples kutumika katika note hii ya maombi.

Kubuni Example Miongozo ya Intel Arria 10 Devices
Hatua hizi zinatumika kwa vifaa vya Intel Arria 10 vinavyotumia Toleo la Kawaida la Intel Quartus pekee. Hakikisha kuwa unatumia msingi wa IP wa GPIO Intel FPGA.

1. Fungua StratixV_blvds.qar file kuagiza muundo wa zamani wa Stratix Vample kwenye programu ya Intel Quartus Prime Standard Edition.
2. Hamisha muundo wa zamaniample kutumia msingi wa IP wa GPIO Intel FPGA:
   • a. Kwenye menyu, chagua Mradi ➤ Boresha Vipengele vya IP.
   • b. Bofya mara mbili huluki ya "ALIOBUF".
     Dirisha la Kidhibiti cha Programu-jalizi cha MegaWizard cha msingi wa IP wa ALTIOBUF inaonekana.
   • c. Zima mradi wa mechi/chaguo-msingi.
   • d. Katika familia ya kifaa kilichochaguliwa kwa sasa, chagua Arria 10.
   • e. Bonyeza Maliza na kisha ubofye Maliza tena.
   • f. Katika sanduku la mazungumzo linaloonekana, bofya OK.
     Programu ya Intel Quartus Prime Pro Edition hufanya mchakato wa uhamiaji na kisha kuonyesha kihariri cha kigezo cha GPIO IP.
3. Sanidi msingi wa IP wa GPIO Intel FPGA ili kuauni ingizo la pande mbili na bafa ya pato:
   • a. Katika Mwelekeo wa Data, chagua Bidir.
   • b. Katika upana wa data, ingiza 1.
   • c. Washa Tumia bafa tofauti.
   • d. Bonyeza Maliza na uzalishe msingi wa IP.
4. Unganisha moduli na milango ya kuingiza na kutoa kama inavyoonyeshwa kwenye takwimu ifuatayo:
   Muunganisho wa Bandari za Kuingiza na Kutoa Mfample kwa Intel Arria 10 Devices
5. Katika Kihariri cha Ugavi, weka kiwango cha I/O husika kama inavyoonyeshwa kwenye kielelezo kifuatacho. Unaweza pia kuweka nguvu za sasa na chaguo za kiwango kidogo. Vinginevyo, programu ya Intel Quartus Prime Standard Edition inachukua mipangilio chaguomsingi ya vifaa vya Intel Arria 10—Kiwango cha Tofauti cha SSTL-18 Daraja la I au kiwango cha Daraja la II I/O.
   Mgawo wa BLVDS I/O katika Mhariri Mkuu wa Ugawaji wa Intel Quartus kwa Vifaa vya Intel Arria 10Kumbuka:
   Kwa vifaa vya Intel Arria 10, unaweza kugawa mwenyewe maeneo ya p na n ya pini za LVDS ukitumia Kihariri cha Ugavi.
6. Kusanya na kutekeleza uigaji unaofanya kazi ukitumia programu ya Toleo la ModelSim - Intel FPGA.

Habari Zinazohusiana

• ModelSim - Msaada wa Programu ya Toleo la Intel FPGA
  Hutoa maelezo zaidi kuhusu programu ya Toleo la ModelSim - Intel FPGA na ina viungo mbalimbali vya mada kama vile usakinishaji, matumizi na utatuzi wa matatizo.
• Viwango vya I/O vya Kiolesura cha BLVDS katika Vifaa vya Intel FPGA kwenye ukurasa wa 7
  Huorodhesha pini na viwango vya I/O unavyoweza kukabidhi mwenyewe katika vifaa vinavyotumika vya Intel FPGA kwa programu za BLVDS.
• Kubuni Examples kwa AN 522
  Hutoa muundo wa Intel Quartus Prime examples kutumika katika note hii ya maombi.

Kubuni Example Miongozo ya Intel MAX 10 Devices
Hatua hizi zinatumika kwa vifaa vya Intel MAX 10 pekee. Hakikisha kuwa unatumia msingi wa IP wa GPIO Lite Intel FPGA.

1. Unda msingi wa IP wa GPIO Lite Intel FPGA ambao unaweza kusaidia pembejeo mbili na bafa ya pato:
   • a. Anzisha msingi wa IP wa GPIO Lite Intel FPGA.
   • b. Katika Mwelekeo wa Data, chagua Bidir.
   • c. Katika upana wa data, ingiza 1.
   • d. Washa Tumia bafa ya utofautishaji bandia.
   • e. Katika hali ya Usajili, chagua Bypass.
2. Unganisha moduli na milango ya kuingiza na kutoa kama inavyoonyeshwa kwenye takwimu ifuatayo:
    Muunganisho wa Bandari za Kuingiza na Kutoa Mfample kwa Vifaa vya Intel MAX 10
3. Katika Kihariri cha Ugavi, weka kiwango cha I/O husika kama inavyoonyeshwa kwenye kielelezo kifuatacho. Unaweza pia kuweka nguvu za sasa na chaguo za kiwango kidogo. Vinginevyo, programu ya Intel Quartus Prime inachukua mipangilio ya chaguo-msingi.
   Mgawo wa BLVDS I/O katika Mhariri Mkuu wa Ugawaji wa Intel Quartus kwa Vifaa vya Intel MAX 10
4. Kusanya na kutekeleza uigaji unaofanya kazi ukitumia programu ya Toleo la ModelSim - Intel FPGA.

Habari Zinazohusiana

• ModelSim - Msaada wa Programu ya Toleo la Intel FPGA
  Hutoa maelezo zaidi kuhusu programu ya Toleo la ModelSim - Intel FPGA na ina viungo mbalimbali vya mada kama vile usakinishaji, matumizi na utatuzi wa matatizo.
• Viwango vya I/O vya Kiolesura cha BLVDS katika Vifaa vya Intel FPGA kwenye ukurasa wa 7
  Huorodhesha pini na viwango vya I/O unavyoweza kukabidhi mwenyewe katika vifaa vinavyotumika vya Intel FPGA kwa programu za BLVDS.
• Kubuni Examples kwa AN 522
  Hutoa muundo wa Intel Quartus Prime examples kutumika katika note hii ya maombi.

Kubuni Example Miongozo ya Vifaa Vyote Vinavyotumika Isipokuwa Intel Arria 10, Intel Cyclone 10 GX, na Intel MAX 10

Hatua hizi zinatumika kwa vifaa vyote vinavyotumika isipokuwa Intel Arria 10, Intel Cyclone 10 GX, na Intel MAX 10. Hakikisha kuwa unatumia msingi wa IP wa ALTIOBUF.

1.  Unda msingi wa IP wa ALTIOBUF ambao unaweza kusaidia pembejeo mbili na bafa ya pato:
   • a. Sakinisha msingi wa IP wa ALTIOBUF.
   • b. Sanidi moduli Kama bafa inayoelekeza pande mbili.
   • c. Katika Ni nambari ngapi ya bafa za kuanzishwa, ingiza 1.
   • d. Washa Tumia hali tofauti.
2. Unganisha moduli na milango ya kuingiza na kutoa kama inavyoonyeshwa kwenye takwimu ifuatayo:
    Muunganisho wa Bandari za Kuingiza na Kutoa Mfample kwa Vifaa Vyote Vinavyotumika Isipokuwa Intel Arria 10, Intel Cyclone 10 GX, na Intel MAX 10 Devices
3. Katika Kihariri cha Ugavi, weka kiwango kinachofaa cha I/O kama inavyoonyeshwa kwenye kielelezo kifuatacho kulingana na kifaa chako. Unaweza pia kuweka nguvu za sasa na chaguo za kiwango kidogo. Vinginevyo, programu ya Intel Quartus Prime inachukua mipangilio ya chaguo-msingi.
   • Vifaa vya Intel Cyclone 10 LP, Cyclone IV, Cyclone III, na Cyclone III LS—kiwango cha BLVDS I/O hadi pini mbili za p na n kama inavyoonyeshwa kwenye kielelezo kifuatacho.
   • Vifaa vya Stratix V, Stratix IV, Stratix III, Arria V, Arria II, na Cyclone V—Kiwango tofauti cha SSTL-2 Daraja la I au Daraja la II I/O.
     Mgawo wa BLVDS I/O katika Kihariri cha Ugawaji Mkuu wa Intel QuartusKumbuka: Unaweza kugawa mwenyewe maeneo ya p na n pin kwa kila kifaa kinachotumika kwa kutumia Kihariri cha Uhasibu. Kwa vifaa vinavyotumika na pini unazoweza kukabidhi wewe mwenyewe, rejelea maelezo yanayohusiana.
4. Kusanya na kutekeleza uigaji unaofanya kazi ukitumia programu ya Toleo la ModelSim - Intel FPGA.

Example ya Matokeo ya Uigaji wa Kitendaji
Wakati ishara ya oe inapothibitishwa, BLVDS iko katika hali ya utendakazi ya uandishi. Wakati ishara ya oe imefutwa, BLVDS iko katika hali ya utendakazi ya kusoma.Kumbuka:
Kwa uigaji kwa kutumia Verilog HDL, unaweza kutumia blvds_tb.v testbench, ambayo imejumuishwa katika muundo husika wa zamani.ample.
Habari Zinazohusiana

• ModelSim - Msaada wa Programu ya Toleo la Intel FPGA
  Hutoa maelezo zaidi kuhusu programu ya Toleo la ModelSim - Intel FPGA na ina viungo mbalimbali vya mada kama vile usakinishaji, matumizi na utatuzi wa matatizo.
• Viwango vya I/O vya Kiolesura cha BLVDS katika Vifaa vya Intel FPGA kwenye ukurasa wa 7
  Huorodhesha pini na viwango vya I/O unavyoweza kukabidhi mwenyewe katika vifaa vinavyotumika vya Intel FPGA kwa programu za BLVDS.
• Kubuni Examples kwa AN 522
  Hutoa muundo wa Intel Quartus Prime examples kutumika katika note hii ya maombi.

Uchambuzi wa Utendaji

Uchambuzi wa utendakazi wa pointi nyingi za BLVDS unaonyesha athari ya kusitishwa kwa basi, upakiaji, sifa za udereva na mpokeaji, na eneo la kipokezi kutoka kwa dereva kwenye mfumo. Unaweza kutumia muundo wa zamani wa BLVDS uliojumuishwaamples kuchambua utendaji wa matumizi ya alama nyingi:

•  Muundo wa Cyclone III BLVDS example - muundo huu wa zamaniample inatumika kwa mfululizo wa vifaa vyote vya Stratix, Arria na Cyclone vinavyotumika. Kwa Intel Arria 10 au familia ya kifaa cha Intel Cyclone 10 GX, unahitaji kuhamisha muundo wa zamaniample kwa familia ya kifaa husika kwanza kabla ya kukitumia.
• Ubunifu wa Intel MAX 10 BLVDS example - muundo huu wa zamaniample inatumika kwa familia ya kifaa cha Intel MAX 10.
• Ubunifu wa Intel Stratix 10 BLVDS example - muundo huu wa zamaniamphii inatumika kwa familia ya kifaa cha Intel Stratix 10.

Kumbuka:
Uchanganuzi wa utendaji wa BLVDS ya pointi nyingi katika sehemu hii unatokana na uigaji wa maelezo ya akiba ya data ya Cyclone III BLVDS (IBIS) katika HyperLynx*.
Intel inapendekeza utumie mifano hii ya Intel IBIS kwa kuiga:

• Vifaa vya Stratix III, Stratix IV, na Stratix V—muundo wa Tofauti wa SSTL-2 wa IBIS mahususi wa kifaa
• Intel Stratix 10, Intel Arria 10(2) na vifaa vya Intel Cyclone 10 GX:
  •  Bafa ya pato—Muundo tofauti wa SSTL-18 IBIS
  • Bafa ya ingizo—mfano wa LVDS IBIS

Habari Zinazohusiana

• Ukurasa wa Intel FPGA IBIS Model
  Hutoa vipakuliwa vya miundo ya vifaa vya Intel FPGA.
•  Kubuni Examples kwa AN 522
  Hutoa muundo wa Intel Quartus Prime examples kutumika katika note hii ya maombi.

Mpangilio wa Mfumo

 Multipoint BLVDS pamoja na Transceivers za Cyclone III BLVDS
Kielelezo hiki kinaonyesha mpangilio wa topolojia ya alama nyingi na vipitishio kumi vya Cyclone III BLVDS (vinaitwa U1 hadi U10).Njia ya usafirishaji wa basi inachukuliwa kuwa na sifa zifuatazo:

•  Mstari wa strip
•  Uzuiaji wa tabia wa 50 Ω
• Uwezo wa sifa wa 3.6 pF kwa inchi
•  Urefu wa inchi 10
• Aina za Intel Arria 10 za IBIS ni za awali na hazipatikani kwenye muundo wa Intel IBIS web ukurasa. Ikiwa unahitaji miundo hii ya awali ya Intel Arria 10 IBIS, wasiliana na Intel.
• Uzuiaji wa tabia ya tofauti ya basi ya takriban 100 Ω
•  Nafasi kati ya kila kipenyo cha inchi 1
• Basi limekatishwa katika ncha zote mbili kwa kizuia kusitisha RT

• Nguvu ya kiendeshi chaguo-msingi ya 12 mA
• Mipangilio ya viwango vya polepole kwa chaguo-msingi
• Uwezo wa pini wa kila kipitisha sauti cha 6 pF
•  Stub kwenye kila kipenyozi cha BLVDS ni ukanda wa inchi 1 wa kizuizi cha tabia cha 50 Ω na uwezo wa tabia wa 3 pF kwa inchi.
•  Uwezo wa muunganisho (kiunganishi, pedi, na kupitia PCB) wa kila kipitisha habari kwenye basi unachukuliwa kuwa 2 pF.
• Jumla ya uwezo wa kila mzigo ni takriban 11 pF

Kwa nafasi ya upakiaji wa inchi 1, uwezo uliosambazwa ni sawa na pF 11 kwa inchi. Kupunguza kutafakari kunakosababishwa na stubs, na pia kupunguza ishara zinazotoka
dereva, kizuizi kinacholingana na 50 Ω resistor RS kinawekwa kwenye pato la kila kipitishio.

Kusimamishwa kwa basi
Kizuizi kinachofaa cha basi iliyopakia kikamilifu ni 52 Ω ikiwa utabadilisha uwezo wa tabia ya basi na uwezo uliosambazwa kwa kila urefu wa kitengo cha usanidi hadi kwa mlinganyo mzuri wa utofautishaji wa utofautishaji. Kwa uadilifu bora zaidi wa mawimbi, lazima ulinganishe RT na 52 Ω. Takwimu zifuatazo zinaonyesha athari za kulinganishwa-, chini-, na kukomesha zaidi kwa muundo tofauti wa wimbi (VID) kwenye pini za ingizo za kipokeaji. Kiwango cha data ni 100 Mbps. Katika takwimu hizi, chini ya kukomesha (RT = 25 Ω) husababisha kutafakari na kupunguza kwa kiasi kikubwa ukingo wa kelele. Katika baadhi ya matukio, chini ya kukomesha hata inakiuka kizingiti cha mpokeaji (VTH = ± 100 mV). RT inapobadilishwa hadi 50 Ω, kuna ukingo mkubwa wa kelele kuhusiana na VTH na uakisi hautumiki.

Madhara ya Kusimamisha Basi (Dereva katika U1, Mpokeaji katika U2)
Katika takwimu hii, U1 hufanya kama kisambazaji na U2 hadi U10 ndio wapokeaji.

Madhara ya Kusimamisha Basi (Dereva katika U1, Mpokeaji katika U10)
Katika takwimu hii, U1 hufanya kama kisambazaji na U2 hadi U10 ndio wapokeaji.

Madhara ya Kusimamisha Basi (Dereva katika U5, Mpokeaji katika U6)
Katika takwimu hii, U5 ni transmita na wengine ni wapokeaji.

Madhara ya Kusimamisha Basi (Dereva katika U5, Mpokeaji katika U10)
Katika takwimu hii, U5 ni transmita na wengine ni wapokeaji.Nafasi ya jamaa ya dereva na mpokeaji kwenye basi pia huathiri ubora wa ishara iliyopokelewa. Kipokeaji kilicho karibu zaidi na kiendeshi hupata athari mbaya zaidi ya laini ya upokezaji kwa sababu katika eneo hili, kasi ya ukingo ndiyo ya haraka zaidi. Hii inafanywa kuwa mbaya zaidi wakati dereva yuko katikati ya basi.
Kwa mfanoample, linganisha Mchoro 16 kwenye ukurasa wa 20 na Mchoro 18 kwenye ukurasa wa 21. VID kwenye kipokezi U6 (dereva katika U5) inaonyesha mlio mkubwa kuliko ule wa kipokea U2 (dereva kwa U1). Kwa upande mwingine, kiwango cha makali kinapungua wakati mpokeaji iko mbali zaidi na dereva. Wakati mkubwa zaidi wa kupanda uliorekodiwa ni ns 1.14 na dereva yuko mwisho mmoja wa basi (U1) na mpokeaji upande mwingine (U10).

Urefu wa Stub
Urefu wa mbegu ndefu sio tu huongeza muda wa kukimbia kutoka kwa dereva hadi kwa mpokeaji, lakini pia husababisha uwezo mkubwa wa mzigo, ambayo husababisha kutafakari zaidi.

Madhara ya Kuongeza Urefu wa Stub (Dereva katika U1, Mpokeaji katika U10)
Takwimu hii inalinganisha VID kwa U10 wakati urefu wa mbegu unaongezwa kutoka inchi moja hadi inchi mbili na dereva yuko U1.

Uondoaji wa Stub
Lazima ulinganishe kizuizi cha dereva na impedance ya tabia ya stub. Kuweka kipingamizi cha kukomesha kwa mfululizo RS kwenye pato la kiendeshi hupunguza kwa kiasi kikubwa athari mbaya ya laini ya upitishaji inayosababishwa na mbegu ndefu na viwango vya kasi ya juu. Kwa kuongeza, RS inaweza kubadilishwa ili kupunguza VID ili kufikia vipimo vya mpokeaji.

Madhara ya Kukomesha Stub (Dereva katika U1, Mpokeaji katika U2 na U10)
Takwimu hii inalinganisha VID katika U2 na U10 wakati U1 inasambaza.

Kiwango cha Kupigwa kwa Dereva
Kasi ya watu waliouawa husaidia kuboresha muda wa kupanda, hasa kwa kipokeaji kilicho mbali zaidi na dereva. Hata hivyo, kasi ya watu waliouawa pia huongeza mlio kutokana na kutafakari.

Madhara ya Kiwango cha Ukingo wa Dereva (Dereva katika U1, Mpokeaji katika U2 na U10)
Takwimu hii inaonyesha athari ya kasi ya dereva. Ulinganisho unafanywa kati ya kasi ya polepole na ya haraka iliyopigwa na nguvu ya gari ya 12 mA. Dereva yuko U1 na mabadiliko ya mawimbi ya U2 na U10 yanachunguzwa.

Utendaji wa Mfumo wa Jumla

Kiwango cha juu zaidi cha data kinachoungwa mkono na BLVDS ya pointi nyingi huamuliwa kwa kuangalia mchoro wa jicho la kipokezi cha mbali zaidi kutoka kwa dereva. Katika eneo hili, mawimbi yanayotumwa huwa na kasi ya chini zaidi ya makali na huathiri ufunguzi wa macho. Ingawa ubora wa ishara iliyopokelewa na lengo la ukingo wa kelele hutegemea programu, jinsi macho yanavyofungua, ndivyo bora zaidi. Hata hivyo, lazima pia uangalie mpokeaji aliye karibu na dereva, kwa sababu athari za mstari wa maambukizi huwa mbaya zaidi ikiwa mpokeaji iko karibu na dereva.
Kielelezo 23. Mchoro wa Macho katika 400 Mbps (Dereva katika U1, Mpokeaji katika U2 na U10)
Takwimu hii inaonyesha michoro ya macho katika U2 (curve nyekundu) na U10 (curve ya bluu) kwa kiwango cha data cha 400 Mbps. Jita nasibu ya muda wa kitengo cha 1% inachukuliwa katika uigaji. Kiendeshaji kiko katika U1 na nguvu chaguomsingi ya sasa na mipangilio ya kiwango kidogo. Basi limejaa kikamilifu RT = 50 Ω. Njia ndogo kabisa ya kufungua macho iko kwenye U10, ambayo iko mbali zaidi na U1. Urefu wa macho sampinayoongozwa katika muda wa kitengo cha 0.5 ni 692 mV na 543 mV kwa U2 na U10, mtawalia. Kuna ukingo mkubwa wa kelele kwa heshima na VTH = ± 100 mV kwa visa vyote viwili.

Historia ya Marekebisho ya Hati ya AN 522: Utekelezaji wa Kiolesura cha Basi cha LVDS katika Familia za Kifaa cha Intel FPGA

Nyaraka / Rasilimali

intel AN 522 Inatekeleza Kiolesura cha LVDS cha Basi katika Familia za Kifaa cha FPGA [pdf] Mwongozo wa Mtumiaji Kiolesura cha LVDS cha AN 522 cha Utekelezaji wa Basi katika Familia za Kifaa cha FPGA, AN 522, Kiolesura cha Kutekeleza LVDS cha Basi katika Familia za Kifaa cha FPGA, Kiolesura katika Familia za Kifaa cha FPGA, Familia za Kifaa cha FPGA

Marejeleo

• Mwongozo wa Mtumiaji