intel AN 522 サポートされている FPGA デバイス ファミリでのバス LVDS インターフェイスの実装

バス LVDS (BLVDS) は、LVDS ポイントツーポイント通信の機能をマルチポイント構成に拡張します。 マルチポイント BLVDS は、マルチポイント バックプレーン アプリケーションに効率的なソリューションを提供します。

インテル FPGA デバイスでの BLVDS 実装のサポート

リストされた I/O 規格を使用して、これらの Intel デバイスに BLVDS インターフェイスを実装できます。

注記：
これらのデバイスのプログラム可能なドライブ強度とスルー レート機能により、マルチポイント システムをカスタマイズして最大のパフォーマンスを得ることができます。 サポートされる最大データ レートを判断するには、特定のシステム セットアップとアプリケーションに基づいてシミュレーションまたは測定を実行します。
BLVDSオーバーview 4ページ目
Intel デバイスの BLVDS テクノロジー (6 ページ)
BLVDS 消費電力 (9 ページ)
BLVDS 設計例amp10ページのファイル
パフォーマンス分析 (17 ページ)
AN 522 の文書改訂履歴: サポートされているインテル FPGA デバイス・ファミリーへのバス LVDS インターフェイスの実装 (25 ページ)
関連情報
Intel FPGA デバイスの BLVDS インターフェイスの I/O 規格 (7 ページ)

BLVDSオーバーview

典型的なマルチポイント BLVDS システムは、バスに接続された多数の送信機と受信機のペア (トランシーバー) で構成されています。
マルチポイント BLVDS前の図の構成は、相互接続密度を最小限に抑えながら、双方向の半二重通信を提供します。 どのトランシーバーもトランスミッターの役割を担い、残りのトランシーバーはレシーバーとして機能します (一度にアクティブにできるトランスミッターは XNUMX つだけです)。 バス上のドライバーの競合を避けるために、通常、プロトコルまたはハードウェア ソリューションによるバス トラフィック制御が必要です。 マルチポイント BLVDS のパフォーマンスは、バス上の容量負荷と終端によって大きく影響を受けます。
設計上の考慮事項
優れたマルチポイント設計では、バス上の容量性負荷と終端を考慮して、シグナル インテグリティを向上させる必要があります。 ピン静電容量の小さいトランシーバ、静電容量の小さいコネクタを選択し、スタブ長を短くすることで、負荷静電容量を最小限に抑えることができます。 マルチポイント BLVDS 設計の考慮事項の XNUMX つは、有効インピーダンスと呼ばれる、完全に負荷がかけられたバスの有効差動インピーダンスと、バスを介した伝搬遅延です。 その他のマルチポイント BLVDS 設計の考慮事項には、フェイルセーフ バイアス、コネクタ タイプとピン配置、PCB バス トレース レイアウト、およびドライバ エッジ レート仕様が含まれます。
実効インピーダンス
実効インピーダンスは、バス トレースの特性インピーダンス Zo とバスの容量性負荷に依存します。 コネクタ、プラグイン カードのスタブ、パッケージング、およびレシーバの入力容量はすべて容量性負荷に寄与し、バスの実効インピーダンスを低下させます。
式 1. 実効差動インピーダンス式
この式を使用して、負荷のあるバス (Zeff) の実効差動インピーダンスを概算します。どこ：

• Zdiff (Ω) ≈ 2 × Zo = バスの差動特性インピーダンス
•  Co (pF/インチ) = バスの単位長さあたりの特性静電容量
• CL (pF) = 各負荷の静電容量
•  N = バス上の負荷の数
•  H (インチ) = d × N = バスの全長
•  d (インチ) = 各プラグイン カード間の間隔
•  Cd (pF/インチ) = CL/d = バス全体の単位長さあたりの分布容量

負荷容量が増加したり、プラグイン カード間の間隔が狭くなったりすると、実効インピーダンスが低下します。 システム性能を最適化するには、低静電容量のトランシーバとコネクタを選択することが重要です。 コネクタとトランシーバー I/O ピンの間の各レシーバー スタブの長さをできるだけ短くします。
Cd/Co に対する正規化実効インピーダンス
この図は、正規化された実効インピーダンスに対する分布容量の影響を示しています。バスの両端で終端が必要ですが、データは両方向に流れます。 バス上の反射とリンギングを減らすには、終端抵抗を実効インピーダンスに一致させる必要があります。 Cd/Co = 3 のシステムの場合、実効インピーダンスは Zdiff の 0.5 倍です。 バス上の二重終端では、ドライバーは Zdiff の 0.25 倍の等価負荷を認識します。 したがって、レシーバ入力全体の信号振幅と差動ノイズ マージンが減少します (標準の LVDS ドライバが使用されている場合)。 BLVDS ドライバーは、ドライブ電流を増やして同様のボリュームを達成することで、この問題に対処します。tage レシーバー入力でスイングします。
伝播遅延
伝搬遅延 (tPD = Zo × Co) は、単位長さあたりの伝送線路の時間遅延です。 特性インピーダンスと特性による
バスの容量。
実効伝搬遅延
負荷のあるバスの場合、この式を使用して有効な伝搬遅延を計算できます。 信号がドライバー A からレシーバー B に伝播する時間は、tPDEFF × ドライバー A とレシーバー B の間のラインの長さとして計算できます。

Intel デバイスの BLVDS テクノロジー

サポートされている Intel デバイスでは、BLVDS インターフェイスは、1.8 V (Intel Arria 10 および Intel Cyclone 10 GX デバイス) または 2.5 V (その他のサポートされているデバイス) の VCCIO によって給電される任意の行または列 I/バンクでサポートされます。 これらの I/O バンクでは、インターフェイスは差動 I/O ピンでサポートされていますが、専用クロック入力またはクロック出力ピンではサポートされていません。 ただし、 インテル Arria 10 および インテル Cyclone 10 GX デバイスでは、BLVDS インターフェイスは汎用 I/O として使用される専用クロック ピンでサポートされます。

•  BLVDS トランスミッタは XNUMX つのシングルエンド出力バッファを使用し、XNUMX 番目の出力バッファは反転としてプログラムされます。
•  BLVDS レシーバーは、専用の LVDS 入力バッファーを使用します。

サポートされているデバイスの BLVDS I/O バッファーアプリケーションの種類に応じて、異なる入力バッファーまたは出力バッファーを使用します。

• マルチドロップ アプリケーション - デバイスがドライバーまたはレシーバーのどちらの操作を目的としているかに応じて、入力バッファーまたは出力バッファーを使用します。
• マルチポイント アプリケーション—出力バッファと入力バッファは同じ I/O ピンを共有します。 信号を送信していないときに LVDS 出力バッファをトライステートにするには、出力イネーブル (oe) 信号が必要です。
•  出力バッファのオンチップ直列終端 (RS OCT) を有効にしないでください。
• 出力バッファに外付け抵抗を使用して、プラグイン カードのスタブにインピーダンス マッチングを提供します。
• バス終端は通常、バスの両端で外部終端抵抗を使用して実装されるため、差動入力バッファのオンチップ差動終端 (RD OCT) を有効にしないでください。

インテル FPGA デバイスの BLVDS インターフェイスの I/O 規格
関連する I/O 規格と、サポートされている Intel デバイスの現在の強度要件を使用して、BLVDS インターフェイスを実装できます。
サポートされている Intel デバイスでの BLVDS インターフェイスの I/O 規格と機能のサポート

1.  DIFFIO_TX ピンは、真の LVDS 差動レシーバーをサポートしていません。

詳細については、関連情報セクションに記載されている各デバイスのドキュメントを参照してください。

• ピン割り当て情報については、デバイスのピン配置を参照してください files.
• I/O 規格の機能については、デバイス ハンドブックの I/O の章を参照してください。
•  電気的仕様については、デバイスのデータシートまたは DC およびスイッチング特性のドキュメントを参照してください。

関連情報

•  インテル Stratix 10 のピン配置 Files
•  Stratix V ピン配置 Files
• Stratix IV のピン配置 Files
•  Stratix III デバイスのピン配置 Files
•  インテル Arria 10 デバイスのピン配置 Files
•  Arria V デバイスのピン配置 Files
•  Arria II GX デバイスのピン配置 Files
• インテル Cyclone 10 GX デバイスのピン配置 Files
• インテル Cyclone 10 LP デバイスのピン配列 Files
• Cyclone V デバイスのピン配置 Files
•  Cyclone IV デバイスのピン配列 Files
• Cyclone III デバイスのピン配置 Files
• MAX 10 デバイスのピンアウト Files
• インテル Stratix 10 汎用 I/O ユーザーガイド
•  Stratix V デバイスの I/O 機能
•  Stratix IV デバイスの I/O 機能
•  Stratix III デバイスの I/O 機能
• Stratix V デバイスの I/O 機能
•  Stratix IV デバイスの I/O 機能
•  Stratix III デバイスの I/O 機能
•  インテル Arria 10 デバイスの I/O および高速 I/O
•  Arria V デバイスの I/O 機能
• Arria II デバイスの I/O 機能
•  Cyclone 10 GX デバイスの I/O および高速 I/O
•  Cyclone 10 LP デバイスの I/O および高速 I/O
• Cyclone V デバイスの I/O 機能
• Cyclone IV デバイスの I/O 機能
•  Cyclone III デバイス・ファミリの I/O 機能
• MAX 10 汎用 I/O ユーザーガイド
•  インテル Stratix 10 デバイスのデータシート
• Stratix V デバイスのデータシート
•  Stratix IV デバイスの DC およびスイッチング特性
•  Stratix III デバイスのデータシート: DC およびスイッチング特性
•  インテル Arria 10 デバイスのデータシート
•  Arria V デバイスのデータシート
• Arria II デバイスのデバイス・データシート
• インテル Cyclone 10 GX デバイスのデータシート
•  インテル Cyclone 10 LP デバイスのデータシート
•  Cyclone V デバイスのデータシート
•  Cyclone IV デバイスのデータシート
• Cyclone III デバイスのデータシート
• MAX 10 デバイスのデータシート

BLVDS 消費電力

• 設計をデバイスに実装する前に、サポートされているデバイスの Excel ベースの EPE を使用して、BLVDS I/O 消費電力の推定値を取得します。
•  入力ピンと双方向ピンの場合、BLVDS 入力バッファは常に有効です。 BLVDS 入力バッファは、バス上でスイッチング アクティビティがある場合に電力を消費します (例:ample、他のトランシーバーはデータを送受信していますが、Cyclone III デバイスは意図された受信者ではありません)。
•  BLVDS をマルチドロップの入力バッファーとして、またはマルチポイント アプリケーションの双方向バッファーとして使用する場合、インテル デバイスの BLVDS 入力バッファー用のアクティビティーだけでなく、バ​​ス上のすべてのアクティビティーを含むトグル レートを入力することをお勧めします。

ExampEPE の BLVDS I/O データ入力のファイル
この図は、Cyclone III EPE の BLVDS I/O エントリを示しています。 サポートされている他の Intel デバイスの EPE で選択する I/O 規格については、関連情報を参照してください。インテルでは、デザインの完了後に インテル Quartus Prime パワー・アナライザー・ツールを使用して正確な BLVDS I/O パワー解析を実行することを推奨しています。 Power Analyzer Tool は、配置配線が完了した後のデザインの詳細に基づいて消費電力を見積もります。 パワー アナライザー ツールは、ユーザー入力、シミュレーションから派生、および推定された信号アクティビティの組み合わせを適用し、詳細な回路モデルと組み合わせることで、非常に正確な電力推定値を生成します。
関連情報

• インテル Quartus Prime プロ・エディション・ハンドブックの消費電力解析の章
  インテル Stratix 10、インテル Arria 10、および インテル Cyclone 10 GX デバイスファミリー向けの インテル Quartus Prime プロ・エディション Power Analyzer ツールに関する詳細情報を提供します。
• インテル Quartus Prime スタンダード・エディション・ハンドブックの消費電力解析の章
  Stratix V、Stratix IV、Stratix III、Arria V、Arria II、Intel Cyclone 10 LP、Cyclone V、Cyclone IV、Cyclone III LS、Cyclone III、および Intel 向けの インテル Quartus Prime Standard Edition Power Analyzer ツールに関する詳細情報を提供します。 MAX 10 デバイスファミリー。
• Early Power Estimator (EPE) および Power Analyzer ページ
  EPE および インテル Quartus Prime Power Analyzer ツールに関する詳細情報を提供します。
• サポートされているインテル FPGA デバイス・ファミリーへのバス LVDS インターフェイスの実装 (3 ページ)
  BLVDS の消費電力を見積もるために EPE で選択する I/O 規格をリストします。

BLVDS 設計例ample
デザインの元ampファイルは、対応するデバイスで BLVDS I/O バッファーを、 インテル Quartus Prime ソフトウェアの関連する汎用 I/O (GPIO) IP コアでインスタンス化する方法を示しています。

•  Intel Stratix 10、Intel Arria 10、および Intel Cyclone 10 GX デバイス — GPIO Intel FPGA IP コアを使用します。
•  Intel MAX 10 デバイス — GPIO Lite Intel FPGA IP コアを使用します。
•  サポートされている他のすべてのデバイス — ALTIOBUF IP コアを使用します。

デザインexをダウンロードできますamp関連情報のリンクからファイル。 BLVDS I/O バッファー インスタンスの場合、インテルは次の項目を推奨します。

•  差動モードをオンにして、GPIO IP コアを双方向モードで実装します。
•  I/O 規格を双方向ピンに割り当てます。
•  BLVDS—Intel Cyclone 10 LP、Cyclone IV、Cyclone III、および Intel MAX 10 デバイス。
•  差動 SSTL-2 クラス I またはクラス II—Stratix V、Stratix IV、Stratix III、Arria V、Arria II、および Cyclone V デバイス。
• 差動 SSTL-18 クラス I またはクラス II — インテル Stratix 10、インテル Arria 10、およびインテル Cyclone 10 GX デバイス。

書き込みおよび読み取り操作中の入力または出力バッファー操作

• oe ポートはデバイス コアから oe 信号を受信して​​、シングルエンド出力バッファを有効または無効にします。
•  読み取り操作中に出力バッファをトライステートにするには、oe 信号をローに保ちます。
•  AND ゲートの機能は、送信された信号がデバイス コアに戻らないようにすることです。 差動入力バッファは常に有効です。

関連情報

•  I/O バッファー (ALTIOBUF) IP コア ユーザー ガイド
•  GPIO IP コア ユーザー ガイド
•  MAX 10 I/O 実装ガイド
• インテル FPGA IP コアの紹介
• 設計例ampAN 522 のファイル

インテル Quartus Prime デザイン ex を提供ampこのアプリケーション ノートで使用するファイル。
設計例ampインテル Stratix 10 デバイスのガイドライン
これらの手順は、 インテル Stratix 10 デバイスのみに適用されます。 GPIO Intel FPGA IP コアを使用していることを確認してください。

1. 双方向の入力および出力バッファーをサポートできる GPIO Intel FPGA IP コアを作成します。
   • を。 GPIO Intel FPGA IP コアをインスタンス化します。
   • b. [データ方向] で [Bidir] を選択します。
   • c. データ幅に 1 を入力します。
   • d. [差分バッファを使用] をオンにします。
   • e. 登録モードで、なしを選択します。
2. 次の図に示すように、モジュールと入力ポートおよび出力ポートを接続します。
   入力ポートと出力ポートの接続 Exampインテル Stratix 10 デバイスのファイル
3. Assignment Editor で、次の図に示すように関連する I/O 規格を割り当てます。 現在の強度とスルー レートのオプションを設定することもできます。 それ以外の場合、 インテル Quartus Prime ソフトウェアはデフォルト設定を想定します。
   インテル Stratix 10 デバイスの インテル Quartus Prime Assignment Editor での BLVDS I/O 割り当て
4. ModelSim* – Intel FPGA Edition ソフトウェアを使用して機能シミュレーションをコンパイルおよび実行します。

関連情報

• ModelSim – Intel FPGA Edition ソフトウェアのサポート
  ModelSim – Intel FPGA Edition ソフトウェアに関する詳細情報を提供し、インストール、使用法、トラブルシューティングなどのトピックへのさまざまなリンクが含まれています。
• Intel FPGA デバイスの BLVDS インターフェイスの I/O 規格 (7 ページ)
  BLVDS アプリケーション用にサポートされている Intel FPGA デバイスで手動で割り当てることができるピンと I/O 規格をリストします。
• 設計例ampAN 522 のファイル
  インテル Quartus Prime デザイン ex を提供ampこのアプリケーション ノートで使用するファイル。

設計例ampインテル Arria 10 デバイスのガイドライン
これらの手順は、 インテル Quartus Prime スタンダード・エディションのみを使用する インテル Arria 10 デバイスに適用されます。 GPIO Intel FPGA IP コアを使用していることを確認してください。

1. StratixV_blvds.qar を開きます file Stratix V デザイン ex をインポートするにはampインテル Quartus Prime スタンダード・エディション ソフトウェアにファイルを追加します。
2. デザインexを移行ampGPIO Intel FPGA IP コアを使用するためのファイル:
   • を。 メニューで、[プロジェクト] ➤ [IP コンポーネントのアップグレード] を選択します。
   • b. 「ALIOBUF」エンティティをダブルクリックします。
     ALTIOBUF IP コアの MegaWizard Plug-In Manager ウィンドウが表示されます。
   • c. Match project/default をオフにします。
   • d. 現在選択されているデバイス ファミリで、Arria 10 を選択します。
   • e. [完了] をクリックし、もう一度 [完了] をクリックします。
   • f. 表示されるダイアログ ボックスで、[OK] をクリックします。
     インテル Quartus Prime プロ・エディション ソフトウェアは移行プロセスを実行し、GPIO IP パラメーター エディターを表示します。
3. 双方向の入力および出力バッファーをサポートするように GPIO Intel FPGA IP コアを構成します。
   • を。 [データ方向] で [Bidir] を選択します。
   • b. データ幅に 1 を入力します。
   • c. [差分バッファを使用] をオンにします。
   • d. [Finish] をクリックして、IP コアを生成します。
4. 次の図に示すように、モジュールと入力ポートおよび出力ポートを接続します。
   入力ポートと出力ポートの接続 Exampインテル Arria 10 デバイス用のファイル
5. Assignment Editor で、次の図に示すように関連する I/O 規格を割り当てます。 現在の強度とスルー レートのオプションを設定することもできます。 それ以外の場合、 インテル Quartus Prime スタンダード・エディション ソフトウェアは、 インテル Arria 10 デバイスのデフォルト設定である差動 SSTL-18 クラス I またはクラス II I/O 規格を想定します。
   インテル Arria 10 デバイスの インテル Quartus Prime Assignment Editor での BLVDS I/O 割り当て注記：
   インテル Arria 10 デバイスの場合、Assignment Editor を使用して LVDS ピンの p および n ピン位置の両方を手動で割り当てることができます。
6. ModelSim – Intel FPGA Edition ソフトウェアを使用して機能シミュレーションをコンパイルおよび実行します。

関連情報

• ModelSim – Intel FPGA Edition ソフトウェアのサポート
  ModelSim – Intel FPGA Edition ソフトウェアに関する詳細情報を提供し、インストール、使用法、トラブルシューティングなどのトピックへのさまざまなリンクが含まれています。
• Intel FPGA デバイスの BLVDS インターフェイスの I/O 規格 (7 ページ)
  BLVDS アプリケーション用にサポートされている Intel FPGA デバイスで手動で割り当てることができるピンと I/O 規格をリストします。
• 設計例ampAN 522 のファイル
  インテル Quartus Prime デザイン ex を提供ampこのアプリケーション ノートで使用するファイル。

設計例ampMAX 10 デバイスのガイドライン
これらの手順は、MAX 10 デバイスにのみ適用されます。 GPIO Lite Intel FPGA IP コアを使用していることを確認してください。

1. 双方向の入力および出力バッファーをサポートできる GPIO Lite Intel FPGA IP コアを作成します。
   • を。 GPIO Lite Intel FPGA IP コアをインスタンス化します。
   • b. [データ方向] で [Bidir] を選択します。
   • c. データ幅に 1 を入力します。
   • d. [疑似差分バッファを使用] をオンにします。
   • e. 登録モードで、バイパスを選択します。
2. 次の図に示すように、モジュールと入力ポートおよび出力ポートを接続します。
    入力ポートと出力ポートの接続 ExampMAX 10 デバイス用のファイル
3. Assignment Editor で、次の図に示すように関連する I/O 規格を割り当てます。 現在の強度とスルー レートのオプションを設定することもできます。 それ以外の場合、 インテル Quartus Prime ソフトウェアはデフォルト設定を想定します。
   インテル MAX 10 デバイスの インテル Quartus Prime Assignment Editor での BLVDS I/O 割り当て
4. ModelSim – Intel FPGA Edition ソフトウェアを使用して機能シミュレーションをコンパイルおよび実行します。

関連情報

• ModelSim – Intel FPGA Edition ソフトウェアのサポート
  ModelSim – Intel FPGA Edition ソフトウェアに関する詳細情報を提供し、インストール、使用法、トラブルシューティングなどのトピックへのさまざまなリンクが含まれています。
• Intel FPGA デバイスの BLVDS インターフェイスの I/O 規格 (7 ページ)
  BLVDS アプリケーション用にサポートされている Intel FPGA デバイスで手動で割り当てることができるピンと I/O 規格をリストします。
• 設計例ampAN 522 のファイル
  インテル Quartus Prime デザイン ex を提供ampこのアプリケーション ノートで使用するファイル。

設計例ampIntel Arria 10、Intel Cyclone 10 GX、および Intel MAX 10 を除くすべてのサポート対象デバイスのガイドライン

これらの手順は、インテル Arria 10、インテル Cyclone 10 GX、インテル MAX 10 を除く、サポートされているすべてのデバイスに適用されます。ALTIOBUF IP コアを使用していることを確認してください。

1.  双方向の入力および出力バッファーをサポートできる ALTIOBUF IP コアを作成します。
   • を。 ALTIOBUF IP コアをインスタンス化します。
   • b. モジュールを双方向バッファとして構成します。
   • c. インスタンス化するバッファーの数に 1 を入力します。
   • d. [差分モードを使用] をオンにします。
2. 次の図に示すように、モジュールと入力ポートおよび出力ポートを接続します。
    入力ポートと出力ポートの接続 ExampIntel Arria 10、Intel Cyclone 10 GX、および Intel MAX 10 デバイスを除く、サポートされているすべてのデバイスのファイル
3. Assignment Editor で、デバイスに応じて、次の図に示すように関連する I/O 規格を割り当てます。 現在の強度とスルー レートのオプションを設定することもできます。 それ以外の場合、 インテル Quartus Prime ソフトウェアはデフォルト設定を想定します。
   • インテル Cyclone 10 LP、Cyclone IV、Cyclone III、および Cyclone III LS デバイス — 次の図に示すように、双方向 p および n ピンへの BLVDS I/O 規格。
   • Stratix V、Stratix IV、Stratix III、Arria V、Arria II、および Cyclone V デバイス — 差動 SSTL-2 クラス I またはクラス II I/O 規格。
     インテル Quartus Prime Assignment Editor での BLVDS I/O の割り当て注記： Assignment Editor を使用して、サポートされている各デバイスの p および n ピン位置を手動で割り当てることができます。 サポートされているデバイスと手動で割り当てることができるピンについては、関連情報を参照してください。
4. ModelSim – Intel FPGA Edition ソフトウェアを使用して機能シミュレーションをコンパイルおよび実行します。

Examp機能シミュレーション結果ファイル
oe 信号がアサートされると、BLVDS は書き込み動作モードになります。 oe 信号がディアサートされると、BLVDS は読み取り操作モードになります。注記：
Verilog HDL を使用したシミュレーションの場合、それぞれのデザイン ex に含まれている blvds_tb.v テストベンチを使用できます。ampル。
関連情報

• ModelSim – Intel FPGA Edition ソフトウェアのサポート
  ModelSim – Intel FPGA Edition ソフトウェアに関する詳細情報を提供し、インストール、使用法、トラブルシューティングなどのトピックへのさまざまなリンクが含まれています。
• Intel FPGA デバイスの BLVDS インターフェイスの I/O 規格 (7 ページ)
  BLVDS アプリケーション用にサポートされている Intel FPGA デバイスで手動で割り当てることができるピンと I/O 規格をリストします。
• 設計例ampAN 522 のファイル
  インテル Quartus Prime デザイン ex を提供ampこのアプリケーション ノートで使用するファイル。

パフォーマンス分析

マルチポイント BLVDS パフォーマンス分析は、バス終端、負荷、ドライバーとレシーバーの特性、およびシステム上のドライバーからのレシーバーの位置の影響を示します。 付属の BLVDS デザイン ex を使用できますampマルチポイント アプリケーションのパフォーマンスを分析するためのファイル:

•  Cyclone III BLVDS デザイン example - このデザイン example は、サポートされているすべての Stratix、Arria、および Cyclone デバイス シリーズに適用できます。 インテル Arria 10 または インテル Cyclone 10 GX デバイス ファミリーの場合、デザインを移行する必要があります。amp使用する前に、まずそれぞれのデバイス ファミリにファイルを追加してください。
• Intel MAX 10 BLVDS 設計例ample - このデザイン exampファイルは、Intel MAX 10 デバイスファミリーに適用されます。
• インテル Stratix 10 BLVDS デザイン example - このデザイン exampファイルは、インテル Stratix 10 デバイスファミリーに適用できます。

注記：
このセクションのマルチポイント BLVDS のパフォーマンス分析は、HyperLynx* での Cyclone III BLVDS 入力/出力バッファー情報仕様 (IBIS) モデルのシミュレーションに基づいています。
インテルでは、シミュレーションに次のインテル IBIS モデルを使用することを推奨しています。

• Stratix III、Stratix IV、および Stratix V デバイス — デバイス固有の差動 SSTL-2 IBIS モデル
• インテル Stratix 10、インテル Arria 10(2)、インテル Cyclone 10 GX デバイス:
  •  出力バッファ—差動 SSTL-18 IBIS モデル
  • 入力バッファ—LVDS IBIS モデル

関連情報

• インテル FPGA IBIS モデルのページ
  インテル FPGA デバイスモデルのダウンロードを提供します。
•  設計例ampAN 522 のファイル
  インテル Quartus Prime デザイン ex を提供ampこのアプリケーション ノートで使用するファイル。

システム設定

 Cyclone III BLVDS トランシーバーを使用したマルチポイント BLVDS
この図は、1 個の Cyclone III BLVDS トランシーバー (U10 から UXNUMX までの名前) を使用したマルチポイント・トポロジーの回路図を示しています。バス伝送線路には、次の特性があると想定されます。

•  ストリップライン
•  特性インピーダンス50Ω
• 3.6 インチあたり XNUMX pF の特性静電容量
•  長さ10インチ
• インテル Arria 10 IBIS モデルは暫定版であり、インテル IBIS モデルでは利用できません web ページ。 これらの暫定的な Arria 10 IBIS モデルが必要な場合は、Intel にお問い合わせください。
• 約 100 Ω のバス差動特性インピーダンス
•  1 インチの各トランシーバ間の間隔
• 終端抵抗 RT で両端を終端されたバス

• デフォルトの駆動強度 12 mA
• デフォルトで遅いスルーレート設定
• 各トランシーバーのピン静電容量は 6 pF
•  各 BLVDS トランシーバーのスタブは、1 インチあたり 50 Ω の特性インピーダンスと 3 pF の特性静電容量の XNUMX インチのマイクロストリップです。
•  バスへの各トランシーバーの接続 (PCB 内のコネクター、パッド、およびビア) の静電容量は 2 pF と想定されます。
• 各負荷の合計静電容量は約 11 pF

1 インチの負荷間隔の場合、分布容量は 11 インチあたり XNUMX pF に等しくなります。 スタブによって引き起こされる反射を減らし、また、スタブから出てくる信号を減衰させます。
ドライバでは、インピーダンス マッチング 50 Ω 抵抗 RS が各トランシーバの出力に配置されます。

バスの終了
バスの特性キャパシタンスとセットアップの単位長さあたりの分布キャパシタンスを実効差動インピーダンスの式に代入すると、完全にロードされたバスの実効インピーダンスは 52 Ω になります。 最適なシグナル インテグリティを得るには、RT を 52 Ω に一致させる必要があります。 次の図は、レシーバー入力ピンでの差動波形 (VID) に対する整合、アンダー、およびオーバーターミネーションの影響を示しています。 データレートは 100 Mbps です。 これらの図では、終端不足 (RT = 25 Ω) により反射が発生し、ノイズ マージンが大幅に減少します。 場合によっては、終端不足がレシーバのしきい値 (VTH = ±100 mV) に違反することさえあります。 RT を 50 Ω に変更すると、VTH に対して十分なノイズ マージンがあり、反射は無視できます。

バス終端の効果 (U1 のドライバー、U2 のレシーバー)
この図では、U1 が送信機として機能し、U2 から U10 が受信機として機能します。

バス終端の効果 (U1 のドライバー、U10 のレシーバー)
この図では、U1 が送信機として機能し、U2 から U10 が受信機として機能します。

バス終端の効果 (U5 のドライバー、U6 のレシーバー)
この図では、U5 が送信機で、残りが受信機です。

バス終端の効果 (U5 のドライバー、U10 のレシーバー)
この図では、U5 が送信機で、残りが受信機です。バス上のドライバーとレシーバーの相対位置も、受信信号の品質に影響します。 ドライバーに最も近いレシーバーでは、伝送ラインの影響が最も大きくなります。これは、この位置でエッジ レートが最も速いためです。 これは、運転手がバスの真ん中にいるとさらに悪化します。
例えばamp16 ページの図 20 と 18 ページの図 21 を比較してください。レシーバー U6 (U5 のドライバー) の VID は、レシーバー U2 (U1 のドライバー) よりも大きなリンギングを示しています。 一方、レシーバーがドライバーから離れた位置にある場合、エッジ レートは遅くなります。 記録された最大立ち上がり時間は 1.14 ns で、ドライバがバスの一方の端 (U1) にあり、レシーバがもう一方の端 (U10) にあります。

スタブの長さ
スタブ長が長くなると、ドライバからレシーバまでの飛行時間が長くなるだけでなく、負荷容量が大きくなり、反射が大きくなります。

スタブ長の増加の影響 (U1 のドライバー、U10 のレシーバー)
この図は、スタブの長さが 10 インチから 1 インチに増加し、ドライバーが UXNUMX にある場合の UXNUMX での VID を比較しています。

スタブの終了
ドライバのインピーダンスをスタブの特性インピーダンスに一致させる必要があります。 ドライバ出力に直列終端抵抗 RS を配置すると、長いスタブと高速エッジ レートによって引き起こされる伝送ラインへの悪影響が大幅に減少します。 さらに、RS を変更して VID を減衰させ、受信機の仕様を満たすことができます。

スタブ終端の影響 (U1 のドライバー、U2 および U10 のレシーバー)
この図は、U2 が送信しているときの U10 と U1 の VID を比較しています。

ドライバーのスルーレート
高速スルー レートは、特にドライバーから最も離れたレシーバーで、立ち上がり時間を改善するのに役立ちます。 ただし、スルーレートが速くなると、反射によるリンギングも大きくなります。

ドライバー エッジ レートの影響 (U1 のドライバー、U2 および U10 のレシーバー)
この図は、ドライバーのスルー レートの影響を示しています。 12 mA のドライブ強度で低速スルー レートと高速スルー レートを比較します。 ドライバは U1 にあり、U2 と U10 の差動波形が調べられます。

システム全体のパフォーマンス

マルチポイント BLVDS でサポートされる最高のデータ レートは、ドライバーから最も遠いレシーバーのアイ ダイアグラムを調べることによって決定されます。 この位置では、送信信号のエッジ レートが最も遅くなり、アイの開口部に影響を与えます。 受信信号の品質とノイズ マージンの目標はアプリケーションによって異なりますが、アイ開口部が広いほど優れています。 ただし、レシーバーがドライバーの近くに配置されていると、伝送ラインの影響が悪化する傾向があるため、ドライバーに最も近いレシーバーも確認する必要があります。
図 23. 400 Mbps でのアイ ダイアグラム (U1 にドライバー、U2 と U10 にレシーバー)
この図は、2 Mbps のデータ レートに対する U10 (赤い曲線) と U400 (青い曲線) のアイ ダイアグラムを示しています。 シミュレーションでは、1% 単位間隔のランダム ジッタが想定されています。 ドライバは U1 にあり、デフォルトの電流強度とスルー レート設定があります。 バスは最適な RT = 50 Ω で完全にロードされます。 最小のアイ開口は、U10 から最も離れた U1 にあります。 目の高さ samp0.5 単位間隔での led は、U692 と U543 でそれぞれ 2 mV と 10 mV です。 どちらの場合も、VTH = ±100 mV に関してかなりのノイズ マージンがあります。

AN 522 の文書改訂履歴: サポートされているインテル FPGA デバイス・ファミリーへのバス LVDS インターフェイスの実装

ドキュメント / リソース

intel AN 522 サポートされている FPGA デバイス ファミリでのバス LVDS インターフェイスの実装 [pdf] ユーザーガイド AN 522 Implementing Bus LVDS Interface in supported FPGA Device Families, AN 522, Implementing Bus LVDS Interface in supported FPGA Device Families, Interface in supported FPGA Device Families, FPGA Device Families

参考文献

• ユーザーマニュアル